本發(fā)明設(shè)計(jì)半導(dǎo)體器件及其制造方法，尤其涉及一種瞬態(tài)電壓抑制器及其制造方法。

背景技術(shù)：

瞬態(tài)電壓抑制器(TVS器件)用于保護(hù)集成電路免受因集成電路上突發(fā)的過壓帶來的損害。隨著帶有易受過電壓損害的集成電路器件的增加，對(duì)于瞬態(tài)電壓抑制器保護(hù)的需要也日益增加，諸如USB電源、數(shù)據(jù)線保護(hù)、視頻界面、高速以太網(wǎng)、筆記本電腦、監(jiān)視器以及平板顯示器等器件均需要應(yīng)用瞬態(tài)電壓抑制器，這些器件中的高速率傳輸器件除了要求瞬態(tài)電壓抑制器具有較強(qiáng)的保護(hù)能力外，還需要有較快的響應(yīng)速度，因此，需要瞬態(tài)電壓抑制器具有較低的寄生電容，如低于0.5PF。

圖1a現(xiàn)有技術(shù)中常用的瞬態(tài)電壓抑制器的結(jié)構(gòu)示意圖，圖1b為其等效電路，而圖1c為其電容等效電路圖。在圖1a中，N型埋層NBL與P型襯底P-sub形成圖1b中的齊納二極管DZ，P型摻雜區(qū)P+與N型外延層Nepi形成圖1b中的整流二極管D1，N型摻雜區(qū)N+與P型外延層Pepi形成圖1b中的整流二極管D2。齊納二極管DZ與整流二極管D1串聯(lián)后再與整流二極管D2并聯(lián)在I/O與GND之間。當(dāng)I/O端出現(xiàn)正的靜電放電電壓時(shí)，靜電電流由整流二極管D1、齊納二極管DZ到GND端，整流二極管D1正向偏置，而齊納二極管DZ反向擊穿，使得I/O端的電壓被鉗位為一個(gè)較低的電壓，當(dāng)I/O端出現(xiàn)正負(fù)靜電放電電壓時(shí)，靜電電流通過整流二極管D2到GND端，而整流二極管D1反偏。從圖1c的電容等效電路可得出I/O與GND之間的電容CI/O-GND＝C1*CZ/(C1+CZ)+C2.由于齊納二極管DZ作為ESD保護(hù)器件，為了獲得較強(qiáng)的ESD保護(hù)，齊納二極管DZ需要較大的PN結(jié)面積，即N型埋層NBL的面積較大因此，CZ不可避免的很大，則CI/O-GND約等于C1+C2。

綜上，對(duì)于現(xiàn)有的這種瞬態(tài)電壓抑制器結(jié)構(gòu)而言，為了減少其寄生電容，只能盡可能的減小電容C1、C2。如需要減小二極管D1的結(jié)面積，則只能減小P型摻雜區(qū)P+的面積，然而，二極管D1的結(jié)面積設(shè)計(jì)得較小，又會(huì)影響瞬態(tài)電壓抑制器器件的魯棒性，即使瞬態(tài)電壓抑制器不能承受大的浪涌電流或靜電電流。因?yàn)?，?dāng)I/O端的電流從高摻雜濃度的P型摻雜區(qū)P+到N型外延層Npei，再到N埋層NBL，最后通過P型襯底P-Sub到GND端，若P+區(qū)的面積相對(duì)NBL來說非常小，如圖1所示，NBL與P-Sub形成的PN結(jié)只有一部分(P+區(qū)域下方的部分)用來通過大部分的I/O端的電流，從而使得該區(qū)域由于電流高度集中而溫度過高，最終可能損壞齊納二極管DZ，使的瞬態(tài)電壓抑制失效。因此，現(xiàn)有的這種瞬態(tài)電壓抑制器在獲得低電容時(shí)，不能兼顧較好的魯棒性能。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明提供一種瞬態(tài)電壓抑制器及其制造方法，使得所述瞬態(tài)電壓抑制器在獲得低寄生電容的同時(shí)，還有較高的魯棒性能。

一種瞬態(tài)電壓抑制器，其特征在于，包括：

第一摻雜類型的第一半導(dǎo)體層，

第二摻雜類型的第一埋層，所述第一埋層位于所述第一半導(dǎo)體層中，且被所述第一半導(dǎo)體層裸露，

第二摻雜類型的第二半導(dǎo)體層，所述第二半導(dǎo)體層位于所述第一埋層上方，

第一摻雜類型的第一摻雜區(qū)，所述第一摻雜區(qū)位于所述第二半導(dǎo)體層中，且被所述第二半導(dǎo)體層裸露，

位于所述第二半導(dǎo)體層上的柵疊層，所述柵疊層包括柵介質(zhì)層和位于所述柵介質(zhì)層上的柵極導(dǎo)體層，

第一摻雜類型的導(dǎo)電通道，所述導(dǎo)電通道與所述柵疊層相鄰，并延伸至所述第一半導(dǎo)體層處或所述第一半導(dǎo)體層中，

與所述第一摻雜區(qū)電連接的第一電極，

與所述柵極導(dǎo)體層電連接的第二電極，

與所述第一半導(dǎo)體層電連接的第三電極，

所述第二電極與第三電極電連接；

優(yōu)選地，當(dāng)所述第二電極與第一電極之間的電壓差的達(dá)到第一閾值電壓時(shí)，位于所述柵疊層下方的所述第二半導(dǎo)體層的表面形成一層第一摻雜類型的反型層，所述第一摻雜區(qū)通過所述反型層與所述導(dǎo)電通道電連接。

優(yōu)選地，所述第一閾值電壓的絕對(duì)值大于所述第一半導(dǎo)體層與所述第一埋層之間的第一PN結(jié)的反向擊穿電壓。

優(yōu)選地，所述第一閾值電壓的絕對(duì)值大于所述瞬態(tài)電壓抑制的應(yīng)用電壓的兩倍。

優(yōu)選地，所述第一半導(dǎo)體層包括第一摻雜類型的半導(dǎo)體襯底和具有第一摻雜類型的第二埋層，

所述第一埋層位于所述半導(dǎo)體襯底的第一區(qū)域中，且被所述半導(dǎo)體襯底裸露，

所述第二埋層位于所述半導(dǎo)體襯底的第二區(qū)域中，且被所述半導(dǎo)體襯底裸露，

所述導(dǎo)電通道伸至所述第二埋層處或第二埋層中。

優(yōu)選地，所述的瞬態(tài)電壓抑制器還包括：

第一摻雜類型的第三半導(dǎo)體層，所述第三半導(dǎo)體層位于所述第二埋層上方，

第二摻雜類型的第二摻雜區(qū)，所述第二摻雜區(qū)位于所述第三半導(dǎo)體層中，且被所述第三半導(dǎo)體層裸露，

與所述第二摻雜區(qū)電連接的第四電極，

所述第四電極與所述第一電極電連接。

優(yōu)選地，所述導(dǎo)電通道位于所述第二半導(dǎo)體層的兩側(cè)，以復(fù)用為所述瞬態(tài)電壓抑制器的隔離結(jié)構(gòu)。

優(yōu)選地，所述第一摻雜類型為P型摻雜，所述第二摻雜類型為N型摻雜。

一種瞬態(tài)電壓抑制器的制造方法，其特征在于，包括：

在第一摻雜類型的第一半導(dǎo)體層中，形成第二摻雜類型的第一埋層，所述第一埋層被所述第一半導(dǎo)體層裸露，

在所述第一埋層上方形成第二摻雜類型的第二半導(dǎo)體層，

在所述第二半導(dǎo)體層上形成柵疊層，所述柵疊層包括柵介質(zhì)層和位于所述柵介質(zhì)層上的柵極導(dǎo)體層；

在所述第二半導(dǎo)體層中，形成與所述柵疊層的一側(cè)相鄰的且具有第一摻雜類型的第一摻雜區(qū)，所述第一摻雜區(qū)被所述第二半導(dǎo)體層裸露，

形成與所述柵疊層的另一側(cè)相鄰，且延伸至所述第一半導(dǎo)體層處或第一半導(dǎo)體層中的導(dǎo)電通道；

形成與所述第一摻雜區(qū)電連接的第一電極，

形成與所述柵極導(dǎo)體層電連接的第二電極，

形成與所述第一半導(dǎo)體層電連接的第三電極。

優(yōu)選地，以所述柵疊層作為形成所述第一摻雜區(qū)的掩模層。

優(yōu)選地，所述第一半導(dǎo)體層包括第一摻雜類型的半導(dǎo)體襯底和第一摻雜類型的第二埋層，

使所述第一埋層和第二埋層分別形成于所述半導(dǎo)體襯底中，且均被所述半導(dǎo)體襯底裸露，

其中，所述第二埋層與所述第一埋層相鄰

所述導(dǎo)電通道由所述第二半導(dǎo)體層的兩側(cè)伸至所述第二埋層或所述第二埋層中。

優(yōu)選地，形成所述第二半導(dǎo)體層的步驟包括：

在所述第一半導(dǎo)體層和第一埋層上方，生長(zhǎng)外延層，在所述第一埋層和第二埋層自摻雜的作用下，

所述外延層在所述第一埋層上方的部分為所述第二半導(dǎo)體層，

所述外延層在所述第二埋層上方的部分為具有第一摻雜類型的第三半導(dǎo)體層。

優(yōu)選地，所述的制造方法還包括，在所述第三半導(dǎo)體層中形成具有第二摻雜類型的第二摻雜區(qū)，

以及形成與所述第二摻雜區(qū)電連接的第四電極，所述第四電極與所述第一電極電連。

優(yōu)選地，形成所述第一電極、第二電極與第四電極的步驟為：

在所述第一半導(dǎo)體層和第二半導(dǎo)體層之上形成具圖案化的絕緣層，

所述第一摻雜區(qū)、柵極導(dǎo)體層和第二摻雜區(qū)分別被所述絕緣層裸露，

以所述絕緣層為掩模，在所述絕緣層上形成圖案化的金屬層，以形成所述第一電極、第二電極和第四電極。

優(yōu)選地，形成所述導(dǎo)電通道的步驟為：

由所述外延層的表面進(jìn)行第一摻雜類型的擴(kuò)散摻雜工藝，以形成由所述第二半導(dǎo)體層的兩側(cè)延伸至所述第二埋層或第二埋層中的擴(kuò)散區(qū)作為所述導(dǎo)電通道。

由上可見，在本發(fā)明提供的瞬態(tài)電壓抑制器及其制造方法中，在現(xiàn)有的瞬態(tài)電壓抑制器的基礎(chǔ)上額外的添加?xùn)暖B層，并利用擴(kuò)散隔離區(qū)復(fù)用為導(dǎo)電通道，使得所述柵疊層、第一摻雜區(qū)、導(dǎo)電通道、第二半導(dǎo)體層構(gòu)成一個(gè)與所述瞬態(tài)電壓抑制器的齊納或雪崩二極管并聯(lián)的MOS管，以實(shí)現(xiàn)在I/O端的電流較大時(shí)，所述MOS管導(dǎo)通，從而為所述齊納或雪崩二極管分擔(dān)部分I/O端的電流，以避免所述齊納或雪崩二極管因?yàn)槌惺苓^高的電流而損壞，提高了所述瞬態(tài)電壓抑制的魯棒性能，且不會(huì)引起制造成本的明顯增加。

附圖說明

通過以下參照附圖對(duì)本發(fā)明實(shí)施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中：

圖1a為現(xiàn)有技術(shù)中常用的瞬態(tài)電壓抑制器的結(jié)構(gòu)示意圖；

圖1b為圖1所示的瞬態(tài)電壓抑制器的等效電路路；

圖1c為圖1所示的瞬態(tài)電壓抑制器的電容等效電路圖；

圖2a為依據(jù)本發(fā)明實(shí)施例的一種瞬態(tài)電壓抑制器的結(jié)構(gòu)示意圖；

圖2b為圖2a所示的瞬態(tài)電壓抑制器的等效電路圖。

圖3a至3e為依據(jù)本發(fā)明實(shí)施例提供的瞬態(tài)電壓抑制器的制造方法的各個(gè)工藝步驟中形成的結(jié)構(gòu)剖面圖。

具體實(shí)施方式

以下將參照附圖更詳細(xì)地描述本發(fā)明。在各個(gè)附圖中，相同的組成部分采用類似的附圖標(biāo)記來表示。為了清楚起見，附圖中的各個(gè)部分沒有按比例繪制。此外，可能未示出某些公知的部分。為了簡(jiǎn)明起見，可以在一幅圖中描述經(jīng)過數(shù)個(gè)步驟后獲得的結(jié)構(gòu)。在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如每個(gè)組成部分的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來實(shí)現(xiàn)本發(fā)明。

圖2a為依據(jù)本發(fā)明實(shí)施例的一種瞬態(tài)電壓抑制器的結(jié)構(gòu)示意圖，圖2b為圖2a所示的瞬態(tài)電壓抑制器的等效電路圖。

如圖2a所示，本實(shí)施例所提供的瞬態(tài)電壓抑制器包括第一摻雜類型的第一半導(dǎo)體層、第二摻雜類型的第一埋層021、第二摻雜類型的第二半導(dǎo)體層031、第一摻雜類型的第一摻雜區(qū)061、柵疊層、第一摻雜類型的導(dǎo)電通道07、第一電極091、第二電極092以及第三電極093。其中，第一埋層021位于所述第一半導(dǎo)體層中，且被所述第一半導(dǎo)體層裸露，第二半導(dǎo)體層031位于第一埋層021上方，第一摻雜區(qū)061于第二半導(dǎo)體層031中，且被第二半導(dǎo)體層031裸露，所述柵疊層包括柵介質(zhì)層04和位于所述柵介質(zhì)層04上的柵極導(dǎo)體層05，導(dǎo)電通道07與所述柵疊層相鄰，并延伸至所述第一半導(dǎo)體層處或第一半導(dǎo)體層中，第一電極091與第一摻雜區(qū)061電連接，第二電極092與柵極導(dǎo)體層05電連接，第三電極093與所述第一半導(dǎo)體層電連接，且第二電極092與第三電極093電連接，當(dāng)?shù)诙姌O092與第一電極091之間的電壓差的達(dá)到第一閾值電壓時(shí)，位于所述柵疊層下方的第二半導(dǎo)體層031的表面形成一層第一摻雜類型的反型層010，則第一摻雜區(qū)061通過反型層010與導(dǎo)電通道07電連接。

在本實(shí)施例中，第一摻雜類型為P型摻雜，第二摻雜類型為N型摻雜，在其它實(shí)施例中，若第一摻雜類型為N型摻雜，則第二摻雜類型為P型摻雜。此外，在本實(shí)施例中，第一電極作為所述瞬態(tài)電壓抑制器的I/O端，而第三電極作為所述瞬態(tài)電壓抑制器的GND端。

結(jié)合2a與2b所示，所述第一半導(dǎo)體層與N型摻雜的第一埋層021形成瞬態(tài)電壓抑制器中的基于反向擊穿特性的穩(wěn)壓二極管DZ，穩(wěn)壓二極管DZ在本實(shí)施例中為齊納二極管，而在其它實(shí)施例中也可以為雪崩二極管。P型摻雜的第一摻雜區(qū)061與第二半導(dǎo)體層021構(gòu)成瞬態(tài)電壓抑制器中的整流二極管D1，整流二極管D1的陰極與齊納二極管DZ的陰極相連，二者的陽(yáng)極分別與I/O端、GND端相連。此外，在本實(shí)施例中，所述柵疊層、第一摻雜區(qū)061、導(dǎo)電通道07構(gòu)成一個(gè)PMOS管，第一摻雜區(qū)061與導(dǎo)電通道07分別構(gòu)成了圖2b中的PMOS管的源極和漏極，柵極導(dǎo)體層05作為所述PMOS管的柵極。所述PMOS管的柵電極與其漏電極相連至GND端，且由于所述導(dǎo)電通道07存在一定的電阻率，其可等效為一個(gè)電阻R_PISO。如圖2b所示，所述PMOS管的漏極端通過電阻R_PISO連接到GND端，由于第二半導(dǎo)體層031作為所述PMOS管的襯底，因此PMOS的襯底與齊納二極管的陰極相連。

此外，在本實(shí)施例中，如圖2b所示，瞬態(tài)電壓抑制器還包括第二整流二極管D2，第二整流二極管D2的陽(yáng)極與GND端相連，陰極與I/O端相連。第二整流二極管D2可以與第一整流二極管D1、齊納二極管DZ做在同一塊晶圓上，也可以做在不同的晶圓上，然后通過外部引線或?qū)щ娡箟K實(shí)現(xiàn)不同晶圓之間的電連接。

在本實(shí)施例中，第二整流二極管D2與第一整流二極管D1、齊納二極管DZ做在同一塊晶圓上。如圖2a所示，在本實(shí)施例中，所述第一半導(dǎo)體層包括第一摻雜類型的半導(dǎo)體襯底01和位于半導(dǎo)體襯底01中的第二埋層022，第二埋層022的摻雜類型為第一摻雜類型，即為P型摻雜。第一埋層021位于所述半導(dǎo)體襯底01的第一區(qū)域中，且被半導(dǎo)體襯底01裸露，第二埋層022位于半導(dǎo)體層襯底01的第二區(qū)域中，且被半導(dǎo)體襯底01裸露。導(dǎo)電通道07從第二半導(dǎo)體層031的第一側(cè)延伸至第二埋層022處或第二埋層022中。此外，瞬態(tài)電壓抑制器還包括第一摻雜類型的第三半導(dǎo)體層032和第二摻雜類型的第二摻雜區(qū)062以及第四電極094。第三半導(dǎo)體層032位于第二埋層022上方，第二摻雜區(qū)062位于第三半導(dǎo)體層032中，且被第三半導(dǎo)體層032裸露，第四電極094與第二摻雜區(qū)062電連接，且還與第一電極091電連接。第二摻雜區(qū)062與第三半導(dǎo)體層032構(gòu)成了所述第二整流二極管D2的PN結(jié)。

在本實(shí)施例中，半導(dǎo)體襯底01的第一區(qū)域與第二區(qū)域相鄰，即第二埋層022位于第一埋層021的外側(cè)，且二者相鄰。第二半導(dǎo)體層031與第三半導(dǎo)體層032處于同一水平面上，即二者的下表面與上表面均共面。導(dǎo)電通道07位于第二半導(dǎo)體層032的兩側(cè)，以復(fù)用為所述瞬態(tài)電壓抑制器的隔離結(jié)構(gòu)，如導(dǎo)電通道07包括位于第二半導(dǎo)體層與第三半導(dǎo)體層之間的部分，該部分可以作為由整流二極管D2構(gòu)成的第一導(dǎo)電路徑和由整流二極管D1、齊納二極管DZ構(gòu)成的第二路徑這兩個(gè)路徑之間的隔離結(jié)構(gòu)。因此，導(dǎo)電通道07在本實(shí)施例中為P型摻雜的擴(kuò)散隔離區(qū)。此外，在本實(shí)施例中，瞬態(tài)電壓抑制器還包括絕緣層08，如SiO2層，第一電極091、第二電極092、第四電極094分別穿過絕緣層08與第一摻雜區(qū)061、柵極導(dǎo)電層05、第二摻雜區(qū)062電連接。

在圖2a和2b所示的瞬態(tài)電壓抑制器應(yīng)用于其它電子系統(tǒng)的瞬態(tài)電壓抑制時(shí)，當(dāng)I/O端與被保護(hù)的電子系統(tǒng)的瞬態(tài)電壓抑制保護(hù)端相連，在被保護(hù)的電子系統(tǒng)處于正常工作期間，所述瞬態(tài)電壓抑制器需處于斷開狀態(tài)，即由整流二極管D2構(gòu)成的第一導(dǎo)電路徑和由整流二極管D1、齊納二極管DZ構(gòu)成的第二導(dǎo)電路徑均需處于斷開狀態(tài)，因此，由所述第一半導(dǎo)體層和第一埋層構(gòu)成的第一PN結(jié)，即齊納二極管DZ的PN結(jié)的反向擊穿電壓需要大于被所述瞬態(tài)電壓抑制器保護(hù)的電子系統(tǒng)的應(yīng)用電壓(所述電子系統(tǒng)正常工作時(shí)的工作電壓)，此外，PMOS管構(gòu)成的第三導(dǎo)電路徑也需處于斷開狀態(tài)，即在被保護(hù)的所述電子系統(tǒng)處于正常工作狀態(tài)期間，所述第一閾值電壓的絕對(duì)值應(yīng)該要大于I/O端的電壓，才會(huì)使得PMOS管處于斷開狀態(tài)，因此，所述第一閾值電壓的絕對(duì)值需要大于所述電子系統(tǒng)的應(yīng)用電壓，如所述第一閾值電壓的絕對(duì)值通常大于所述應(yīng)用電壓的兩倍，以避免所述電子系統(tǒng)通過所述瞬態(tài)電壓抑制器泄放電流，造成效率低的弊端。所述第一閾值電壓在本實(shí)施例中為PMOS管的導(dǎo)通電壓，其為負(fù)值在其它實(shí)施例中，若所述第一摻雜類型為N型摻雜，則所述PMOS管替換為NMOS管，則所述第一閾值電壓為NMOS管的導(dǎo)通電壓。

當(dāng)I/O端達(dá)到所述第一PN結(jié)的反向擊穿電壓，即齊納二極管DZ的反向擊穿電壓時(shí)，齊納二極管DZ處于反向擊穿狀態(tài)，所述第一路徑此時(shí)仍處于斷開狀態(tài)，而第二路徑處于導(dǎo)通狀態(tài)，I/O端的電壓被齊納二極管DZ鉗位為某個(gè)值，以實(shí)現(xiàn)了對(duì)I/O端瞬態(tài)電壓的抑制。為了使所述瞬態(tài)電壓抑制器能夠正常的起到瞬態(tài)抑制的功能，在I/O端電流未達(dá)到第一值時(shí)，需要所述第三路徑處于斷開狀態(tài)，即需要PMOS管在齊納二極管DZ反向擊穿之后，且I/O端的電流達(dá)到其納二極管DZ所能承受的最大電流之前的某個(gè)時(shí)間點(diǎn)導(dǎo)通，以分流I/O端的部分電流，減輕其納二極管DZ的負(fù)擔(dān)，從而提高了所述瞬態(tài)電壓抑制器的魯棒性能。因此，在本實(shí)施例中，所述第一閾值電壓的絕對(duì)值大于所述第一PN結(jié)的反向擊穿電壓，以確保I/O端的電流在齊納二極管DZ不能承受之前，PMOS管處于斷開狀態(tài)，從而不影響所述瞬態(tài)電壓抑制的正常的瞬態(tài)電壓抑制能力。

由圖2b可以看出，所述PMOS管與齊納二極管為并聯(lián)關(guān)系，當(dāng)所述PMOS管導(dǎo)通時(shí)，相當(dāng)于電阻R_IPSO與齊納二極管DZ并聯(lián)，此時(shí)，I/O端的電流可以通過電阻R_PISO分流，即此時(shí)，I/O端的電流一部分由第一摻雜區(qū)061、第二半導(dǎo)體層031、第一埋層021和半導(dǎo)體襯底01構(gòu)成的導(dǎo)電路徑傳到GND端，另一部分電流由第一摻雜區(qū)061、反型層010、導(dǎo)電通道07、第二埋層022以及半導(dǎo)體襯底01構(gòu)成的導(dǎo)電路徑傳輸?shù)紾ND端。電阻R-PISO的越小，即導(dǎo)電通道07的摻雜濃度越高，電阻R-PISO分擔(dān)的電流越大，則I/O端所能承受的電流可以越高，所述瞬態(tài)電壓抑制器的魯棒性能越好，然而導(dǎo)電通道07的摻雜濃度又不能過高，否則會(huì)使得所述PMOS管的導(dǎo)通電壓的絕對(duì)值較小，會(huì)影響所述瞬態(tài)電壓抑制的應(yīng)用電壓，可能使得被保護(hù)電子系統(tǒng)在正常工作時(shí)會(huì)通過PMOS漏電，因此，在本實(shí)施例中，導(dǎo)電通道07的摻雜濃度需要依據(jù)所述瞬態(tài)電壓抑制器的應(yīng)用電壓來決定。

由上可見，本發(fā)明提供的瞬態(tài)電壓抑制器在現(xiàn)有的瞬態(tài)電壓抑制器的基礎(chǔ)上額外的添加?xùn)暖B層，并利用擴(kuò)散隔離區(qū)復(fù)用為導(dǎo)電通道，使得所述柵疊層、第一摻雜區(qū)、導(dǎo)電通道、第二半導(dǎo)體層構(gòu)成一個(gè)與所述瞬態(tài)電壓抑制器的齊納或雪崩二極管并聯(lián)的MOS管，以實(shí)現(xiàn)在I/O端的電流較大時(shí)，所述MOS管導(dǎo)通，從而為所述齊納或雪崩二極管分擔(dān)部分I/O端的電流，以避免所述齊納或雪崩二極管因?yàn)槌惺苓^高的電流而損壞，提高了所述瞬態(tài)電壓抑制的魯棒性能。

本申請(qǐng)還提供了一種瞬態(tài)電壓抑制的制造方法，具體如圖3a至3e所示。圖3a至3e為依據(jù)本發(fā)明實(shí)施例提供的瞬態(tài)電壓抑制器的制造方法的各個(gè)工藝步驟中形成的結(jié)構(gòu)剖面圖。本實(shí)施例提供的瞬態(tài)電壓抑制器的制造方法主要包括一下步驟。

步驟1：在第一摻雜類型的第一半導(dǎo)體層中，形成第二摻雜類型的第一埋層021，所述第一埋層021被所述第一半導(dǎo)體層裸露。

如圖3b所示，在本實(shí)施例中，所述第一半導(dǎo)體層包括第一摻雜類型的半導(dǎo)體襯底01和位于所述半導(dǎo)體襯底01中的第二埋層022。所述第一埋層021形成與所述半導(dǎo)體襯底01的第一區(qū)域中，且被半導(dǎo)體襯底01裸露，而第二埋層022形成于半導(dǎo)體襯底01的第二區(qū)域中，且被半導(dǎo)體襯底01裸露。其中，半導(dǎo)體襯底01的第一區(qū)域與第二區(qū)域相鄰，即第一埋層021與第二埋層022相鄰，二者在半導(dǎo)體襯底01中形成先后順序不做限定。

步驟2：在所述第一埋層021上方形成第二摻雜類型的第二半導(dǎo)體層031。

如圖3b所示，在本實(shí)施例中，形成所述第二半導(dǎo)體層032的具體步驟為：

在所述第一半導(dǎo)體層和第一埋層021上方，生長(zhǎng)外延層，在所述第一埋層021和第二埋層022自摻雜的作用下，所述外延層在所述第一埋層021上方的部分為所述第二半導(dǎo)體層031，所述外延層在所述第二埋層022上方的部分為具有第一摻雜類型的第三半導(dǎo)體層032。所述外延層為本征外延層或超低濃度摻雜工藝形成的摻雜外延層。

步驟3：，如圖3c所示，在所述第二半導(dǎo)體層031上形成柵疊層，所述柵疊層包括柵介質(zhì)層04和位于所述柵介質(zhì)層04上的柵極導(dǎo)體層05。

步驟4：如圖3d所示，在所述第二半導(dǎo)體層031中，形成與所述柵疊層的一側(cè)相鄰的且具有第一摻雜類型的第一摻雜區(qū)061，所述第一摻雜區(qū)被所述第二半導(dǎo)體層031裸露。在本實(shí)施例中，在形成所述柵疊層后，無需額外形成掩模層，可以以所述柵疊層作為形成所述第一摻雜區(qū)的掩模層。因此，在依據(jù)本發(fā)明提供的瞬態(tài)電壓抑制器的制造方法，不會(huì)由于增加了柵疊層，而額外增加一次光刻工藝，不會(huì)造成過多成本的增加。

此外，在形成所述第一摻雜區(qū)061之前或之后的一個(gè)步驟，還可以在所述第三半導(dǎo)體層032中形成具有第二摻雜類型的第二摻雜區(qū)062，所述第二摻雜區(qū)被所述第三半導(dǎo)體層032裸露。

步驟5：形成與所述柵疊層的另一側(cè)相鄰，且延伸至所述第一半導(dǎo)體層處或第一半導(dǎo)體層中的導(dǎo)電通道07。

繼續(xù)參考圖3d所示，導(dǎo)通通道07位于第一埋層021以及第二半導(dǎo)體層031的兩側(cè)，且由步驟2中形成的所述外延層的表面延伸至第二埋層022處或第二埋層022中。形成導(dǎo)電通道07的步驟為：在所述外延層的表面進(jìn)行第一摻雜類型的擴(kuò)散摻雜工藝，以形成由所述第二半導(dǎo)體層031的兩側(cè)延伸至所述第二埋層022或第二埋層022中的擴(kuò)散區(qū)作為所述導(dǎo)電通道07。

需要說明的是，所述導(dǎo)電通道07在其它實(shí)施例中可以在步驟2之后以及形成所述瞬態(tài)電壓抑制器的電極之前的任意步驟中形成，不局限于本實(shí)施例中的步驟5中形成。

步驟6：如圖3e所示，形成與所述第一摻雜區(qū)061電連接的第一電極091，形成與所述柵極導(dǎo)體層05電連接的第二電極092，形成與所述第一半導(dǎo)體層電連接的第三電極093，以及形成與所述第二摻雜062電連接的第四電極094，且使所述第一電極091與第二電極092電連接，所述第四電極094與所述第一電極091電連接(圖3e中未示出各個(gè)電極之間的彼此連接)。

參考圖3e所示，形成所述第一電極091、第二電極092與第四電極094的步驟為：在所述第一半導(dǎo)體層和第二半導(dǎo)體層031之上形成具圖案化的絕緣層08；所述第一摻雜區(qū)061、柵極導(dǎo)體層05和第二摻雜區(qū)061分別被所述絕緣層08裸露；以所述絕緣層08為掩模，在所述絕緣層08上形成圖案化的金屬層，以形成所述第一電極091、第二電極092和第四電極094。

綜上所述，在本發(fā)明提供的瞬態(tài)電壓抑制器及其制造方法中，在現(xiàn)有的瞬態(tài)電壓抑制器的基礎(chǔ)上額外的添加?xùn)暖B層，并利用擴(kuò)散隔離區(qū)復(fù)用為導(dǎo)電通道，使得所述柵疊層、第一摻雜區(qū)、導(dǎo)電通道、第二半導(dǎo)體層構(gòu)成一個(gè)與所述瞬態(tài)電壓抑制器的齊納或雪崩二極管并聯(lián)的MOS管，以實(shí)現(xiàn)在I/O端的電流較大時(shí)，所述MOS管導(dǎo)通，從而為所述齊納或雪崩二極管分擔(dān)部分I/O端的電流，以避免所述齊納或雪崩二極管因?yàn)槌惺苓^高的電流而損壞，提高了所述瞬態(tài)電壓抑制的魯棒性能，且不會(huì)引起制造成本的明顯增加。

依照本發(fā)明的實(shí)施例如上文所述，這些實(shí)施例并沒有詳盡敘述所有的細(xì)節(jié)，也不限制該發(fā)明僅為所述的具體實(shí)施例。顯然，根據(jù)以上描述，可作很多的修改和變化。本說明書選取并具體描述這些實(shí)施例，是為了更好地解釋本發(fā)明的原理和實(shí)際應(yīng)用，從而使所屬技術(shù)領(lǐng)域技術(shù)人員能很好地利用本發(fā)明以及在本發(fā)明基礎(chǔ)上的修改使用。本發(fā)明僅受權(quán)利要求書及其全部范圍和等效物的限制。