本發(fā)明實(shí)施例涉及FINFET器件及其制造方法。

背景技術(shù)：

半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了快速增長(zhǎng)。在IC發(fā)展過(guò)程中，功能密度(即每芯片面積上互連器件的數(shù)量)通常增大了而幾何尺寸(即，使用制造工藝可以做出的最小的元件(或線(xiàn)))減小了。這種按比例縮小工藝通常通過(guò)提高生產(chǎn)效率和降低相關(guān)成本而帶來(lái)益處。但是，這種按比例縮小工藝也增大了加工和制造IC的復(fù)雜度。為了實(shí)現(xiàn)這些進(jìn)步，需要在IC加工和制造方面的相似的進(jìn)步。

例如，隨著追求更高的器件集成度、更高的性能和更低的成本，半導(dǎo)體工業(yè)已進(jìn)入納米技術(shù)工藝節(jié)點(diǎn)，來(lái)自制造和設(shè)計(jì)問(wèn)題的挑戰(zhàn)導(dǎo)致諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET)的三維(3D)器件的發(fā)展。FinFET器件的優(yōu)點(diǎn)包括降低的短溝道效應(yīng)和更高的電流。然而，常規(guī)FinFET器件和制造FinFET器件的方法并不完全滿(mǎn)足所有方面。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種半導(dǎo)體器件，包括：半導(dǎo)體襯底；源極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；漏極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；以及多個(gè)半導(dǎo)體鰭，從所述半導(dǎo)體襯底突出，其中，所述半導(dǎo)體鰭彼此間隔開(kāi)并且連接所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)；其中，所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)的每個(gè)均包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件，包括：半導(dǎo)體襯底；多個(gè)源極/漏極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上，其中，所述源極/漏極結(jié)構(gòu)的每個(gè)均包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)；多個(gè)半導(dǎo)體鰭，從所述半導(dǎo)體襯底突出并連接所述源極/漏極結(jié)構(gòu)；以及多個(gè)柵極結(jié)構(gòu)，跨越所述半導(dǎo)體鰭設(shè)置，其中，所述柵極結(jié)構(gòu)的每個(gè)均包括柵電極堆疊件和位于所述柵電極堆疊件的側(cè)壁上的間隔件。

根據(jù)本發(fā)明的又另一實(shí)施例，還提供了一種用于制造FinFET器件的方法，包括：提供半導(dǎo)體襯底；形成從所述半導(dǎo)體襯底突出的多個(gè)半導(dǎo)體鰭；在所述半導(dǎo)體襯底上形成多個(gè)源極/漏極結(jié)構(gòu)；以及連接所述源極/漏極結(jié)構(gòu)；其中，所述源極/漏極結(jié)構(gòu)的每個(gè)均包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)。

附圖說(shuō)明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳理解本發(fā)明的各方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增大或減小。

圖1A是示出根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件的示意性三維圖。

圖1B是沿著圖1A中的線(xiàn)CL1-CL1’觀(guān)察的半導(dǎo)體器件的截面圖。

圖1C是沿著圖1A中的線(xiàn)CL2-CL2’觀(guān)察的半導(dǎo)體器件的示意性截面圖。

圖2是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法的流程圖。

圖3A至圖3K是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法的中間階段的示意性三維圖和截面圖。

圖3L是根據(jù)本發(fā)明的一些實(shí)施例的使用金屬接合(landing)連接的半導(dǎo)體器件的示意性截面圖。

圖4A是示出根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件的示意性三維圖。

圖4B是沿著圖4A中的線(xiàn)CL4-CL4’觀(guān)察的半導(dǎo)體器件的示意性截面圖。

圖5是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法的流程圖。

圖6A至圖6C是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法的中間階段的示意性截面圖。

圖6D是根據(jù)本發(fā)明的一些實(shí)施例的使用金屬接合連接的半導(dǎo)體器件的示意性截面圖。

圖7A是示出根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件的示意性三維圖。

圖7B是沿著圖7A中的線(xiàn)CL7-CL7’觀(guān)察的半導(dǎo)體器件的示意性截面圖。

圖8是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法的流程圖。

圖9A至圖9C是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法的中間階段的示意性截面圖。

圖9D是根據(jù)本發(fā)明的一些實(shí)施例的使用金屬接合連接的半導(dǎo)體器件的示意性截面圖。

具體實(shí)施方式

以下公開(kāi)內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗詫?shí)現(xiàn)本發(fā)明的不同特征。下面將描述元件和布置的特定實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然這些僅僅是實(shí)例并不旨在限定本發(fā)明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接觸方式形成的實(shí)施例，也可以包括額外的部件可以形成在第一和第二部件之間，使得第一部件和第二部件可以不直接接觸的實(shí)施例。

本文使用的術(shù)語(yǔ)僅用于描述具體實(shí)施例，具體實(shí)施例不用于限制附加于此的權(quán)利要求。例如，除非另外規(guī)定，單數(shù)形式的術(shù)語(yǔ)“一個(gè)”或“該”還可代表復(fù)數(shù)形式。諸如“第一”和“第二”的術(shù)語(yǔ)用于描述各個(gè)器件、區(qū)域和層等，盡管這類(lèi)術(shù)語(yǔ)僅用于區(qū)分一個(gè)器件、一個(gè)區(qū)域或一層與另一個(gè)器件、另一個(gè)區(qū)域或另一層。因此，在不違背聲明的精神情況下還可將第一區(qū)域稱(chēng)為第二區(qū)域，并且其他可通過(guò)類(lèi)比推導(dǎo)。此外，本發(fā)明可以在各實(shí)施例中重復(fù)參考標(biāo)號(hào)和/或字符。這種重復(fù)僅是為了簡(jiǎn)明和清楚，其自身并不表示所論述的各個(gè)實(shí)施例和/或配置之間的關(guān)系。如本文使用的，術(shù)語(yǔ)“和/或”包括一個(gè)或多個(gè)相關(guān)列舉項(xiàng)目的任意和所有組合。

本發(fā)明的實(shí)施例涉及一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件。FinFET器件包括半導(dǎo)體襯底、位于半導(dǎo)體襯底上的多個(gè)半導(dǎo)體鰭、位于半導(dǎo)體襯底上并且與半導(dǎo)體鰭連接的源極/漏極結(jié)構(gòu)。半導(dǎo)體鰭彼此間隔開(kāi)，并且源極/漏極結(jié)構(gòu)包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)。具有W-形橫截面，可增加源極/漏極結(jié)構(gòu)和金屬接合之間的接觸面積，并且可減小柵極結(jié)構(gòu)的間隔件和源極/漏極結(jié)構(gòu)之間的接觸面積。結(jié)果，降低源極/漏極結(jié)構(gòu)和金屬接合之間的電阻，并且改進(jìn)由柵極結(jié)構(gòu)的間隔件誘導(dǎo)的位錯(cuò)缺陷。在一個(gè)實(shí)施例中，F(xiàn)inFET器件包括位于頂部的凹進(jìn)的部分中的覆蓋層，從而降低肖特基勢(shì)壘高度(SBH)以及源極/漏極結(jié)構(gòu)和金屬接合之間的電阻。

參考圖1A至圖1C，圖1A是示出根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件100的示意性三維圖，圖1B是沿著圖1A中的線(xiàn)CL1-CL1’觀(guān)察的半導(dǎo)體器件100的截面圖，且圖1C是沿著圖1A中的線(xiàn)CL2-CL2’觀(guān)察的半導(dǎo)體器件100的示意性截面圖。半導(dǎo)體器件100包括半導(dǎo)體襯底110、多個(gè)鰭120(在圖1B中示出)、源極/漏極結(jié)構(gòu)130、覆蓋層CP、柵極結(jié)構(gòu)140、隔離結(jié)構(gòu)150和隔離結(jié)構(gòu)160(如圖1B所示)。

例如，襯底110可為半導(dǎo)體材料并且可包括結(jié)構(gòu)，結(jié)構(gòu)包括梯度層或埋氧層。在一些實(shí)施例中，襯底110包括可為未摻雜的或摻雜的(例如，p-型、n-型或其組合)塊狀硅?？墒褂眠m用于半導(dǎo)體器件形成的其他材料。可選地，諸如鍺、石英、藍(lán)寶石和玻璃的其他材料可用于襯底110?？蛇x地，硅襯底110可為絕緣體上半導(dǎo)體(SOI)襯底的有源層或諸如在塊狀硅層上形成的硅-鍺層的多層結(jié)構(gòu)。

在半導(dǎo)體襯底110中形成隔離結(jié)構(gòu)150。隔離結(jié)構(gòu)150充當(dāng)淺溝槽隔離(STI)并且可通過(guò)使用原硅酸四乙酯(TEOS)和氧氣作為前體的化學(xué)汽相沉積(CVD)技術(shù)形成。在一些實(shí)施例中，可通過(guò)注入諸如氧、氮、碳等的離子至半導(dǎo)體襯底110中形成隔離結(jié)構(gòu)150。在其他實(shí)施例中，隔離結(jié)構(gòu)150為SOI晶圓的絕緣層。

在半導(dǎo)體襯底110上形成鰭120、源極/漏極結(jié)構(gòu)130和柵極結(jié)構(gòu)140。鰭120連接源極/漏極結(jié)構(gòu)130，并且被源極/漏極結(jié)構(gòu)130以及柵極結(jié)構(gòu)140包圍。柵極結(jié)構(gòu)140的每個(gè)均包括柵電極堆疊件142和兩個(gè)間隔件144，并且間隔件144位于柵電極堆疊件142的側(cè)壁上。在一些實(shí)施例中，柵電極堆疊件142包括柵電極層142a和柵極介電層142b，但本發(fā)明的實(shí)施例不局限于此。

如圖1B所示，鰭120從半導(dǎo)體襯底110突出。在鰭120的頂面和側(cè)壁上形成柵電極堆疊件142的柵電極層142a和柵極介電層142b。在鰭120之間形成諸如STI結(jié)構(gòu)的隔離結(jié)構(gòu)160(還稱(chēng)為器件內(nèi)隔離結(jié)構(gòu)160)，同時(shí)形成器件內(nèi)隔離結(jié)構(gòu)160以使FinFET彼此間隔開(kāi)。在一些實(shí)施例中，由半導(dǎo)體襯底110形成鰭120。例如，鰭120由硅鍺形成。然而，本發(fā)明的實(shí)施例不局限于此。

如圖1C所示，在各個(gè)源極/漏極結(jié)構(gòu)130的側(cè)壁上形成覆蓋層CP，其中由虛線(xiàn)包圍的結(jié)構(gòu)代表鰭120。覆蓋層CP的每個(gè)的厚度為基本上從2nm至10nm的范圍，但本發(fā)明的實(shí)施例不局限于此。此外，在一些實(shí)施例中，覆蓋層CP包括低濃度III-V族族半導(dǎo)體并且為輕度雜質(zhì)摻雜的，以及源極/漏極結(jié)構(gòu)130包括高濃度III-V族族半導(dǎo)體并且為重度雜質(zhì)摻雜的。例如，覆蓋層CP包括具有低鍺濃度的硅鍺，并且為輕度硼摻雜的，以及源極/漏極結(jié)構(gòu)130包括具有高鍺濃度的硅鍺，并且為重度硼摻雜的。然而，本發(fā)明的實(shí)施例不局限于此。

源極/漏極結(jié)構(gòu)130的每個(gè)均包括具有諸如W-形橫截面的波浪形橫截面的頂部132。頂部132具有突出部分132a和位于每?jī)蓚€(gè)突出部分132a之間的凹進(jìn)的部分132b。突出部分132a以一對(duì)一的方式對(duì)應(yīng)于鰭120。在一些實(shí)施例中，突出部分132a的高度大于或等于鰭120的高度用于連接突出部分132a與鰭120。對(duì)于各個(gè)凹進(jìn)的部分132b，側(cè)壁IS相對(duì)于水平面以一角度Ф傾斜，角度Ф為從約30度至約65度的范圍。然而，本發(fā)明的實(shí)施例不局限于此。

參考圖2以及圖3A至圖3K，圖2是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件100的方法200的流程圖，并且圖3A至圖3K是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法200的中間階段的示意性三維圖和截面圖。在方法200中，首先，如圖3A所示，實(shí)施操作210以提供半導(dǎo)體襯底110，在半導(dǎo)體襯底110中形成溝槽112。可通過(guò)使用掩模層(未示出)以及使用適當(dāng)?shù)奈g刻工藝來(lái)形成溝槽112。例如，掩模層可為通過(guò)諸如化學(xué)汽相沉積(CVD)的工藝形成的包括氮化硅的硬掩模，盡管可選地可使用諸如氧化物、氮氧化物、碳化硅、這些的組合等的其他材料，以及諸如等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)、低壓化學(xué)汽相沉積(LPCVD)，或甚至氧化硅形成隨后氮化的其他工藝。一旦形成，可以通過(guò)適當(dāng)?shù)墓饪坦に噲D案化掩蔽層以暴露襯底110的將被去除以形成溝槽112的那些部分。

然后，如圖3B所示，實(shí)施操作220以形成鰭120以及溝槽122。第二溝槽122位于溝槽112之間，并且旨在為鰭內(nèi)隔離區(qū)(諸如位于共享類(lèi)似柵極或類(lèi)似源極或漏極的不同鰭120之間的隔離區(qū))?？赏ㄟ^(guò)使用與溝槽112類(lèi)似的工藝形成溝槽122，工藝諸如適當(dāng)?shù)难诒位蚬饪坦に囈约半S后蝕刻工藝。額外地，溝槽122的形成還可用于加深溝槽112，使得與溝槽122相比溝槽112延伸至襯底110內(nèi)更深的距離。

此后，如圖3C所示，實(shí)施操作230以用介電材料填充溝槽112和溝槽122從而形成隔離結(jié)構(gòu)150和器件間隔離結(jié)構(gòu)160,2。隔離結(jié)構(gòu)150位于溝槽112中，并且隔離結(jié)構(gòu)160位于溝槽122中。用于形成隔離結(jié)構(gòu)150和160的介電材料可為氧化物材料、高密度等離子體(HDP)氧化物等。在溝槽112和122的任選的清洗和加襯層之后，可使用化學(xué)汽相沉積(CVD)方法(例如，HARP工藝)、高密度等離子體CVD方法或本領(lǐng)域已知的其他適當(dāng)?shù)男纬煞椒ㄐ纬筛綦x結(jié)構(gòu)150和160。

然后，如圖3D所示，實(shí)施操作240以在鰭120上形成包括柵電極堆疊件142和間隔件144的柵極結(jié)構(gòu)140?？赏ㄟ^(guò)熱氧化、化學(xué)汽相沉積、濺射或本領(lǐng)域已知和使用的用于形成柵極介電層的任何其他方法形成柵電極堆疊件142的柵極介電層142b(如圖1B所示)?？捎芍T如氧化鑭、氧化鋁、氧化鉿、氮氧化鉿或氧化鋯或其組合的高介電常數(shù)(高-k)材料(例如，具有大于約5的相對(duì)介電常數(shù))形成柵電極堆疊件142的柵極介電層142b。額外地，二氧化硅、氮氧化硅和/或高-k材料的任意組合也可用于柵極介電層142b。

柵電極堆疊件142的柵電極層142a(如圖1B所示)可由導(dǎo)電材料形成并且可選自由多晶硅(多晶-Si)、多晶硅-鍺(多晶SiGe)、金屬氮化物、金屬硅化物、金屬氧化物、金屬、這些的組合等組成的組。金屬氮化物的實(shí)例包括氮化鎢、氮化鉬、氮化鈦和氮化鉭或它們的組合。金屬硅化物的實(shí)例包括硅化鎢、硅化鈦、硅化鈷、硅化鎳、硅化鉑、硅化鉺或它們的組合。金屬氧化物的實(shí)例包括氧化釕、氧化銦錫或它們的組合。金屬的實(shí)例包括鎢、鈦、鋁、銅、鉬、鎳、鉑等?？赏ㄟ^(guò)化學(xué)汽相沉積(CVD)、濺射沉積或本領(lǐng)域已知和使用的用于沉積導(dǎo)電材料的其他技術(shù)沉積柵電極層142a。

可由諸如氮化硅、碳化硅、氮氧化硅、其他適當(dāng)?shù)牟牧虾?或組合的介電材料形成間隔件144，但本發(fā)明的實(shí)施例不局限于此?？赏ㄟ^(guò)用于形成這種層的諸如化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)CVD、濺射和本領(lǐng)域已知的其他方法的方法來(lái)形成間隔件144。

柵電極層142a的頂面可具有非平面頂面，并且可在柵電極層142a的圖案化之前將柵電極層142a的頂面平坦化。此時(shí)，離子可被或者可不被引入至柵電極層142a中。例如，可通過(guò)離子注入技術(shù)引入離子。一旦形成，可以圖案化將柵電極層142a和柵極介電層142b以在鰭120上方形成一系列柵電極堆疊件142。柵電極堆疊件142限定位于在柵極介電層142b下方的鰭120中的多個(gè)溝道區(qū)。例如，可通過(guò)使用本領(lǐng)域已知的沉積和光刻技術(shù)形成柵電極堆疊件142。柵極掩?？山Y(jié)合諸如光刻膠材料、氧化硅、氮氧化硅和/或氮化硅的常用的掩模材料，但本發(fā)明的實(shí)施例不局限于此。可使用干蝕刻工藝蝕刻?hào)烹姌O層142a和柵極介電層142b以形成圖案化的柵電極堆疊件142。一旦圖案化柵電極堆疊件142，形成間隔件144。可在柵電極堆疊件142的相對(duì)兩側(cè)上形成間隔件144。通常，通過(guò)在先前形成的結(jié)構(gòu)上毯狀沉積間隔件層(未示出)來(lái)形成間隔件144。間隔件層可包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可通過(guò)用于形成這種層的諸如化學(xué)汽相沉積(CVD)、等離子體增強(qiáng)CVD、濺射和本領(lǐng)域已知的其他方法的方法形成。間隔件層可包括具有不同于形成隔離結(jié)構(gòu)150和160的介電材料的蝕刻特性的不同的材料，使得間隔件144可用作用于形成隔離結(jié)構(gòu)150和160的掩模(下面參考圖3E描述)。然后，可諸如通過(guò)一種或多種蝕刻操作將間隔件144圖案化以從結(jié)構(gòu)的橫向表面去除間隔件層。

此后，如圖3E所示，實(shí)施操作250以從未被柵極結(jié)構(gòu)140覆蓋的那些區(qū)域去除鰭120的部分。在一個(gè)實(shí)施例中，去除隔離結(jié)構(gòu)150的部分以推斷隔離結(jié)構(gòu)150的高度，并從未被柵極結(jié)構(gòu)140保護(hù)的那些區(qū)域去除隔離結(jié)構(gòu)160的部分，從而形成用于源極/漏極結(jié)構(gòu)的暴露的襯底區(qū)域。在一些實(shí)施例中，可通過(guò)使用柵極結(jié)構(gòu)140作為硬掩模的反應(yīng)離子蝕刻(RIE)，或者通過(guò)任何其他適當(dāng)?shù)娜コに噷?shí)施操作250。

諸如如圖3F以及圖3G所示，在操作250之后，實(shí)施操作260以在暴露的襯底區(qū)域上形成源極/漏極結(jié)構(gòu)130并且實(shí)現(xiàn)源極/漏極結(jié)構(gòu)130與鰭120連接，其中圖3G為沿著圖3F中的線(xiàn)CL3F-CL3F’觀(guān)察的半導(dǎo)體器件的示意性截面圖。在一些實(shí)施例中，源極/漏極結(jié)構(gòu)130的每一個(gè)根據(jù)晶向<111>或<311>從半導(dǎo)體襯底110的表面外延生長(zhǎng)以形成具有W-形橫截面的頂部132。然而，本發(fā)明的實(shí)施例不局限于此。

此后，如圖3H以及圖3I所示，實(shí)施操作270以形成覆蓋層OCP從而覆蓋整個(gè)源極/漏極結(jié)構(gòu)130，其中圖3I為沿著圖3H中的線(xiàn)CL3H-CL3H’觀(guān)察的半導(dǎo)體器件的示意性截面圖。覆蓋層OCP用于在隨后的操作中保護(hù)源極/漏極結(jié)構(gòu)130。

然后，如圖3J以及圖3K所示，實(shí)施操作280以蝕刻覆蓋層OCP的部分從而暴露源極/漏極結(jié)構(gòu)130的每個(gè)的頂部132，并相應(yīng)地在源極/漏極結(jié)構(gòu)130的每個(gè)的側(cè)壁上形成覆蓋層CP的部分，其中圖3K是沿著圖3J中的線(xiàn)CL3J-CL3J’觀(guān)察的半導(dǎo)體器件的示意性截面圖。

暴露的頂部132用于提供接觸接合結(jié)構(gòu)。如圖3L所示，由于頂部132具有W-形橫截面，因此增加了金屬接合MD和源極/漏極結(jié)構(gòu)130之間的接觸面積，并且相應(yīng)地減小金屬接合MD和源極/漏極結(jié)構(gòu)130之間的電阻。此外，由于源極/漏極結(jié)構(gòu)130具有凹進(jìn)的部分132b，因此柵極結(jié)構(gòu)140的間隔件144和源極/漏極結(jié)構(gòu)130之間的接觸面積減小，從而改善由間隔件144誘導(dǎo)的位錯(cuò)缺陷。

參考圖4A以及圖4B，圖4A是示出根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件400的示意性三維圖，且圖4B是沿著圖4A中的線(xiàn)CL4-CL4’觀(guān)察的半導(dǎo)體器件400的示意性截面圖。半導(dǎo)體器件400與半導(dǎo)體器件100類(lèi)似，但差異在于半導(dǎo)體器件400還包括位于源極/漏極結(jié)構(gòu)130的表面上的覆蓋層FRCP。具體地，覆蓋層FRCP位于源極/漏極結(jié)構(gòu)130的每個(gè)的頂部132的凹進(jìn)的部分132b中以用于形成如圖4B所示的接觸接合結(jié)構(gòu)。覆蓋層FRCP的材料與覆蓋層CP的材料類(lèi)似。例如，覆蓋層FRCP包括具有低鍺濃度的硅鍺，并且為輕度硼摻雜的。

參考圖5以及圖6A至圖6C，圖5是示出根據(jù)本發(fā)明的一些實(shí)施例，用于制造半導(dǎo)體器件400的方法500的流程圖，并且圖6A至圖6C是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法的中間階段的示意性截面圖。在方法500中，首先，如圖3A所示，實(shí)施操作210以提供半導(dǎo)體襯底110，在半導(dǎo)體襯底110中形成溝槽112。然后，如圖3B所示，實(shí)施操作220以形成鰭120以及溝槽122。此后，如圖3C所示，實(shí)施操作230以用介電材料填充溝槽112和溝槽122從而形成隔離結(jié)構(gòu)150和器件間隔離結(jié)構(gòu)160,2。然后，如圖3D所示，實(shí)施操作240以在鰭120上形成包括柵電極堆疊件142和間隔件144的柵極結(jié)構(gòu)140。此后，如圖3E所示，實(shí)施操作250以從未被柵極結(jié)構(gòu)140覆蓋的那些區(qū)域去除鰭120的部分。操作210-250的詳細(xì)描述在上文描述，因此此處不再描述。

在操作250之后，諸如如圖6A所示，實(shí)施操作560以形成源極/漏極結(jié)構(gòu)130并且實(shí)現(xiàn)源極/漏極結(jié)構(gòu)130與鰭120連接。在一些實(shí)施例中，源極/漏極結(jié)構(gòu)130根據(jù)晶向<111>從半導(dǎo)體襯底110的表面外延生長(zhǎng)以形成具有W-形橫截面的頂部132。然而，本發(fā)明的實(shí)施例不局限于此。此后，如圖6B所示，實(shí)施操作570以在源極/漏極結(jié)構(gòu)130上形成平坦覆蓋層FOCP從而覆蓋源極/漏極結(jié)構(gòu)130。平坦覆蓋層FOCP覆蓋源極/漏極結(jié)構(gòu)130并且在源極/漏極結(jié)構(gòu)130的頂部132上形成平坦頂面以在隨后的操作中保護(hù)源極/漏極結(jié)構(gòu)130。然后，實(shí)施操作580以蝕刻覆蓋層FOCP的部分從而暴露源極/漏極結(jié)構(gòu)130的頂部132。如圖6C所示，在操作580中，將覆蓋層FOCP的在突出部分132a上的部分去除，但將覆蓋層FOCP的在凹進(jìn)的部分132b中的部分稍微蝕刻并且保留。因此，相應(yīng)地形成位于源極/漏極結(jié)構(gòu)130的側(cè)壁上的覆蓋層CP和保留在源極/漏極結(jié)構(gòu)130的凹進(jìn)的部分132b中的覆蓋層FRCP。

諸如如圖6D所示，暴露的頂部132用于提供接觸接合結(jié)構(gòu)。與半導(dǎo)體器件100相比，半導(dǎo)體器件400不僅包括具有W-形頂部132的源極/漏極結(jié)構(gòu)130，而且包括位于源極/漏極結(jié)構(gòu)130的凹進(jìn)的部分132b中的覆蓋層FRCP。凹進(jìn)的部分132b中的覆蓋層FRCP可降低肖特基勢(shì)壘高度(SBH)以及源極/漏極結(jié)構(gòu)130和金屬接合MD之間的電阻。

參考圖7A以及圖7B，圖7A是示出根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件700的示意性三維圖，并且圖7B是沿著圖7A中的切割線(xiàn)CL7-CL7’的半導(dǎo)體器件700的示意性截面圖。半導(dǎo)體器件700與半導(dǎo)體器件100類(lèi)似，但差異在于半導(dǎo)體器件700還包括位于源極/漏極結(jié)構(gòu)130的表面上的覆蓋層CRCP。具體地，覆蓋層CRCP位于源極/漏極結(jié)構(gòu)130的頂部132的凹進(jìn)的部分132b中以用于形成如圖7B所示的接觸接合區(qū)。覆蓋層CRCP的材料與覆蓋層CP的材料類(lèi)似。例如，覆蓋層CRCP包括具有低鍺濃度的硅并且為輕度硼摻雜的。

參考圖8以及圖9A至圖9C，圖8是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件700的方法800的流程圖，并且圖9A至圖9C是示出根據(jù)本發(fā)明的一些實(shí)施例的用于制造半導(dǎo)體器件的方法的中間階段的示意性截面圖。在方法800中，首先，如圖3A所示，實(shí)施操作210以提供半導(dǎo)體襯底110，在半導(dǎo)體襯底110中形成溝槽112。然后，如圖3B所示，實(shí)施操作220以形成鰭120以及溝槽122。此后，如圖3C所示，實(shí)施操作230以用介電材料填充溝槽112和溝槽122從而形成隔離結(jié)構(gòu)150和器件間隔離結(jié)構(gòu)160,2。然后，如圖3D所示，實(shí)施操作240以在鰭120上形成包括柵電極堆疊件142和間隔件144的柵極結(jié)構(gòu)140。此后，如圖3E所示，實(shí)施操作250以從未被柵極結(jié)構(gòu)140覆蓋的那些區(qū)域去除鰭120的部分。操作210-250的詳細(xì)描述在上文描述，因此此處不再描述。

在操作250之后，諸如如圖9A所示，實(shí)施操作860以形成源極/漏極結(jié)構(gòu)130并且實(shí)現(xiàn)源極/漏極結(jié)構(gòu)130與鰭120連接。在一些實(shí)施例中，源極/漏極結(jié)構(gòu)130根據(jù)晶向<111>或<311>從半導(dǎo)體襯底110的表面外延生長(zhǎng)以形成具有W-形橫截面的頂部132。然而，本發(fā)明的實(shí)施例不局限于此。此后，如圖9B所示，實(shí)施操作870以在源極/漏極結(jié)構(gòu)130上形成覆蓋層COCP從而覆蓋源極/漏極結(jié)構(gòu)130。覆蓋層COCP與源極/漏極結(jié)構(gòu)130共形并且覆蓋源極/漏極結(jié)構(gòu)130以在隨后的操作中保護(hù)源極/漏極結(jié)構(gòu)130。然后，實(shí)施操作880以蝕刻覆蓋層COCP的部分從而暴露源極/漏極結(jié)構(gòu)130的頂部132。如圖9C所示，在操作580中，將在突出部分132a上的覆蓋層COCP的部分去除，但將在凹進(jìn)的部分132b中的覆蓋層COCP的部分稍微蝕刻并且保留。因此，相應(yīng)地形成位于源極/漏極結(jié)構(gòu)130的側(cè)壁上的覆蓋層CP和保留在源極/漏極結(jié)構(gòu)130的凹進(jìn)的部分132b中的覆蓋層CRCP。

諸如如圖9D所示，暴露的頂部132用于提供接觸接合結(jié)構(gòu)。與半導(dǎo)體器件400相比，半導(dǎo)體器件700包括具有V-形的覆蓋層CRCP。具有V-形的覆蓋層CRCP可增加覆蓋層CRCP和金屬接合MD之間的接觸面積，從而預(yù)先降低肖特基勢(shì)壘高度(SBH)以及源極/漏極結(jié)構(gòu)130和金屬接合MD之間的電阻。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，本發(fā)明公開(kāi)了一種半導(dǎo)體器件。半導(dǎo)體器件包括半導(dǎo)體襯底、從半導(dǎo)體襯底突出的半導(dǎo)體鰭、源極結(jié)構(gòu)和漏極結(jié)構(gòu)。半導(dǎo)體鰭彼此間隔開(kāi)并且連接源極結(jié)構(gòu)和漏極結(jié)構(gòu)。源極結(jié)構(gòu)和漏極結(jié)構(gòu)的每個(gè)均包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)。

根據(jù)本發(fā)明的另一個(gè)實(shí)施例，本發(fā)明公開(kāi)了一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件。FinFET器件包括半導(dǎo)體襯底、位于半導(dǎo)體襯底上的源極/漏極結(jié)構(gòu)、從半導(dǎo)體襯底突出的半導(dǎo)體鰭和設(shè)置在半導(dǎo)體鰭兩端的柵極結(jié)構(gòu)。源極/漏極結(jié)構(gòu)的每個(gè)均包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)。半導(dǎo)體鰭連接源極/漏極結(jié)構(gòu)。

根據(jù)本發(fā)明的又另一個(gè)實(shí)施例，本發(fā)明公開(kāi)了一種用于制造半導(dǎo)體器件的方法。在該方法中，首先，提供半導(dǎo)體襯底。然后，形成從半導(dǎo)體襯底突出的多個(gè)半導(dǎo)體鰭。此后，在半導(dǎo)體襯底上形成多個(gè)源極/漏極結(jié)構(gòu)。然后，連接源極/漏極結(jié)構(gòu)。源極/漏極結(jié)構(gòu)頂部以用于形成接觸接合區(qū)，頂部具有W-形橫截面。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種半導(dǎo)體器件，包括：半導(dǎo)體襯底；源極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；漏極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；以及多個(gè)半導(dǎo)體鰭，從所述半導(dǎo)體襯底突出，其中，所述半導(dǎo)體鰭彼此間隔開(kāi)并且連接所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)；其中，所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)的每個(gè)均包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)。

在上述半導(dǎo)體器件中，所述頂部具有以一對(duì)一的方式對(duì)應(yīng)于所述半導(dǎo)體鰭的多個(gè)突出部分。

在上述半導(dǎo)體器件中，所述突出部分的高度大于或等于所述半導(dǎo)體鰭的高度。

在上述半導(dǎo)體器件中，所述頂部包括多個(gè)凹進(jìn)的部分，并且所述凹進(jìn)的部分的每個(gè)均具有相對(duì)于水平面以一角度傾斜的側(cè)壁，并且所述角度在基本上從30度至65度的范圍內(nèi)。

在上述半導(dǎo)體器件中，還包括位于所述頂部的多個(gè)凹進(jìn)的部分中的多個(gè)覆蓋層。

在上述半導(dǎo)體器件中，所述覆蓋層包括低濃度III-V族半導(dǎo)體，并且所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)的每個(gè)均包括高濃度III-V族半導(dǎo)體。

在上述半導(dǎo)體器件中，所述覆蓋層是輕度雜質(zhì)摻雜的，并且所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)的每個(gè)均是重度雜質(zhì)摻雜的。

在上述半導(dǎo)體器件中，所述覆蓋層的每個(gè)的厚度在基本上從2nm至10nm的范圍內(nèi)。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件，包括：半導(dǎo)體襯底；多個(gè)源極/漏極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上，其中，所述源極/漏極結(jié)構(gòu)的每個(gè)均包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)；多個(gè)半導(dǎo)體鰭，從所述半導(dǎo)體襯底突出并連接所述源極/漏極結(jié)構(gòu)；以及多個(gè)柵極結(jié)構(gòu)，跨越所述半導(dǎo)體鰭設(shè)置，其中，所述柵極結(jié)構(gòu)的每個(gè)均包括柵電極堆疊件和位于所述柵電極堆疊件的側(cè)壁上的間隔件。

在上述FinFET器件中，所述頂部具有以一對(duì)一的方式對(duì)應(yīng)于所述半導(dǎo)體鰭的多個(gè)突出部分。

在上述FinFET器件中，所述突出部分的高度匹配所述半導(dǎo)體鰭的高度。

在上述FinFET器件中，所述頂部包括多個(gè)凹進(jìn)的部分，并且所述凹進(jìn)的部分的每個(gè)均具有相對(duì)于水平面以一角度傾斜的側(cè)壁，并且所述角度在基本上從30度至65度的范圍內(nèi)。

在上述FinFET器件中，還包括位于所述頂部的多個(gè)凹進(jìn)的部分中的多個(gè)覆蓋層。

在上述FinFET器件中，所述覆蓋層包括低濃度III-V族半導(dǎo)體，并且所述源極/漏極結(jié)構(gòu)包括高濃度III-V族半導(dǎo)體。

在上述FinFET器件中，所述覆蓋層是輕度雜質(zhì)摻雜的，并且所述源極/漏極結(jié)構(gòu)是重度雜質(zhì)摻雜的。

在上述FinFET器件中，所述覆蓋層的每個(gè)的厚度在基本上從2nm至10nm的范圍內(nèi)。

在上述FinFET器件中，所述間隔件由氮化硅形成。

根據(jù)本發(fā)明的又另一實(shí)施例，還提供了一種用于制造FinFET器件的方法，包括：提供半導(dǎo)體襯底；形成從所述半導(dǎo)體襯底突出的多個(gè)半導(dǎo)體鰭；在所述半導(dǎo)體襯底上形成多個(gè)源極/漏極結(jié)構(gòu)；以及連接所述源極/漏極結(jié)構(gòu)；其中，所述源極/漏極結(jié)構(gòu)的每個(gè)均包括具有W-形橫截面的頂部以用于形成接觸接合區(qū)。

在上述方法中，還包括：形成覆蓋層以覆蓋所述源極/漏極結(jié)構(gòu)的全部；以及蝕刻所述覆蓋層的一部分以暴露所述源極/漏極結(jié)構(gòu)，其中，保留所述覆蓋層的另一部分。

在上述方法中，還包括：形成與所述源極/漏極結(jié)構(gòu)共形的覆蓋層；以及蝕刻所述覆蓋層的一部分以暴露所述源極/漏極結(jié)構(gòu)，其中，保留所述覆蓋層的另一部分。

上面論述了若干實(shí)施例的部件，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或更改其他用于達(dá)到與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識(shí)到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。