本發(fā)明涉及一種半導(dǎo)體器件。

背景技術(shù)：

半導(dǎo)體器件中混合安裝有具有不同電源電壓的電路。在安裝了多個具有不同電源電壓的電路的情況下，優(yōu)選的是將多個電源線分開。這種情況包括將低(電勢)電源線和高(電勢)電源線二者都分開的情況以及將低電源線共同連接而僅將高電源線分開的情況。此外，即使是在電源電壓相同的情況下，在容易受噪聲影響的例如模擬電路之類的電路中，這兩種電源線也都是分開的。其中至少高電源線被分開的電路部被稱作域。

已知的是，半導(dǎo)體器件受靜電放電(ESD)影響，導(dǎo)致出現(xiàn)損壞和錯誤運行，因此設(shè)置了用于保護(hù)半導(dǎo)體器件免受放電影響的ESD保護(hù)電路。作為損壞半導(dǎo)體器件的ESD模型，有來自外部靜態(tài)充電對象的測試模型(人體模型：HBM)、基于半導(dǎo)體器件本身的靜態(tài)電荷的測試模型(被充電器件模型：CDM)等，并且規(guī)定了針對這些模型的測試方法等。ESD保護(hù)電路保護(hù)半導(dǎo)體器件免受對應(yīng)于這些ESD模型的放電影響。ESD保護(hù)電路是針對直接連接至外部端子的布線以及針對連接至該布線的元件設(shè)置的。

在半導(dǎo)體器件具有一個公共高電源線以及一個公共低電源線的情況下，將ESD保護(hù)電路設(shè)置在連接至外部端子的部分已經(jīng)足矣。然而，在半導(dǎo)體電路具有多個域的情況下，存在的問題是：多個域之間的信號路徑受ESD影響，并且信號路徑中的元件受到損壞。為此，對于具有多個域的半導(dǎo)體器件，已知的是多個域之間的信號路徑也需要從ESD的角度加以保護(hù)。

近年來，由于電力消耗減少，半導(dǎo)體器件的電源電壓顯著減小，并且出現(xiàn)了一種現(xiàn)象：由于工藝偏差，芯片與芯片之間在半導(dǎo)體器件的核心(邏輯)電路中可以獲得期望性能的電源電壓不同?？梢垣@得期望性能的電源電壓的范圍變大，這是不能忽略的，如果減小電源電壓來維持低的電力消耗，則出 現(xiàn)導(dǎo)致芯片的良率降低或者芯片不能正常運行的問題。為此，在制造時就針對每個芯片測量核心電路中可以獲得期望性能的電源電壓，并且使得實際的核心電路以測得的電源電壓運行。這樣，實現(xiàn)了電力消耗的降低和良率改善。在這種情況下，對于除了核心電路之外的電路，例如針對外部接口的輸入或輸出電路、PLL電路以及規(guī)定了電壓的模擬電路，電源電壓被分別設(shè)定至特定電壓，并且不會根據(jù)工藝偏差結(jié)果而改變。因此，例如，模擬電路設(shè)計為在1.8V的電源電壓運行，核心電路設(shè)計為在1.8V或更低的電源電壓運行，并且使得核心電路根據(jù)工藝偏差在低于或等于1.8V的合適電壓(例如1.5V)運行。用于諸如此類的改變電源電壓的技術(shù)稱為適應(yīng)性電源電壓(ASV)技術(shù)。

在采用ASV技術(shù)的情況下，核心電路的電源電壓與其他電路的電源電壓不同，因此，優(yōu)選的是將每個電路的電源分開，即，提供多個域。如前文所述，當(dāng)設(shè)置了多個域時，存在將低(電勢)電源線和高(電勢)電源線二者都分開的情況以及將低電源線共同連接而僅將高電源線分開的情況。對于容易受噪聲影響的電路，例如模擬電路，將低電源線和高電源線都分開。目標(biāo)是具有多個域的半導(dǎo)體器件，即其中低電源線和高電源線都分開的半導(dǎo)體電路。

此外，核心電路與模擬電路之間的信號是數(shù)字信號，并且存在一種情況是，即使將核心電路的信號輸入到模擬電路或者將模擬電路的信號輸入到核心電路，也沒有出現(xiàn)問題；當(dāng)然，也有一種情況是，從可靠性角度考慮設(shè)置電平移位器。

相關(guān)文獻(xiàn)

[專利文獻(xiàn)1]日本特開專利第2006-014263號

[專利文獻(xiàn)2]日本特開專利第2013-183107號

[專利文獻(xiàn)3]日本特開專利第2010-239046號

[非專利文獻(xiàn)1]“采用新的高效電源鉗位以及GND電流觸發(fā)器(GCT)技術(shù)針對90nm CMOS中混合電力域的ESD保護(hù)設(shè)計”，Mototsugu Okushima，EOS/ESD研討會(EOS/ESD SYMPOSIUM)06-205

技術(shù)實現(xiàn)要素：

如前文所述，在設(shè)置了多個域的情況下，同樣優(yōu)選的是保護(hù)多個域之間的信號路徑(即，在跨域區(qū)域中的信號路徑)免受ESD影響，而不僅僅是保護(hù)連接至每個域的端子的部分免受ESD影響。在針對跨域區(qū)域中的信號線設(shè)置了對應(yīng)于CDM的ESD保護(hù)電路的情況下，優(yōu)選的是針對所有信號線都設(shè)置ESD保護(hù)電路，在差分信號的情況下，優(yōu)選的是針對兩個信號都設(shè)置ESD保護(hù)電路，因此，ESD保護(hù)電路的數(shù)量變大。ESD保護(hù)電路是面積相對較大的電路。因此，如果設(shè)置了大量的ESD保護(hù)電路，則電路面積變大。近年來，半導(dǎo)體器件的設(shè)計采用了一種方法，即：從預(yù)先制備的電路塊(這些電路塊的設(shè)計對于各種電路而言都已經(jīng)基本上完備)中選擇并布置滿足規(guī)格的電路塊，并設(shè)計多個塊之間的接口區(qū)域。在設(shè)計了具有多個域的半導(dǎo)體電路的情況下，在選擇和布置每個域之后設(shè)計跨域區(qū)域，但是如果跨域區(qū)域中的ESD保護(hù)電路變得太大，則不可能在設(shè)想的區(qū)域中布置ESD保護(hù)電路，導(dǎo)致需要重新設(shè)計。為此，目前的情況是，難以形成一種要求提供面積非常大的ESD保護(hù)電路的設(shè)計。因此，要求使得跨域區(qū)域中的ESD保護(hù)電路盡可能小。

此外，還提出了一種配置，其中，在存在多個域的情況下，通過在不同域中在低電源線與高電源線之間設(shè)置ESD保護(hù)電路，而沒有針對跨域區(qū)域中的信號線設(shè)置對應(yīng)于CDM的ESD保護(hù)電路。這樣，可以減少ESD保護(hù)電路的數(shù)量，但是這樣做存在一個問題：ESD保護(hù)電路的數(shù)量仍然較大，而且ESD保護(hù)電路的面積也較大。此外，該提出的配置(即，在不同域中在低電源線與低電源線之間設(shè)置ESD保護(hù)電路)存在保護(hù)不充分的問題。

本發(fā)明的一個方案在于實現(xiàn)一種具有多個域的半導(dǎo)體器件，該半導(dǎo)體器件的ESD保護(hù)電路較小，并且在該半導(dǎo)體器件中執(zhí)行更有利的ESD保護(hù)。

根據(jù)本發(fā)明的一個方案，一種半導(dǎo)體器件包括：第一域，包括第一高電源線、第一低電源線以及設(shè)置在所述第一高電源線與所述第一低電源線之間的第一電源鉗位電路；第二域，包括與所述第一高電源線分開的第二高電源線、與所述第一低電源線分開的第二低電源線以及設(shè)置在所述第二高電源線與所述第二低電源線之間的第二電源鉗位電路；第三電源鉗位電路，設(shè)置在所述第二高電源線與所述第一低電源線之間；第一中繼電路，接收來自所述第一域的信號，并將所述信號輸出至所述第二域；以及第二中繼電路，接收來自所述第二域的信號，并將所述信號輸出至所述第一域；其中，所述第一 中繼電路和所述第二中繼電路具有連接至所述第二高電源線和所述第一低電源線的電路部。

附圖說明

圖1是具有多個域的示例性半導(dǎo)體器件的俯視圖；

圖2是示出設(shè)置在半導(dǎo)體器件中的多個域的示例的圖；

圖3是示出核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的通用配置的圖；

圖4是示出圖3中跨域區(qū)域的晶體管級電路配置示例的圖；

圖5A和圖5B是分別示出信號在CCDIF與ACDIF之間直接輸入和輸出而沒有在圖3的跨域區(qū)域中設(shè)置電平移位器的情況下跨域區(qū)域的配置示例的圖；

圖6是示出在圖3的配置示例中低電源線被分開并通過雙向二極管連接的情況下的配置的圖；

圖7到圖9是用于說明即使通過雙向二極管將分開的低電源線連接但是跨域區(qū)域中信號路徑上的元件仍然受到損害這一問題的圖；

圖10是示出圖6的配置示例中電平移位器的配置示例的圖；

圖11A和圖11B分別示出在圖6中在電平移位器中設(shè)置CDM保護(hù)電路的示例的圖，圖11A示出從核心電路到模擬電路的信號的電平移位器，圖11B示出從模擬電路到核心電路的信號的電平移位器；

圖12是示出第一實施例的半導(dǎo)體器件中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖；

圖13A和圖13B是分別示出CPRC、APRC 69以及EPRC 70的配置示例的圖，圖13A示出定時MOSFET型電源軌鉗位(PRC)的示例，圖13B示出寄生雙極型電源軌道鉗位的示例；

圖14A是示出第一實施例中第一中繼電路的配置的圖；

圖14B是示出第一實施例中第二中繼電路的配置的圖；

圖15是示出第二實施例的半導(dǎo)體器件中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖；

圖16是示出第三實施例的半導(dǎo)體器件中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖；

圖17A是示出第三實施例中第一電平移位器的配置的圖；

圖17B是示出第三實施例中第二電平移位器的配置的圖；

圖18是示出第四實施例的半導(dǎo)體器件中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖；

圖19A是示出第四實施例中第一電平移位器的配置的圖；

圖19B是示出第四實施例中第二電平移位器的配置的圖；

圖20A和圖20B是用于說明當(dāng)?shù)谒膶嵤├泻诵倪壿媴^(qū)域中的低電源線接地時由ESD引起的電荷流動的圖，圖20A是示出核心邏輯區(qū)域和第一電平移位器中電荷流動的圖，圖20B是示出模擬區(qū)域和第二電平移位器中電荷流動的圖；

圖21是用于說明當(dāng)模擬區(qū)域中的高電源線接地時由ESD引起的模擬區(qū)域和第二電平移位器中電荷流動的圖；

圖22A和圖22B分別是示出第四實施例的改型例中半導(dǎo)體器件的核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖，圖22A示出第一電平移位器的配置，圖22B示出第二中繼電路的配置。

具體實施方式

在對實施例進(jìn)行說明之前，先對具有多個域和ESD保護(hù)的半導(dǎo)體器件進(jìn)行說明。

圖1是具有多個域的示例性半導(dǎo)體器件的俯視圖。

半導(dǎo)體器件1具有沿著四側(cè)布置的多個端子2、低(VSS)電源線3以及多個域6A到6D。多個端子2包括用于將電源供應(yīng)到域6A中的高電源線的三個端子2A、用于將電源供應(yīng)到域6B中的高電源線的兩個端子2B以及用于將電源分別供應(yīng)到域6C和域6D中的高電源線的端子2C和端子2D。

域6A到6D中每一個內(nèi)部都具有低電源線、高電源線以及電路部，而且每個域的低電源線都連接至低電源線3。因此，在圖1所示的半導(dǎo)體器件中，域6A到6D中的低(VSS)電源線彼此連接。域6A到6D中的高(VDD)電源線被分開。VDD1從三個端子2A經(jīng)由電源供應(yīng)線4A供應(yīng)到域6A中的高電源線，VDD2從兩個端子2B經(jīng)由電源供應(yīng)線4B供應(yīng)到域6B中的高電源線。VDD3從一個端子2C經(jīng)由電源供應(yīng)線4C供應(yīng)到域6C中的高電源線， VDD4從一個端子2D經(jīng)由電源供應(yīng)線4D供應(yīng)到域6D中的高電源線。電源鉗位電路5連接在電源供應(yīng)線4A到4D與低(VSS)電源線3之間。電源鉗位電路5是用于保護(hù)半導(dǎo)體器件免受由于外部靜態(tài)充電對象的放電影響的電路，例如該電源鉗位電路5通過PRC(電源軌鉗位)電路實現(xiàn)，后文將詳細(xì)描述。

雖然沒有說明，然而低(VSS)電源端子3連接至多個端子2中的其余端子，并且低電源VSS供應(yīng)至這些端子。此外，多個端子2中的其他剩余端子用作與外部之間的輸入或輸出信號端子、以及其信號線與低電源線3之間或者其信號線與高電源線之間的輸入或輸出信號端子，并且設(shè)置有ESD保護(hù)電路(CDM保護(hù)電路)。

圖2是示出設(shè)置在半導(dǎo)體器件中的多個域的示例的圖。

半導(dǎo)體器件1具有核心邏輯區(qū)域11、模擬區(qū)域12、以及用于根據(jù)輸入或輸出協(xié)議執(zhí)行操作的多個IF部(SATA、USB3.0、MPI、PCI-Express)13、15、16以及17。此外，半導(dǎo)體器件1具有用于與外部時鐘同步的PLL區(qū)域14以及多個端子18。模擬區(qū)域12、多個IF部(SATA、USB3.0、MPI、PCI-Express)13、15、16和17以及PLL區(qū)域14在設(shè)計時作為功能宏(function macro)提供。多個部分(SATA、USB3.0、MPI、PCI-Express)13、15、16和17、模擬區(qū)域12以及PLL區(qū)域14將信號輸入到核心邏輯區(qū)域11或者接收來自核心邏輯區(qū)域11的信號。

在核心邏輯區(qū)域11中，通過前文描述的ASV來設(shè)定電源電壓并且多個部分(SATA、USB3.0、MPI、PCI-Express)13、15、16和17根據(jù)協(xié)議以該電源電壓輸入/輸出信號。模擬區(qū)域12和PLL區(qū)域14以特定電源電壓操作。為此，要求多個部分13、15、16和17、模擬區(qū)域12以及PLL區(qū)域14能夠被設(shè)定為至少與核心邏輯區(qū)域11的電壓不同的電壓，并且設(shè)置有跨域區(qū)域，在跨域區(qū)域中信號以不同的電源電壓與核心電路進(jìn)行信號輸入/輸出。

在下文中，將以核心邏輯區(qū)域11與模擬區(qū)域12之間的跨域區(qū)域為例來進(jìn)行說明，然而同樣的說明也適用于核心邏輯區(qū)域11與其他部分之間。

圖3是示出核心邏輯區(qū)域11與模擬區(qū)域12之間的跨域區(qū)域的通用配置的圖。

核心邏輯區(qū)域11具有低(電勢)電源線(VSS_core)50、核心邏輯區(qū)域 中的高(電勢)電源線(VDD_core(ASV))51、核心(core)電路21、核心跨域接口(CCDIF)22以及核心電源軌鉗位(CPRC)23。模擬區(qū)域12具有低電源線(VSS_IP)50、模擬區(qū)域中的高電源線(VDD_IP)52、模擬(Analog)電路31、模擬跨域接口(ACDIP)32以及模擬電源軌鉗位(APRC)33。如上所述，核心邏輯區(qū)域11中的低電源線(VSS_core)與模擬區(qū)域中的低電源線(VSS_IP)是公共的。低電源線的電壓是0V，核心邏輯區(qū)域中的高電源線(VDD_core(ASV))51的電壓是根據(jù)工藝設(shè)定的。電源軌鉗位是已知的電路，以下將對其細(xì)節(jié)進(jìn)行描述。通常而言，核心電路21是具有大電路尺寸的電路，模擬電路31的電路尺寸與核心電路21的電路尺寸相比要小，并且核心邏輯區(qū)域11的電源之間的電容與模擬區(qū)域12的電源之間的電容相比要大。

跨域區(qū)域具有第一電平移位器41和第二電平移位器42，該第一電平移位器41對從CCDIF 22輸出至ACDIF 32的數(shù)字信號的電平進(jìn)行轉(zhuǎn)換，該第二電平移位器42對從ACDIF 32輸出至CCDIF 22的數(shù)字信號的電平進(jìn)行轉(zhuǎn)換。第一電平移位器41和第二電平移位器42連接至低電源線50、核心邏輯區(qū)域中的高電源線(VDD_core(ASV))、以及模擬區(qū)域中的高電源線(VDD_IP)52。

CCDIF 22接收指示模擬處理結(jié)果的經(jīng)過電平轉(zhuǎn)換后的數(shù)字信號，并將該數(shù)字信號輸出至核心電路，CCDIF 22也輸出該核心電路21用來控制模擬電路31的數(shù)字信號。ADCIF 32輸出指示模擬電路31輸出的模擬處理結(jié)果的數(shù)字信號，還在接收到數(shù)字信號后輸出經(jīng)過電平轉(zhuǎn)換后的用來控制模擬電路31的數(shù)字信號。如上所述，CCDIF 22和ADCIF 32是數(shù)字電路。模擬電路31在接收到控制模擬電路31的數(shù)字信號時進(jìn)行操作，并輸出指示模擬處理結(jié)果的數(shù)字信號。模擬電路31根據(jù)需要包括模擬比較器、D/A轉(zhuǎn)換器以及A/D轉(zhuǎn)換器等。

圖4是示出圖3的跨域區(qū)域中晶體管級的電路配置示例的圖。

CCDIF 22具有驅(qū)動器24以及接收器25，該驅(qū)動器24驅(qū)動從核心電路21輸出至模擬電路31的信號S1，該接收器25在接收到從模擬電路31輸出至核心電路21的信號時輸出信號S4。ACDIF 32具有接收器34和驅(qū)動器35，該接收器34在接收到從核心電路21輸出至模擬電路31的信號時輸出信號 S2，該驅(qū)動器35驅(qū)動從模擬電路31輸出至核心電路21的信號S3。驅(qū)動器24和35以及接收器34和35各自由反相器(inverter)形成。

電平移位器41具有兩個反相器以及差分放大電路，這兩個反相器串聯(lián)連接成兩級，接收通過將信號S1反相而獲得的信號。這兩個反相器連接在核心邏輯區(qū)域中的高電源線51與低電源線50之間，差分放大電路連接在模擬區(qū)域中的高電源線52與低電源線50之間。因此，兩個反相器的輸出信號是使用核心邏輯區(qū)域中的高電源線(VDD_core(ASV))51的電壓作為電源電壓的信號。差分放大電路是使用模擬區(qū)域中的高電源線(VDD_IP)52的電壓作為電源電壓、但根據(jù)使用核心邏輯區(qū)域中的高電源線(VDD_core(ASV))51的電壓作為電源電壓的信號而操作的電路。電平移位器42具有與電平移位器41類似的電路配置。電平移位器41和42的電路配置是已知的，因而將省略其更多描述。如前文所述，ASV根據(jù)工藝偏差將核心邏輯區(qū)域的電源電壓適當(dāng)?shù)卦O(shè)置為小于或等于特定值的值。在以下說明中，模擬區(qū)域設(shè)計有特定電源電壓(例如，1.8V)，核心邏輯區(qū)域的電源電壓設(shè)定為小于或等于1.8V，通過該電壓可以獲得期望的性能。為此，布置在核心邏輯區(qū)域、模擬區(qū)域以及它們之間的跨域區(qū)域中的晶體管的耐受電壓的電壓值設(shè)定為高于或等于特定電壓值。

在圖3中跨域區(qū)域的配置示例中，設(shè)置有電平移位器，但在核心邏輯區(qū)域的電源電壓和模擬區(qū)域的電源電壓相同的情況下，或者二者之間存在較小差異的情況下，不設(shè)置電平移位器，信號直接在CCDIF 22與ACDIF 32之間輸入和輸出。

圖5A和圖5B是分別示出信號在CCDIF 22與ACDIF 32之間直接輸入和輸出而沒有在圖3的跨域區(qū)域中設(shè)置電平移位器的情況下跨域區(qū)域的配置示例的圖。圖5A示出與從核心電路21至模擬電路31的信號相關(guān)的部分，圖5B示出與從模擬電路31至核心電路21的信號相關(guān)的部分。低電源線50、核心邏輯區(qū)域中的高電源線(VDD_core(ASV))51以及模擬區(qū)域中的高電源線(VDD_IP)52如圖4所示那樣連接，但是這里，為了使得圖形示意更容易，如圖5A和圖5B那樣示出它們。在以下的說明中，使用圖5的表示方法而無需解釋。

圖5A中所示的跨域區(qū)域中與從核心電路21至模擬電路31的信號相關(guān) 的電路與圖4中的不同之處在于，沒有設(shè)置電平移位器，并且CCDIF 22的驅(qū)動器24的輸出直接輸入至ACDIF 32的接收器34。圖5B中所示的與從模擬電路31至核心電路21的信號相關(guān)的部分與圖4中的不同之處在于，沒有設(shè)置電平移位器，并且ACDIF 32的驅(qū)動器35的輸出直接輸入至CCDIF 22的接收器25。

在容易受到噪聲影響的電路(例如模擬電路)的情況下，期望通過不僅將高電源線分開而且將低電源線也分開來減小經(jīng)過低電源線和高電源線的噪聲影響。為了將低電源線分開，在特定域中的低電源線沒有連接至另一個域中的低電源線，而是每個域中的低電源線連接至一端子，并且通過該端子提供0V。在每個域中，ESD保護(hù)電路連接在低電源線與高電源線之間。

此外，還通過借助雙向二極管通將分開的低電源線連接而改善低電源線的電勢穩(wěn)定性。通常，通過雙向二極管連接的低電源線也稱作分開的低電源線，對于本文描述的實施例而言也是這樣。

圖6是示出在圖3的配置示例中低電源線被分開并且通過雙向二極管被連接的情況下的配置的圖。

如圖6所示，圖3中的低電源線50被分成核心邏輯區(qū)域中的低電源線(VSS_core)53和模擬區(qū)域中的低電源線(VSS_IP)54，并且它們通過雙向二極管55連接。與上文不同，還存在沒有設(shè)置雙向二極管的情況。

電平移位器61和62對應(yīng)于圖3中的電平移位器41和42，但不同之處在于分別連接至核心邏輯區(qū)域中的高電源線51和低電源線53以及模擬區(qū)域中的高電源線52和低電源線54。

如前文所述，跨域區(qū)域中的信號路徑存在的問題是，信號路徑中的元件由于ESD的影響而容易受到損害。在如上所述沒有設(shè)置雙向二極管55的情況下，ESD的影響仍然存在。如果設(shè)置了雙向二極管55，則可以將兩個低電源線中的每一個的電勢抑制到大約為該二極管的導(dǎo)通電壓，但是ESD的影響仍然存在，因此，存在信號路徑中的元件被損壞的問題。之后，將說明這一問題。

圖7到圖9是用于說明即使通過雙向二極管將分開的低電源線連接但是跨域區(qū)域中信號路徑上的元件仍然受到損害這一問題的圖。在圖7到圖9中，以沒有設(shè)置圖5A中的電平移位器的情況下的配置為例。

通常，核心邏輯區(qū)域中電路元件的數(shù)量大于模擬區(qū)域中電路元件的數(shù)量，核心邏輯區(qū)域中電源之間的電容大于模擬區(qū)域中電源之間的電容。在圖7中，示出的電路圖為，對應(yīng)于核心邏輯區(qū)域的電源之間的電容的電容器C1連接在核心邏輯區(qū)域中的高電源線51與低電源線53之間，而對應(yīng)于模擬區(qū)域中的電源之間的電容的電容器C2連接在模擬區(qū)域中的高電源線52與低電源線54之間。

假設(shè)該半導(dǎo)體器件是正向充電，并且正向電荷在高電源線和低電源線中積聚，如圖7所示。可以認(rèn)為，在這種狀態(tài)下模擬區(qū)域中的低電源線連接的端子接地。然后，如圖8所示，在半導(dǎo)體器件中被充的正向電荷開始經(jīng)由模擬區(qū)域中的低電源線54流出到地。最后，半導(dǎo)體器件中被充的所有正向電荷流出到地并且半導(dǎo)體器件的電勢變?yōu)?V，但是在此期間，基于電源之間的電容差異，出現(xiàn)了正向電荷分布的差異。在核心區(qū)域中的正向電荷經(jīng)由連接在高電源線51與低電源線53之間的保護(hù)電路而流到核心邏輯區(qū)域中的低電源線53，并經(jīng)由雙向二極管55進(jìn)一步流到模擬區(qū)域中的低電源線54。此時，電容器C1的電容大于電容器C2的電容，因此放電所需時間存在差異，引起了核心邏輯區(qū)域中的電勢高于模擬區(qū)域中的電勢這樣的狀態(tài)。由于此狀態(tài)，引起了核心邏輯區(qū)域中的高電源線51的電勢高于模擬區(qū)域中的低電源線的電勢這一狀態(tài)。這樣，如圖9所示，驅(qū)動器24中的PMOS晶體管PTr1打開，高電壓施加至接收器34的NMOS晶體管NTr2的柵極，從而出現(xiàn)NT2的柵極破壞(gate destruction)。

上述說明是基于低電源線通過雙向二極管連接的情況，但是在低電源線沒有通過雙向二極管連接的情況中，端子沒有接地的域中的電荷經(jīng)由襯底放電，而放電需要較長時間，因此電壓差可能變大。由此，可能更容易出現(xiàn)元件破壞。

圖7到圖9的說明是以沒有設(shè)置圖5A中的電平移位器的情況下的配置為例進(jìn)行的，但是在設(shè)置了電平移位器的情況下也是如此。

圖10是示出圖6的配置示例中電平移位器61的配置示例的圖。

如圖10所示，電平移位器61具有兩個反相器以及差分放大電路，這兩個反相器串聯(lián)連接成兩級，接收來自驅(qū)動器24的信號。這兩個反相器連接在核心邏輯區(qū)域中的高電源線51與低電源線50之間，差分放大電路連接在模 擬區(qū)域中的高電源線52與電源線54之間。因此，兩個反相器中的PMOS晶體管以及差分放大電路的接收區(qū)域中的NMOS晶體管TrA和TrXA與圖7到圖9中描述的PTr1與NTr2之間的關(guān)系相同，因此，出現(xiàn)柵極破壞的問題。

已知放電鉗位電路作為一種用于保護(hù)晶體管免受上述柵極破壞的電路，該放電鉗位電路包括晶體管和放電晶體管，并且該放電鉗位電路設(shè)置在至NMOS晶體管的柵極的信號線中。該電路被稱作CDM保護(hù)電路，因為該電路保護(hù)電路免受對應(yīng)于CDM的ESD影響。

圖11A和圖11B是分別示出CDM保護(hù)電路設(shè)置在圖6中的電平移位器中的示例的圖，圖11A是示出從核心電路到模擬電路的信號的電平移位器61，圖11B示出從模擬電路到核心電路的信號的電平移位器62。

如圖11A所示，電平移位器61具有差分放大電路，并且保護(hù)電路分別設(shè)置在接收區(qū)域的兩個NMOS晶體管的柵極信號路徑中。具體而言，包括電阻器11和NMOS晶體管NTr1的保護(hù)電路以及包括電阻器R12和NMOS晶體管NTr12的保護(hù)電路設(shè)置在從兩個反相器的輸出到兩個NMOS晶體管的柵極的兩個信號路徑中。R11和R12分別串聯(lián)連接至信號路徑。NTr11連接在R11和差分放大電路的NMOS晶體管的柵極之間的路徑與模擬區(qū)域中的低電源線54之間，NTr12連接在R12和差分放大電路的NMOS晶體管的柵極之間的路徑與模擬區(qū)域中的低電源線54之間。

類似地，如圖11B所示，在電平移位器62中設(shè)置有包括電阻器R21和NMOS晶體管NTr2的保護(hù)電路和包括電阻器R22和NMOS晶體管NTr22的保護(hù)電路。R21和R22分別串聯(lián)連接至信號路徑。NTr21連接在R21和差分放大電路的NMOS晶體管的柵極之間的路徑與核心邏輯區(qū)域中的低電源線53之間，NTr22連接在R22和差分放大電路的NMOS晶體管的柵極之間的路徑與核心邏輯區(qū)域中的低電源線53之間。

如圖11A和圖11B所示，在差分信號的情況下，優(yōu)選的是針對跨域中的每個信號設(shè)置兩個CDM保護(hù)電路，并且隨著信號數(shù)量增大，CDM保護(hù)電路的數(shù)量相應(yīng)增大。CDM保護(hù)電路優(yōu)選地能夠快速放電，并且優(yōu)選地不會延遲待傳輸信號。因此，CDM保護(hù)電路的面積較大。并且，如果設(shè)置了大量的CDM保護(hù)電路，則電路面積變大。此外，圖11A和圖11B中的電平移位器內(nèi)部具有雙向二極管55，因此電路面積變得更大。本發(fā)明的發(fā)明人已經(jīng)發(fā) 現(xiàn)了這樣一個問題：由于上述原因，在設(shè)計系統(tǒng)中可能難以將電平移位器設(shè)置為標(biāo)準(zhǔn)單元。此外，本發(fā)明的發(fā)明人還發(fā)現(xiàn)的問題是，甚至在仿真時工藝數(shù)量仍然增多，因為優(yōu)選地需要考慮跨域區(qū)域中的CDM保護(hù)電路，因此仿真變得復(fù)雜。如上所述，本發(fā)明的發(fā)明人已經(jīng)發(fā)現(xiàn)可能難以在跨域區(qū)域中針對每個信號路徑設(shè)置CDM保護(hù)電路，而且實際應(yīng)用起來很困難。

存在一種情況是如圖6所示的配置示例中沒有設(shè)置電平移位器，但是在域中一側(cè)的高電源線與域中另一側(cè)的高電源線之間、以及在域中一側(cè)的低電源線與域中另一側(cè)的低電源線之間設(shè)置有電源軌鉗位。該電源軌鉗位是面積較大的電路，因而需要減小電路面積。

在以下說明的實施例的半導(dǎo)體器件中，以較小的尺寸(面積)來實現(xiàn)跨域區(qū)域中用于進(jìn)行ESD保護(hù)的保護(hù)電路。

圖12是示出第一實施例的半導(dǎo)體器件中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域中的配置的圖。

第一實施例的半導(dǎo)體器件具有如圖1所示的多個域。這多個域包括核心邏輯區(qū)域和模擬區(qū)域。根據(jù)制造工藝偏差，核心邏輯區(qū)域的電源電壓適當(dāng)?shù)卦O(shè)置為低于或等于模擬區(qū)域中的電源電壓。然而，多個域不限于核心邏輯區(qū)域和模擬區(qū)域，核心邏輯區(qū)域和模擬區(qū)域只是示例性的，用于說明目的。

如圖12所示，邏輯區(qū)域具有位于核心邏輯區(qū)域中的低(電勢)電源線(VSS_core)60、位于核心邏輯區(qū)域中的高(電勢)電源線(VDD_core(ASV))61、核心(core)電路64、核心跨域接口(CCDIF)65、以及核心電源軌鉗位(CPRC)66。模擬區(qū)域具有位于模擬區(qū)域中的低電源線(VSS_IP)62、位于模擬區(qū)域中的高電源線(VDD_IP)63、模擬(Analog)電路67、模擬跨域接口(ACDIF)68以及模擬電源軌鉗位(APRC)69。上述元件對應(yīng)于參照圖3描述的元件，因此將省略其描述。CPRC 66和APRC 69的數(shù)量不限于一個，可以在低電源線與高電源線之間適當(dāng)?shù)夭贾枚鄠€CPRC 66和APRC 69。

在跨域區(qū)域中設(shè)置有第一中繼電路71、第二中繼電路72以及擴(kuò)展電源軌鉗位(EPRC)70，第一中繼電路71用于中繼(中轉(zhuǎn))從CCDIF 65至ACDIF 68的輸出，第二中繼電路72用于中繼從ACDIF 68至CCDIF 65的輸出。

核心邏輯區(qū)域中的低電源線(VSS_core)60以及模擬區(qū)域中的低電源線 (VSS_IP)是分開的。第一中繼電路71和第二中繼電路72連接在模擬區(qū)域中的高電源線(VDD_IP)63與核心邏輯區(qū)域中的低電源線(VSS_core)60之間，并且各自具有緩沖器。EPRC 70連接在模擬區(qū)域中的高電源線(VDD_IP)與核心邏輯區(qū)域中的低電源線(VSS_core)60之間。期望的是，包括從CPRC 66到EPRC 70的核心邏輯區(qū)域中的低電源線60的布線(用Y表示)的電阻至少低于或等于1Ω，并且盡可能地小。類似地，期望的是，包括從APRC 69到EPRC 70的模擬區(qū)域中的高電源線63的布線(用X表示)的電阻至少低于或等于1Ω，并且盡可能地小。為此，第一中繼電路71和第二中繼電路72連接在模擬區(qū)域中高電源線63的EPRC 70和核心邏輯區(qū)域中低電源線60連接的節(jié)點附近。還可以嘗試通過用具有多層半導(dǎo)體元素布線結(jié)構(gòu)的金屬(例如銅或鋁)形成由X和Y表示的布線的電阻，來減小由X和Y表示的布線的電阻。

圖13A和圖13B是示出CPRC 66、APRC 69以及EPRC 70的配置示例的圖，圖13A示出定時MOSFET型電源軌鉗位(PRC)的示例，圖13B示出寄生雙極型電源軌鉗位的示例。

定時MOSFET型電源軌鉗位當(dāng)前被廣泛應(yīng)用，具有電阻器/電容器定時器105、反相器105以及大尺寸NMOS 106。電阻器/電容器定時器105具有串聯(lián)連接在地線103與電源線104之間的電容器C和電阻器R。經(jīng)由端子101或端子102在地線103或電源線104之間出現(xiàn)的沖擊電壓的變化由于電阻器R和電容器C而得到緩解。為此原因，在正常操作期間出現(xiàn)小的沖擊電壓的情況下，反相器105的輸出不會變化，因此大尺寸NMOS 106的Tr1不可能導(dǎo)通。與此相反，如果由于ESD導(dǎo)致的沖擊電壓出現(xiàn)，則即使通過電阻器R和電容器C來使得該變化得以緩解，反相器105的輸入電平仍然超過了閾值，反相器105的輸出變化，并且大尺寸NMOS的Tr1導(dǎo)通。這樣，電源線104中的沖擊電壓經(jīng)由Tr流到地線103，從而其他電路受到保護(hù)。

寄生雙極型電源軌鉗位具有串聯(lián)連接在地線113與電源線114之間的NMOS Tr2與硅化塊116、以及使用電源線114作為輸入的反相器117，反相器117的輸出連接至Tr2的柵極。如果在電源線114中出現(xiàn)沖擊電壓，則在Tr2中形成寄生雙極型晶體管，使得ESD沖擊流到地線113。Tr2是通過手指電路(finger circuit)形成的，但是存在的問題是，在ESD出現(xiàn)時Tr2沒有并 行操作，并且電流集中在特定保護(hù)電路中。為了避免這一問題，使用鎮(zhèn)流電阻器，在圖13B的電路中，使用硅化塊116作為鎮(zhèn)流電阻器。

圖13A和圖13B中的電源軌鉗位是已知的電路，因此將省略其詳細(xì)說明。此外，在本實施例中用到的電源軌鉗位并不限于圖13A和圖13B所示的電路。

圖14A和圖14B是分別示出第一中繼電路71和第二中繼電路72的配置的圖，并且圖14A示出第一中繼電路71，而圖14B示出第二中繼電路72。

如圖14A所示，第一中繼電路71具有串聯(lián)連接成兩級的反相器。這兩個反相器連接在模擬區(qū)域中的高電源線(VDD_IP)63與核心邏輯區(qū)域中的低電源線(VSS_core)60之間，并且通過接收來自模擬區(qū)域中的高電源線63和核心邏輯區(qū)域中的低電源線60的電源供應(yīng)而操作。

如圖14B所示，第二中繼電路72具有串聯(lián)連接成兩級的反相器。這兩個反相器連接在模擬區(qū)域中的高電源線(VDD_IP)63與核心邏輯區(qū)域中的低電源線(VSS_core)60之間，并通過接收來自模擬區(qū)域中的高電源線63和核心邏輯區(qū)域中的低電源線60的電源供應(yīng)而操作。

雖然圖14A和圖14B中未示出，但是如圖12所示的那樣，在核心邏輯區(qū)域中的高電源線61與核心邏輯區(qū)域中的低電源線60之間可以連接有CPRC 66，在模擬區(qū)域中的高電源線63與模擬區(qū)域中的低電源線62之間可以連接有APRC 69。此外，在模擬區(qū)域中的高電源線63與核心邏輯區(qū)域中的低電源線60之間可以連接有EPRC 70。

在圖14A和圖14B的配置中，即使是在核心邏輯區(qū)中的低電源線60、核心邏輯區(qū)域中的高電源線61、模擬區(qū)域中的低電源線62以及模擬區(qū)域中的高電源線63中的任意一個接地的情況下，仍然可以抑制高電壓施加至晶體管的柵極，從而可以抑制由于ESD引起的柵極破壞。例如，在核心邏輯區(qū)域中的低電源線60接地的情況下，核心電路64和驅(qū)動器74受到CPRC 66的保護(hù)而不會直接從模擬區(qū)域接收信號，因而可以抑制晶體管的破壞。此外，核心邏輯區(qū)域的高電源線61中的電荷經(jīng)由CPRC 61放電，因此可以抑制74輸出高電壓。

第一中繼電路71中的緩沖器連接至模擬區(qū)域中的高電源線63以及核心邏輯區(qū)域中的低電源線60，但是EPRC 70連接其間，從而得以保護(hù)緩沖器。此外，施加至形成反相器的柵極的信號是來自驅(qū)動器74的輸出，不會變成高 電壓，因此能夠抑制高電壓施加至柵極。模擬區(qū)域的高電源線中的電荷經(jīng)由EPRC 70放電，因此，還抑制第一中繼電路71中的緩沖器輸出高電壓。第一中繼電路71中的緩沖器的輸出施加至接收器75的晶體管的柵極，但是抑制緩沖器的輸出變?yōu)楦唠妷海驗閳D12中由X表示的布線的電阻較低，因此可以抑制元件(晶體管)的破壞。

此外，因為圖12中由X表示的布線的電阻較低(例如，低于或等于1Ω)，因此模擬區(qū)域的高電源線中的電荷經(jīng)由EPRC 70放電，進(jìn)而抑制高電壓從驅(qū)動器76輸出，并且可以抑制第二中繼電路72的緩沖器中晶體管的崩潰。類似的，因為圖12中由Y表示的布線的電阻較低(例如，低于或等于1Ω)，因此抑制第二中繼電路72中的緩沖器輸出高電壓，從而可以抑制接收器77中的晶體管破壞。

如上所述，在第一實施例中，抑制由于ESD引起的高電壓施加至晶體管的柵極，因此可以抑制元件破壞。

如圖12所示，在第一實施例中，除了CPRC 66和APRC 69之外，EPRC 70也連接在模擬區(qū)域中的高電源線63與核心邏輯區(qū)域中的低電源線60之間，但是在核心邏輯區(qū)域中的高電源線61與模擬區(qū)域中的低電源線62之間沒有連接電源軌鉗位。因此，可以使得具有大面積的電源軌鉗位的數(shù)量減半。此外，與在跨域區(qū)域中針對每個信號線設(shè)置保護(hù)電路的情況相比，可以顯著減小電路面積。

圖15是示出第二實施例的半導(dǎo)體器件中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖。

第二實施例與第一實施例的不同在于，在核心邏輯區(qū)域中的低電源線60與模擬區(qū)域中的低電源線62之間連接有雙向二極管90，其余部分都相同。在第二實施例中，可以獲得與第一實施例相同的效果，而且核心邏輯區(qū)域中的第一低電源線60和模擬區(qū)域中的低電源線62的穩(wěn)定性得以改善，因為設(shè)置了雙向二極管90。

圖16是示出第三實施例的半導(dǎo)體器件中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖。

第三實施例與第一實施例的不同在于，設(shè)置了第一電平移位器81和第二電平移位器82來代替第一中繼電路71和第二中繼電路72，其余部分都相同。

第一電平移位器81和第二電平移位器82連接至核心邏輯區(qū)域中的高(電勢)電源線(VDD_core(ASV))61、模擬區(qū)域中的高電源線(VDD_IP)63以及核心邏輯區(qū)域中的低電源線(VSS_core)60，并且通過接收來自這些電源線的電壓供應(yīng)而操作。

圖17A和圖17B是示出第一電平移位器81的配置和第二電平移位器82的配置的圖，圖17A示出第一電平移位器81，圖17B示出第二電平移位器82。

如圖17所示，第一電平移位器81具有串聯(lián)連接成兩級的反相器以及差分電路。這兩個反相器連接在核心邏輯區(qū)域中的高(電勢)電源線(VDD_core(ASV))61與核心邏輯區(qū)域中的低電源線(VSS_core)60之間，并且通過接收來自核心邏輯區(qū)域中的高電源線61和核心邏輯區(qū)域中的低電源線60的電源供應(yīng)而操作。差分電路連接在模擬區(qū)域中的高電源線(VDD_IP)63與核心邏輯區(qū)域中的低電源線(VSS_core)60之間，并且通過接收來自模擬區(qū)域中的高電源線63和核心邏輯區(qū)域中的低電源線60的電源供應(yīng)而操作。

如圖17B所示，第二電平移位器82具有串聯(lián)連接成兩級的反相器以及差分電路。這兩個反相器連接在模擬區(qū)域中的高電源線(VDD_IP)63與核心邏輯區(qū)域中的低電源線(VSS_core)60之間，并且通過接收來自模擬區(qū)域中的高電源線63和核心邏輯區(qū)域中的低電源線60的電源供應(yīng)而操作。差分電路連接在核心邏輯區(qū)域中的高(電勢)電源線(VDD_core(ASV))63與核心邏輯區(qū)域中的低電源線(VSS_core)60之間，并且通過接收來自核心邏輯區(qū)域中的高電源線61和核心邏輯區(qū)域中的低電源線60的電源供應(yīng)而操作。

雖然未示意性示出，但是在核心邏輯區(qū)域中的高電源線61與核心邏輯區(qū)域中的低電源線60之間可以連接有CPRC 66，在模擬區(qū)域中的高電源線63與模擬區(qū)域中的低電源線62之間，可以連接有APRC 69，如圖16所示。此外，在模擬區(qū)域中的高電源線63與核心邏輯區(qū)域中的低電源線60之間可以連接有EPRC 70。

在圖17A和圖17B的配置中，即使是在核心邏輯區(qū)中的低電源線60、核心邏輯區(qū)域中的高電源線61、模擬區(qū)域中的低電源線62以及模擬區(qū)域中的高電源線63中的任意一個接地的情況下，仍然可以抑制高電壓施加至晶體管的柵極，從而可以抑制由于ESD引起的柵極破壞。這與第一實施例中說明 的相同，并在第四實施例中再次說明，因而將省略其詳細(xì)描述。

圖18是示出第四實施例的半導(dǎo)體器件中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖。

第四實施例與第三實施例的不同之處在于，在核心邏輯區(qū)域中的低電源線60與模擬區(qū)域中的低電源線62之間連接有雙向二極管90。在第四實施例中，設(shè)置有雙向二極管90，因此與第三實施例相比，核心邏輯區(qū)域中的第一低電源線60和模擬區(qū)域中的低電源線62的穩(wěn)定性得以改善。

圖19A和圖19B是示出第一電平移位器81的配置和第二電平移位器82的配置的圖，圖19A示出第一電平移位器81，圖19B示出第二電平移位器82。

圖19A和圖19B與圖17A和圖17B的不同之處在于，在核心邏輯區(qū)域中的低電源線60與模擬區(qū)域中的低電源線62之間連接有雙向二極管90。

圖20A和圖20B是用于說明當(dāng)在第四實施例中核心邏輯區(qū)域中的低電源線60接地時由于ESD引起的電荷流動的圖，圖20A示出核心邏輯區(qū)域中和第一電平移位器中的電荷流動，圖20B示出模擬區(qū)域中和第二電平移位器中的電荷流動。

首先，考慮沒有設(shè)置CPRC 66、APRC 69以及EPRC 70的情況。在該情況下，如果核心邏輯區(qū)域中低電源線60的節(jié)點N1接地，如圖20A中虛線所示，則核心邏輯區(qū)域中高電源線61一側(cè)的電荷經(jīng)由形成核心邏輯區(qū)域的電路中的晶體管放電。在這些電荷中，通過第一電平移位器81的Inv1和Inv2充電的電荷經(jīng)由第一電平偏移器81中差分放大電路的NMOS晶體管NTr3和NMOS晶體管NTr32而流到核心邏輯區(qū)域中的低電源線60。在此情況下，結(jié)果是高電壓施加至NTr31和NTr32的柵極。為此，通過設(shè)置CPRC 66，使得核心邏輯區(qū)域中高電源線61一側(cè)的電荷經(jīng)由CPRC 66放電，而不會當(dāng)核心邏輯區(qū)域中的低電源線60的節(jié)點N1接地時流經(jīng)形成核心邏輯單元的電路中的晶體管?？紤]到模擬區(qū)域中,低電源線62接地的情況，優(yōu)選的是設(shè)置APRC 69。如上所述，設(shè)置在每個域中的電源軌鉗位是優(yōu)選的，這樣每個域中的放電不會經(jīng)由域內(nèi)電路中的晶體管而發(fā)生。

接下來，考慮設(shè)置有CPRC 66和APRC 69而沒有設(shè)置EPRC 70的情況。在此情況下，如果核心邏輯區(qū)域中的低電源線60的節(jié)點N122接地，如圖20B 中的虛線所示，則模擬區(qū)域中高電源線63一側(cè)的電荷經(jīng)由形成模擬區(qū)域和第二電平移位器的Inv3的電路中的晶體管而放電。此外，模擬區(qū)域中高電源線63一側(cè)的電荷經(jīng)由第二電平移位器的Inv3和Inv4施加至差分放大電路的接收區(qū)域中的NMOS晶體管的柵極，因此柵極被破壞。如果設(shè)置了EPRC 70，則模擬區(qū)域中高電源線63一側(cè)的電荷經(jīng)由EPRC 70放電，從而可以抑制晶體管的破壞。

圖21是用于說明當(dāng)模擬區(qū)域中的高電源線63接地時模擬區(qū)域和第二電平移位器中由于ESD引起的電荷流動的圖。

核心邏輯區(qū)域中的低電源線60經(jīng)由EPRC 70連接至模擬區(qū)域中的高電源線63，核心邏輯區(qū)域中的高電源線61經(jīng)由CPRC 66、核心邏輯區(qū)域中的低電源線60以及EPRC 70連接至模擬區(qū)域中的高電源線63。此外，圖18中由Y表示的布線的電阻較低(例如，低于或等于1Ω)。為此，核心邏輯區(qū)域中低電源線60一側(cè)的電荷以及核心邏輯區(qū)域中高電源線61一側(cè)的電荷經(jīng)由EPRC 70和CPRC 66放電，并且抑制高電壓施加至晶體管的柵極，因此可以抑制晶體管的怕破壞。

在沒有設(shè)置APRC 69的情況下，有可能模擬區(qū)域中低電源線60一側(cè)的電荷經(jīng)由驅(qū)動器76的NMOS晶體管和第二電平移位器82的Inv3在通向模擬區(qū)域中的高電源線63的路徑中流動。然而，通過設(shè)置APRC 69而減小圖18中由x表示的布線的電阻，模擬區(qū)域中低電源線60一側(cè)的電荷經(jīng)由APRC 69流到模擬區(qū)域中的高電源線63，因此可以抑制形成電路的晶體管的破壞。

圖22A和圖22B是分別示出第四實施例的改型例中核心邏輯區(qū)域與模擬區(qū)域之間的跨域區(qū)域的配置的圖，圖22A示出第一電平移位器的配置，圖22B示出第二中繼電路的配置。

圖22A和圖22B中示出的改型例是在第四實施例中用第二實施例的第二中繼電路72取代第二電平移位器82的圖，而第一電平移位器81沒有變化。這種組合也是可以接受的。將省略其詳細(xì)描述

如上所述，以核心邏輯區(qū)域和模擬區(qū)域這兩個域為例描述了如下情況的實施例，即域中的低電源線和高電源線都分開(包括低電源線和高電源線兩者通過雙向二極管連接的情況)并且跨域區(qū)域中的信號通過緩沖器或電平移位器傳輸。本發(fā)明不限于這些實施例，可以將本發(fā)明這些域的任意組合。

如上所述，在實施例的半導(dǎo)體器件中，以較小的保護(hù)電路實現(xiàn)了跨域區(qū)域中有利的ESD保護(hù)。