本發(fā)明一般涉及半導體裝置的制造，尤指一種使用重疊掩膜減少柵極高度變化的方法。

背景技術：
在現在的集成電路，例如微處理器、存儲裝置等等，在受限制的芯片區(qū)域上提供且操作了非常大數目的電路組件，尤其是晶體管。在使用金屬氧化物半導體(MOS)技術的集成電路制造中，提供了典型上運作在切換模式的場效應晶體管(FETs)(NMOS以及PMOS晶體管兩者)。也就是說，這些晶體管裝置顯示出高導電狀態(tài)(開啟狀態(tài))以及高阻抗狀態(tài)(關閉狀態(tài))。FETs可采取各種形式以及配置。舉例來說，在其他配置中，FETs可能是被稱作是平面FET裝置或是三維(3D)裝置兩者的其中一個，例如鰭式場效應晶體管(finFET)裝置。場效應晶體管(FET)，不論是NMOS晶體管或是PMOS晶體管，且不論是平面或是3DfinFET裝置，典型上包括形成在半導體襯底中的摻雜源/漏極區(qū)域，它們是由溝道區(qū)域所分開。柵極絕緣層位于該溝道區(qū)域之上以及導電柵極電極位于該柵極絕緣層之上。該柵極絕緣層以及該柵極電極有時候可能被稱作為該裝置的柵極結構。通過施加適當的電壓至該柵極電極，該溝道區(qū)域變成導電的并且允許電流由該源極區(qū)域流向該漏極區(qū)域。為了改善FETs的操作速度，并為了增加在集成電路裝置上的FETs密度，多年以來裝置設計者已大幅減低了FETs的實際尺寸(physicalsize)。更具體而言，FETs的溝道長度已顯著的減少，這導致改善了FETs的切換速度。然而，減少該FET的溝道長度也減少了該源極區(qū)域以及該漏極區(qū)域之間的距離。在一些例子中，該源極區(qū)域以及該漏極區(qū)域之間分離間隔的減少，使得難以有效地抑制該源極區(qū)域與該溝道的電位受到該漏極電位的不利影響。這有時稱作為短溝道效應，其中FET作為有源(active)開關的特性被劣化。與具有平面結構的FET相比，稱作為finFET的裝置具有三圍(3D)結構。圖1A是示例性現有技術的形成在半導體襯底105之上的finFET半導體裝置100的透視圖。在這個例子中，finFET裝置100包括兩個示例性的鰭片110、112，占位(placeholder)柵極結構115(例如，具有底層柵極絕緣層的多晶硅(未圖示))，側壁間隔件120(例如，氮化硅)，以及柵極帽125(例如，氮化硅)。當采用柵極置換制造技術，該占位柵極結構115在之后被置換為高k值(high-k)柵極絕緣層以及一個或更多個金屬材料，以作為該裝置的柵極電極。鰭片110、112具有三維的設置。被柵極結構115所覆蓋的鰭片110、112的部分界定了晶體管裝置的溝道區(qū)域。絕緣結構130形成在鰭片110、112之間。如圖1B所示，在傳統(tǒng)制程流程中，位于間隔件120外側，例如在裝置100的該源極/漏極區(qū)域的鰭片110、112的該部分，可通過實施一個或更多個外延生長制程以成形外延半導體材料135在鰭片110上以及外延半導體材料140在鰭片112上的方式來增加尺寸。實施在裝置100的該源極/漏極區(qū)域的鰭片110、112的尺寸增加的制程，是為了減低該源極/漏極區(qū)域的電阻及/或使其更容易建立與該源極/漏極區(qū)域的電性接觸。在一些裝置中，例如內存裝置，鰭片110與N型晶體管裝置相關聯，以及鰭片112與P型晶體管裝置相關聯，而該柵極結構115由該些裝置共享。對于不同類型的晶體管裝置，采用了不同的外延半導體材料135、140類型。典型上，當外延半導體材料135生長時，使用第一掩膜以遮蔽鰭片112。移除該第一掩膜并采用第二掩膜以遮蔽外延半導體材料135，以允許外延半導體材料140生長于鰭片112上。由于為了移除該掩膜以及不完美對準(imperfectalignment)的蝕刻制程，典型上形成了凸出特征(bumpfeature)145于該第一及第二掩膜的邊緣的重疊區(qū)域。這凸出特征145可能由該掩膜的殘余以及由在帽層125的材料損失所形成。圖1C顯示finFET裝置100以及在該集成電路產品的不同區(qū)域的第二finFET裝置150的剖面圖。圖1C的剖面圖是取自通過在兩晶體管裝置100、150的柵極長度方向的鰭片。裝置100包括晶體管裝置，該晶體管裝置具有與共享的柵極結構115不同的類型。由于采用該重疊掩膜以生長該不同的外延材料于不同導電類型的該鰭片上，凸出特征145出現在該裝置100的柵極結構115的上方。相反的，裝置150代表了具有鰭片的裝置，該些鰭片與具有相同導電類型的晶體管裝置相關聯，因此不使用重疊掩膜且沒有出現凸出特征145。在柵極置換技術中，采用平坦化制程以曝露裝置100、150兩者的占位柵極結構115，使得它們可被移除并以導電材料來置換，該導電材料例如是金屬。由于在裝置150上不存在凸出特征145，該拋光(polishing)制程更迅速地曝露占位結構115，導致裝置150的凹陷(dishing)以及與裝置100相較下較低的柵極高度，如圖1D所示。類似的差異可能出現在具有不同裝置密度的區(qū)域，并且導致不同的凸出密度。相較于較高的凸出密度，具有較低凸出密度的區(qū)域被較為積極(aggressively)且迅速地平坦化，因此產生更多凹陷且該柵極高度相對地減低。在一些例子中，由于該凸出高度的差異，占位結構115可能不完全曝露，導致在該柵極置換制程中形成缺陷。本發(fā)明指導各種方法并使得裝置可避免，或至少減少，上文所認定的一種或更多種問題的影響。

技術實現要素：
為了提供本發(fā)明的一些樣特的基本認知，以下提出本發(fā)明的簡化概要。此概要并非窮盡本發(fā)明的概貌。這并非旨在認定本發(fā)明的關鍵或重要元素或是描繪...