本發(fā)明涉及半導(dǎo)體制作領(lǐng)域，特別涉及一種半導(dǎo)體結(jié)構(gòu)的形成方法。

背景技術(shù)：

半導(dǎo)體集成電路廣泛應(yīng)用于各種電子產(chǎn)品中，比如：手機(jī)、電腦、個(gè)人游戲裝置、導(dǎo)航裝置等。半導(dǎo)體集成電路是采用半導(dǎo)體制作工藝形成，例如，在晶圓上制作多個(gè)晶體管及電阻、電容等元件，并按照多層多層布線將元件組合成完整的電子電路。

特別是在用于模擬電路和高壓電纜的集成電路中，大量的電阻元件和晶體管形成在單一的芯片上，為了使得芯片的能耗降低，高精度和高阻值的電阻得到廣泛的應(yīng)用。

重?fù)诫s的多晶硅電阻在集成電路的制作中被廣泛應(yīng)用，然而多晶硅電阻難以精確控制，并且需要專(zhuān)門(mén)針對(duì)多晶硅的摻雜，使得芯片的制作成本增加。

為此，業(yè)界提出了采用金屬氮化物材料來(lái)形成高阻值的電阻，但是現(xiàn)有工藝形成的氮化物薄膜電阻存在與金屬插塞接觸不良等問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問(wèn)題是怎樣提高薄膜電阻與金屬插塞的接觸性能。

為解決上述問(wèn)題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：

提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括第一區(qū)域和第二區(qū)域，半導(dǎo)體襯底的第一區(qū)域上形成有若干第一偽柵結(jié)構(gòu)，半導(dǎo)體襯底的第二區(qū)域上形成有若干第二偽柵結(jié)構(gòu)，所述第一偽柵結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成有晶體管的源區(qū)和漏區(qū)；形成覆蓋所述半導(dǎo)體襯底、第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)的第一介質(zhì)層，所述第一介質(zhì)層的表面與第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)的頂部表面齊平；形成覆蓋所述第二區(qū)域的第一介質(zhì)層和第二偽柵結(jié)構(gòu)的掩膜層；以所述掩膜層為掩膜，去除第一區(qū)域上的第一偽柵結(jié)構(gòu)，形成凹槽；去除所述掩膜層，在所述凹槽中形成金屬柵極；形成覆蓋第二區(qū)域的若干第二偽柵結(jié) 構(gòu)的薄膜電阻，所述薄膜電阻的兩端分別包括第一接觸區(qū)域和第二接觸區(qū)域，第一接觸區(qū)域和第二接觸區(qū)域相應(yīng)的均位于一個(gè)第二偽柵結(jié)構(gòu)上；形成覆蓋所述第一介質(zhì)層、金屬柵極和薄膜電阻的第二介質(zhì)層；刻蝕部分所述第二介質(zhì)層和薄膜電阻的第一接觸區(qū)域，形成第一刻蝕孔；刻蝕部分所述第二介質(zhì)層和薄膜電阻的第二接觸區(qū)域，形成第二刻蝕孔；在第一刻蝕孔中填充金屬形成第一金屬插塞，在第二刻蝕孔中填充金屬形成第二金屬插塞。

可選的，所述第二區(qū)域的半導(dǎo)體襯底中形成有淺溝槽隔離結(jié)構(gòu)，所述第二偽柵結(jié)構(gòu)位于淺溝槽隔離結(jié)構(gòu)上。

可選的，所述薄膜電阻橫跨覆蓋多個(gè)第二偽柵結(jié)構(gòu)。

可選的，所述第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)的材料為多晶硅。

可選的，所述金屬柵極包括高K介質(zhì)層和位于高K介質(zhì)層上的金屬層。

可選的，所述金屬柵極的形成過(guò)程為：在所述第一介質(zhì)層表面以及凹槽的側(cè)壁和底部表面形成高K介質(zhì)材料層；在所述高K介質(zhì)材料層上形成金屬材料層，所述金屬材料層填充滿(mǎn)凹槽；平坦化去除第一介質(zhì)層上的高K介質(zhì)材料層和金屬材料層，在凹槽中形成高K介質(zhì)層和位于高K介質(zhì)層上的金屬層。

可選的，所述薄膜電阻的電阻值為500～1000Ohm/sq。

可選的，所述薄膜電阻為金屬或金屬氮化物。

可選的，所述薄膜電阻的材料為T(mén)iN、TaN、Ti、Ta或W。

可選的，所述薄膜電阻的厚度為10～500埃。

可選的，所述薄膜電阻的形成過(guò)程為：形成覆蓋所述第一介質(zhì)層、金屬柵極和第二偽柵結(jié)構(gòu)的電阻材料層；刻蝕所述電阻材料層，以第二偽柵結(jié)構(gòu)的表面為停止層，形成覆蓋第二區(qū)域的若干第二偽柵結(jié)構(gòu)的薄膜電阻。

可選的，在形成所述電阻材料層之前，在所述第一介質(zhì)層、金屬柵極和第二偽柵結(jié)構(gòu)上形成蓋層。

可選的，所述蓋層的材料為氮化硅。

可選的，所述源區(qū)和漏區(qū)為應(yīng)力源區(qū)和漏區(qū)。

可選的，所述晶體管為N型的晶體管時(shí)，所述應(yīng)力源區(qū)和漏區(qū)的材料為SiC。

可選的，所述晶體管為P型的晶體管時(shí)，所述應(yīng)力源區(qū)和漏區(qū)的材料為SiGe。

可選的，還包括：在所述第二區(qū)域的第二介質(zhì)層上形成電感器件，所述電感器位于薄膜電阻和第二偽柵結(jié)構(gòu)件上方。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明的半導(dǎo)體結(jié)構(gòu)的形成方法，形成覆蓋所述半導(dǎo)體襯底、第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)的第一介質(zhì)層后，形成覆蓋所述第二區(qū)域的第一介質(zhì)層和第二偽柵結(jié)構(gòu)的掩膜層；以所述掩膜層為掩膜，去除第一區(qū)域上的第一偽柵結(jié)構(gòu)，形成凹槽；去除所述掩膜層，在所述凹槽中形成金屬柵極；形成覆蓋第二區(qū)域的若干第二偽柵結(jié)構(gòu)的薄膜電阻，所述薄膜電阻的兩端分別包括第一接觸區(qū)域和第二接觸區(qū)域，第一接觸區(qū)域和第二接觸區(qū)域相應(yīng)的均位于一個(gè)第二偽柵結(jié)構(gòu)上；形成覆蓋所述第一介質(zhì)層、金屬柵極和薄膜電阻的第二介質(zhì)層；刻蝕部分所述第二介質(zhì)層和薄膜電阻的第一接觸區(qū)域，形成第一刻蝕孔；刻蝕部分所述第二介質(zhì)層和薄膜電阻的第二接觸區(qū)域，形成第二刻蝕孔；在第一刻蝕孔中填充金屬形成第一金屬插塞，在第二刻蝕孔中填充金屬形成第二金屬插塞。在去除第一區(qū)域的第一偽柵結(jié)構(gòu)時(shí)，保留第二區(qū)域的第二偽柵結(jié)構(gòu)，在第二區(qū)域的若干第二偽柵結(jié)構(gòu)上形成薄膜電阻時(shí)，底部的第二偽柵結(jié)構(gòu)可以作為刻蝕電阻材料層形成薄膜電阻時(shí)的刻蝕停止層，并且所述第二偽柵結(jié)構(gòu)也可以作為刻蝕部分所述第二介質(zhì)層和薄膜電阻的第一接觸區(qū)域，形成第一刻蝕孔(以及刻蝕部分所述第二介質(zhì)層和薄膜電阻的第二接觸區(qū)域，形成第二刻蝕孔)時(shí)的停止層，并且，在第一區(qū)域上形成金屬柵極時(shí)，所述第二偽柵結(jié)構(gòu)可以作為平坦化第一介質(zhì)層上的高K介質(zhì)材料層和金屬材料層時(shí)的停止層，從而可以更好的控制形成的金屬柵極的高度和表面形貌平坦度；

另外，本發(fā)明的半導(dǎo)體結(jié)構(gòu)的形成方法，還實(shí)現(xiàn)了薄膜電阻和金屬柵極 的集成工藝制作，工藝簡(jiǎn)單。

進(jìn)一步，所述第二區(qū)域的半導(dǎo)體襯底中形成有淺溝槽隔離結(jié)構(gòu)，所述第二偽柵結(jié)構(gòu)位于淺溝槽隔離結(jié)構(gòu)上，一方面，在淺溝槽隔離結(jié)構(gòu)形成在第二偽柵結(jié)構(gòu)，在第二偽柵結(jié)構(gòu)上形成薄膜電阻，利用和淺溝槽隔離結(jié)構(gòu)上的區(qū)域，節(jié)省了空間，有利于提高集成度；另一方面，后續(xù)在第一區(qū)域上形成金屬柵極時(shí)，所述第二偽柵結(jié)構(gòu)可以作為平坦化(化學(xué)機(jī)械研磨工藝)第一介質(zhì)層上的高K介質(zhì)材料層和金屬材料層時(shí)的停止層，從而可以更好的控制形成的金屬柵極的高度和表面形貌平坦度；再一方面，淺溝槽隔離結(jié)構(gòu)上第二偽柵結(jié)構(gòu)的存在，減少而來(lái)第一區(qū)域上的第一介質(zhì)層材料與第二區(qū)域上的介質(zhì)層材料的硬度差異，在平坦化(化學(xué)機(jī)械研磨工藝)第一介質(zhì)層上的高K介質(zhì)材料層和金屬材料層時(shí)，可以防止第二區(qū)域上的第一介質(zhì)層中產(chǎn)生凹陷缺陷。

附圖說(shuō)明

圖1～圖12為本發(fā)明實(shí)施例半導(dǎo)體結(jié)構(gòu)的形成過(guò)程的剖面結(jié)構(gòu)示意圖。

具體實(shí)施方式

如背景技術(shù)所言，現(xiàn)有的金屬氮化物薄膜電阻，存在與金屬插塞接觸不良問(wèn)題。

經(jīng)過(guò)研究，現(xiàn)有的金屬氮化物薄膜電阻的形成過(guò)程為：提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底內(nèi)形成淺溝槽隔離結(jié)構(gòu)；在所述淺溝槽隔離結(jié)構(gòu)上形成金屬氮化物薄膜層，金屬氮化物薄膜層作為薄膜電阻；形成覆蓋所述淺溝槽隔離結(jié)構(gòu)、半導(dǎo)體襯底、金屬氮化物薄膜層的介質(zhì)層；刻蝕所述介質(zhì)層，在所述介質(zhì)層形成暴露金屬氮化物薄膜層的開(kāi)口；在開(kāi)口中填充金屬，形成插塞。由于形成的金屬氮化物薄膜電阻一般較薄，在刻蝕介質(zhì)層形成開(kāi)口時(shí)，金屬氮化物薄膜電阻難以作為刻蝕停止層時(shí)的停止層，使得形成的開(kāi)口的底部的位置難以控制，因而開(kāi)口形成的插塞與金屬氮化物薄膜電阻的連接狀態(tài)無(wú)法保證，易存在接觸不良的問(wèn)題，影響了集成電路的性能。另外，現(xiàn)有金屬氮化物薄膜電阻的形成工藝難以與現(xiàn)有的金屬柵極的形成工藝兼容時(shí)工藝過(guò)程較為復(fù)雜。

為此，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)的形成方法，在去除第一區(qū)域的第一偽柵結(jié)構(gòu)時(shí)，保留第二區(qū)域的第二偽柵結(jié)構(gòu)，在第二區(qū)域的若干第二偽柵結(jié)構(gòu)上形成薄膜電阻時(shí)，底部的第二偽柵結(jié)構(gòu)可以作為刻蝕電阻材料層形成薄膜電阻時(shí)的刻蝕停止層，并且所述第二偽柵結(jié)構(gòu)也可以作為刻蝕部分所述第二介質(zhì)層和薄膜電阻的第一接觸區(qū)域，形成第一刻蝕孔(以及刻蝕部分所述第二介質(zhì)層和薄膜電阻的第二接觸區(qū)域，形成第二刻蝕孔)時(shí)的停止層，并且，在第一區(qū)域上形成金屬柵極時(shí)，所述第二偽柵結(jié)構(gòu)可以作為平坦化第一介質(zhì)層上的高K介質(zhì)材料層和金屬材料層時(shí)的停止層，從而可以更好的控制形成的金屬柵極的高度和表面形貌平坦度。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。在詳述本發(fā)明實(shí)施例時(shí)，為便于說(shuō)明，示意圖會(huì)不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明的保護(hù)范圍。此外，在實(shí)際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。

圖1～圖12為本發(fā)明實(shí)施例半導(dǎo)體結(jié)構(gòu)的形成過(guò)程的剖面結(jié)構(gòu)示意圖。

參考圖1，提供半導(dǎo)體襯底200，所述半導(dǎo)體襯底200包括第一區(qū)域11和第二區(qū)域12。

所述半導(dǎo)體襯底200的材料可以為硅(Si)、鍺(Ge)、或硅鍺(GeSi)、碳化硅(SiC)；也可以是絕緣體上硅(SOI)，絕緣體上鍺(GOI)；或者還可以為其它的材料，例如砷化鎵等Ⅲ-Ⅴ族化合物。所述半導(dǎo)體襯底200還可以根據(jù)設(shè)計(jì)需求注入一定的摻雜離子以改變電學(xué)參數(shù)。

所述半導(dǎo)體襯底200上包括若干第一區(qū)域11和第二區(qū)域12，所述第二區(qū)域12作為隔離區(qū)域，第二區(qū)域12的半導(dǎo)體襯底200中形成淺溝槽隔離結(jié)構(gòu)201，所述第一區(qū)域11作為有緣區(qū)域，第一區(qū)域11的半導(dǎo)體襯底200上后續(xù)形成晶體管，所述晶體管可以為MOS晶體管或鰭式場(chǎng)效應(yīng)晶體管。

第一區(qū)域11和第二區(qū)域12的數(shù)量可以為多個(gè)，所述第一區(qū)域11和第二區(qū)域12可以相鄰也可以不相鄰。

在一實(shí)施例中，每個(gè)第二區(qū)域12位于相鄰的第一區(qū)域11之間，第一區(qū) 域11中形成的淺溝槽隔離結(jié)構(gòu)201用于電學(xué)隔離相鄰的第二區(qū)域12。本實(shí)施例中，僅以半導(dǎo)體襯底200上一個(gè)第一區(qū)域11和相鄰的一個(gè)第二區(qū)域12作為示例。

所述淺溝槽隔離結(jié)構(gòu)201的形成過(guò)程：在所述半導(dǎo)體襯底200上形成圖形化的硬掩膜層(圖中未示出)，所述圖形化的硬掩膜層中具有暴露出半導(dǎo)體襯底200的待刻蝕表面的若干開(kāi)口；以所述圖形化的硬掩膜層為掩膜，刻蝕所述半導(dǎo)體襯底200，在所述半導(dǎo)體襯底中形成若干凹槽；在所述凹槽中和圖形化的硬掩膜層表面上形成隔離材料層；采用化學(xué)機(jī)械研磨工藝去除半導(dǎo)體襯底200表面上的隔離材料層和圖形化的硬掩膜層，在凹槽中形成淺溝槽隔離結(jié)構(gòu)201。

所述淺溝槽隔離結(jié)構(gòu)201的材料為氧化硅、氮氧化硅等。

所述淺溝槽隔離結(jié)構(gòu)201可以為單層或多層(≥2層)堆疊結(jié)構(gòu)。在一實(shí)施例中，所述淺溝槽隔離結(jié)構(gòu)201為雙層堆疊結(jié)構(gòu)時(shí)，包括位于凹槽的側(cè)壁和底部的襯墊氧化硅層和位于襯墊氧化硅層表面的填充氧化硅層。

本是實(shí)施例中，所述淺溝槽隔離結(jié)構(gòu)201除了用于隔離相鄰的有源區(qū)外，所述淺溝槽隔離結(jié)構(gòu)201區(qū)域的上方后續(xù)還可以形成薄膜電阻和電感器件等，以節(jié)約芯片的空間。

參考圖2，在半導(dǎo)體襯底200的第一區(qū)域11上形成若干第一偽柵結(jié)構(gòu)205，在半導(dǎo)體襯底200的第二區(qū)域12上形成有若干第二偽柵結(jié)構(gòu)203，所述第一偽柵結(jié)構(gòu)205兩側(cè)的半導(dǎo)體襯底200內(nèi)形成有晶體管的源區(qū)和漏區(qū)。

本實(shí)施例中，在第二區(qū)域12的淺溝槽隔離結(jié)構(gòu)201上形成第二偽柵結(jié)構(gòu)203，一方面第二偽柵結(jié)構(gòu)203位于淺溝槽隔離結(jié)構(gòu)201上，后續(xù)在去除第一偽柵結(jié)構(gòu)205時(shí)，保留淺溝槽隔離結(jié)構(gòu)201的第二偽柵結(jié)構(gòu)203，在第二偽柵結(jié)構(gòu)203上形成薄膜電阻以及在薄膜電阻上形成第一金屬插塞和第二金屬插塞時(shí)，所述第二偽柵結(jié)構(gòu)可以作為停止層；另一方面，在淺溝槽隔離結(jié)構(gòu)201形成在第二偽柵結(jié)構(gòu)203，后續(xù)在第二偽柵結(jié)構(gòu)203上形成薄膜電阻，利用和淺溝槽隔離結(jié)構(gòu)上的區(qū)域，節(jié)省了空間，有利于提高集成度；再一方面，后續(xù)在第一區(qū)域11上形成金屬柵極時(shí)，所述第二偽柵結(jié)構(gòu)203可以作為平坦化 (化學(xué)機(jī)械研磨工藝)第一介質(zhì)層上的高K介質(zhì)材料層和金屬材料層時(shí)的停止層，從而可以更好的控制形成的金屬柵極的高度和表面形貌平坦度，并且淺溝槽隔離結(jié)構(gòu)201上第二偽柵結(jié)構(gòu)203的存在，減少而來(lái)第一區(qū)域11上的第一介質(zhì)層材料與第二區(qū)域12上的介質(zhì)層材料的硬度差異，在平坦化(化學(xué)機(jī)械研磨工藝)第一介質(zhì)層上的高K介質(zhì)材料層和金屬材料層時(shí)，可以防止第二區(qū)域12上的第一介質(zhì)層中產(chǎn)生凹陷缺陷。

所述第一偽柵結(jié)構(gòu)205的數(shù)量至少為1個(gè)，所述第一偽柵結(jié)構(gòu)205作為形成晶體管的金屬柵極時(shí)的犧牲層，后續(xù)在形成第一介質(zhì)層后，去除第一偽柵結(jié)構(gòu)205，在第一偽柵結(jié)構(gòu)205對(duì)應(yīng)的位置形成凹槽，然后在凹槽中形成金屬柵極。

所述第二偽柵結(jié)構(gòu)203的數(shù)量至少為2個(gè)，淺溝槽隔離結(jié)構(gòu)201上形成有若干第二偽柵結(jié)構(gòu)203的區(qū)域定義為第二偽柵結(jié)構(gòu)區(qū)域，第二偽柵結(jié)構(gòu)區(qū)域的長(zhǎng)度大于后續(xù)待形成的薄膜電阻的長(zhǎng)度，第二偽柵結(jié)構(gòu)區(qū)域的寬度大于后續(xù)待形成的薄膜電阻的寬度，即第二偽柵結(jié)構(gòu)區(qū)域的尺寸大于薄膜電阻的尺寸，后續(xù)在第二區(qū)域12的若干第二偽柵結(jié)構(gòu)203上形成薄膜電阻時(shí)，底部的第二偽柵結(jié)構(gòu)203可以作為刻蝕電阻材料層形成薄膜電阻時(shí)的停止層，并且所述第二偽柵結(jié)構(gòu)也可以作為刻蝕部分所述第二介質(zhì)層和薄膜電阻的第一接觸區(qū)域，形成第一刻蝕孔(以及刻蝕部分所述第二介質(zhì)層和薄膜電阻的第二接觸區(qū)域，形成第二刻蝕孔)時(shí)的停止層。

所述第一偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203為同一工藝步驟形成，具體的形成過(guò)程為：在所述半導(dǎo)體襯底200上形成偽柵材料層；在所述偽柵材料層上形成圖形化的掩膜層，比如可以為光刻膠掩膜；以所述圖形化的掩膜層為掩膜，刻蝕所述偽柵材料層，在半導(dǎo)體襯底200的第一區(qū)域11上形成若干第一偽柵結(jié)構(gòu)205，在所述淺溝槽隔離結(jié)構(gòu)201上形成若干第二偽柵結(jié)構(gòu)203。

所述第一偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203材料可以為多晶硅、無(wú)定形硅或無(wú)定形碳等。本實(shí)施例中，所述第一偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203的材料為多晶硅。

在形成第一偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203后，還可以在所述第一偽 柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203的側(cè)壁上形成側(cè)墻(圖中未示出)。

所述側(cè)墻可以為單層或多層(≥2層)堆疊結(jié)構(gòu)。在一實(shí)施例中，所述側(cè)墻為單層結(jié)構(gòu)，側(cè)墻的材料層氧化硅、氮化硅、氮氧化硅等。在另一實(shí)施例中，所述側(cè)墻可以為雙層堆疊結(jié)構(gòu)，包括位于第一偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203側(cè)壁表面上的偏移側(cè)墻和位于偏移側(cè)墻表面上的主側(cè)墻，偏移側(cè)墻的材料為氧化硅等，主側(cè)墻的材料為氮化硅等。

還包括：以所述第一偽柵結(jié)構(gòu)205和側(cè)墻為掩膜，進(jìn)行離子注入工藝，在第一偽柵結(jié)構(gòu)205兩側(cè)的第一區(qū)域11的半導(dǎo)體襯底200內(nèi)形成晶體管的源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)包括位于半導(dǎo)體襯底內(nèi)的淺摻雜區(qū)和深摻雜區(qū)。

所述離子注入工藝注入的雜質(zhì)離子的類(lèi)型根據(jù)待形成的晶體管的類(lèi)型進(jìn)行選擇，具體的，待形成的晶體管為PMOS晶體管時(shí)，所述離子注入注入的雜質(zhì)離子為P型的雜質(zhì)離子，所述P型的雜質(zhì)離子為硼離子、鎵離子或銦離子一種或幾種；待形成的晶體管為NMOS晶體管時(shí)，所述離子注入注入的雜質(zhì)離子為N型的雜質(zhì)離子，所述N型的雜質(zhì)離子為磷離子、砷離子或銻離子一種或幾種。

在本發(fā)明的其他實(shí)施例中，所述源區(qū)和漏區(qū)可以為應(yīng)力源區(qū)和漏區(qū)，應(yīng)力源區(qū)和漏區(qū)的形成過(guò)程為：在形成偏移側(cè)墻后，進(jìn)行淺摻雜離子注入，在第一偽柵結(jié)構(gòu)205兩側(cè)的第一區(qū)域11的半導(dǎo)體襯底200內(nèi)形成淺摻雜區(qū)；在偏移側(cè)墻上形成主側(cè)墻；以所述第一偽柵結(jié)構(gòu)205和主側(cè)墻為掩膜，刻蝕所述第一區(qū)域11的半導(dǎo)體襯底200，形成第二凹槽；采用選擇性外延工藝在所述第二凹槽中填充滿(mǎn)應(yīng)力層，形成應(yīng)力源區(qū)和漏區(qū)。

根據(jù)形成的晶體管的類(lèi)型，所述應(yīng)力源區(qū)和漏區(qū)的材料不相同，當(dāng)所述晶體管為N型的晶體管時(shí)，所述應(yīng)力源區(qū)和漏區(qū)的材料為SiC；當(dāng)所述晶體管為P型的晶體管時(shí)，所述應(yīng)力源區(qū)和漏區(qū)的材料為SiGe。

參考圖3，形成覆蓋所述半導(dǎo)體襯底200、第一偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203的第一介質(zhì)層206，所述第一介質(zhì)層206的表面與第一偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203的頂部表面齊平。

所述第一介質(zhì)層206的形成過(guò)程為：形成覆蓋所述半導(dǎo)體襯底200、第一 偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203和淺溝槽隔離結(jié)構(gòu)201表面的第一介質(zhì)材料層；采用化學(xué)機(jī)械研磨工藝平坦化所述第一介質(zhì)材料層，以第一偽柵結(jié)構(gòu)205和第二偽柵結(jié)構(gòu)203頂部表面為停止層，在半導(dǎo)體襯底200上形成第一介質(zhì)層206。

所述第一介質(zhì)層206的材料可以為氧化硅、氟硅玻璃或其他合適的材料。

參考圖4，形成覆蓋所述第二區(qū)域12的第一介質(zhì)層206和第二偽柵結(jié)構(gòu)203的掩膜層207。

所述掩膜層207在后續(xù)去除第一區(qū)域11表面的第一偽柵結(jié)構(gòu)205時(shí)，防止第二區(qū)域12的第二偽柵結(jié)構(gòu)203被去除。

所述掩膜層207可以為光刻膠掩膜或硬掩膜(比如氮化硅掩膜等)。

參考圖5，以所述掩膜層207為掩膜，去除第一區(qū)域11上的第一偽柵結(jié)構(gòu)205(參考圖4)，形成凹槽208。

去除所述第一偽柵結(jié)構(gòu)205的工藝為濕法刻蝕或干法刻蝕，或者干法刻蝕和濕法刻蝕相結(jié)合的工藝。在具體的實(shí)施例中，采用干法刻蝕去除第一偽柵結(jié)構(gòu)205時(shí)，干法刻蝕工藝為等離子刻蝕工藝，等離子刻蝕工藝采用的刻蝕氣體為HBr或Cl₂等；濕法刻蝕第一偽柵結(jié)構(gòu)205時(shí)，濕法刻蝕采用的刻蝕溶液為T(mén)MAH(四甲基氫氧化銨)溶液或KOH溶液。

參考圖6，去除所述掩膜層207(參考圖5)，在所述凹槽208(參考圖5)中形成金屬柵極213。

所述金屬柵極213包括高K介質(zhì)層211和位于高K介質(zhì)層211上的金屬層212。

在一實(shí)施例中，所述金屬柵極213的形成過(guò)程為：在所述第一介質(zhì)層206表面、凹槽208的側(cè)壁和底部表面形成高K介質(zhì)材料層；在所述高K介質(zhì)材料層上形成金屬材料層；采用化學(xué)機(jī)械研磨工藝平坦化去除第一介質(zhì)層206上的高K介質(zhì)材料層和金屬材料層，在凹槽208中形成金屬柵極213。

所述高K介質(zhì)層211的材料為HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO，或者其他合適的高介電常數(shù)材料； 所述金屬層212的材料為W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一種或幾種，或者其他合適的導(dǎo)電材料。本實(shí)施例中，所述高K介質(zhì)層211的材料為HfO₂，所述金屬層212的材料為W。

在本發(fā)明的其他實(shí)施例中，所述金屬層212和高K介質(zhì)層211之間還可以形成功能層，所述功能層用于調(diào)節(jié)形成的晶體管的功函數(shù)。所述功能層的材料可以為T(mén)i、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN或其他合適的金屬或金屬化合物。

去除所述掩膜層207可以采用干法或濕法刻蝕工藝。

參考圖7和圖8，形成覆蓋第二區(qū)域12的若干第二偽柵結(jié)構(gòu)203的薄膜電阻210，所述薄膜電阻210的兩端分別包括第一接觸區(qū)域和第二接觸區(qū)域，第一接觸區(qū)域和第二接觸區(qū)域相應(yīng)的均位于一個(gè)第二偽柵結(jié)構(gòu)203上。

所述薄膜電阻210的電阻值為500～1000Ohm/sq，所述薄膜電阻的厚度為10～500埃。

在一實(shí)施例中，所述薄膜電阻的材料為金屬或金屬氮化物或其他合適的電阻材料，具體的所述薄膜電阻的材料為T(mén)iN、TaN、Ti、Ta或W。

所述薄膜電阻210的形成過(guò)程為：形成覆蓋所述第一介質(zhì)層206、金屬柵極213和第二偽柵結(jié)構(gòu)203的電阻材料層；刻蝕所述電阻材料層，以第二偽柵結(jié)構(gòu)203的表面為停止層，形成覆蓋第二區(qū)域12的若干第二偽柵結(jié)構(gòu)203的薄膜電阻210。

參考圖9，圖9為8部分結(jié)構(gòu)的俯視結(jié)構(gòu)示意圖。圖9中細(xì)實(shí)線區(qū)域標(biāo)識(shí)第二偽柵結(jié)構(gòu)區(qū)域。所述薄膜電阻210的兩端分別包括第一接觸區(qū)域21和第二接觸區(qū)域22，第一接觸區(qū)域21和第二接觸區(qū)域22相應(yīng)的均位于一個(gè)第二偽柵結(jié)構(gòu)203上，本發(fā)明形成的薄膜電阻210的尺寸小于第二偽柵結(jié)構(gòu)區(qū)域的尺寸，即第二偽柵結(jié)構(gòu)區(qū)域的長(zhǎng)度大于的薄膜電阻210的長(zhǎng)度，第二偽柵結(jié)構(gòu)區(qū)域的寬度大于薄膜電阻210的寬度，因而在形成薄膜電阻時(shí)底部的第二偽柵結(jié)構(gòu)203可以作為刻蝕停止層；后續(xù)在形成第二介質(zhì)層后，刻蝕部分所述第二介質(zhì)層和薄膜電阻的第一接觸區(qū)域形成第一刻蝕孔以及刻蝕部分所述第二介質(zhì)層和薄膜電阻的第二接觸區(qū)域形成第二刻蝕孔時(shí)，所述第二偽柵 結(jié)構(gòu)也可以作為刻蝕停止層。

在刻蝕所述電阻材料層之前，還包括在所述電阻材料層上形成圖形化的掩膜層，圖形化的掩膜層位置和尺寸與形成薄膜電阻的位置和尺寸對(duì)應(yīng)。

請(qǐng)繼續(xù)參考圖7和圖8，在一實(shí)施例中，在形成所述電阻材料層之前，在所述第一介質(zhì)層206、金屬柵極213和第二偽柵結(jié)構(gòu)203的蓋層209。

所述蓋層209后續(xù)可以作為刻蝕停止層。在一實(shí)施例中，所述蓋層209的材料為氮化硅。

參考圖10，形成覆蓋所述第一介質(zhì)層206、金屬柵極和薄膜電阻210的第二介質(zhì)層211。

所述第二介質(zhì)層211的材料為氧化硅、超低K(K≤3)介質(zhì)材料(比如多孔的SiCOH等)或其他合適的介質(zhì)材料。

第二介質(zhì)層211的形成工藝為化學(xué)氣相沉積。

參考圖11，刻蝕部分所述第二介質(zhì)層211和薄膜電阻210的第一接觸區(qū)域，形成第一刻蝕孔212；刻蝕部分所述第二介質(zhì)層211和薄膜電阻210的第二接觸區(qū)域，形成第二刻蝕孔213。

刻蝕所述第二介質(zhì)層211和薄膜電阻210采用各向異性的干法刻蝕工藝，比如可以為等離子體刻蝕工藝，在一實(shí)施例中，等離子體刻蝕工藝刻蝕第二介質(zhì)層211采用的刻蝕氣體為含碳元素和氟元素的氣體，比如CF₄、C₄F₈或其他合適的氣體，等離子體刻蝕工藝刻蝕薄膜電阻210可以采用Cl₂或其他合適的氣體。

在刻蝕形成第一刻蝕孔212和第二刻蝕孔213過(guò)程中，以底部的第二偽柵結(jié)構(gòu)203(和蓋層209)作為停止層。在另一實(shí)施例中，形成第一刻蝕孔212和第二刻蝕孔213過(guò)程中，刻穿所述蓋層209，暴露出第二偽柵結(jié)構(gòu)203的表面。

在另一實(shí)施例中，在刻蝕第二區(qū)域12上的第二介質(zhì)層211和薄膜電阻210形成第一刻蝕孔212和第二刻蝕孔213的同時(shí)，可以刻蝕第一區(qū)域11上的第二介質(zhì)層211和第一介質(zhì)層206，在第一區(qū)域11的第二介質(zhì)層211中形成暴 露出金屬柵結(jié)構(gòu)的金屬層212表面的第三刻蝕孔，在第二介質(zhì)層211和第一介質(zhì)層206中形成暴露出晶體管的源區(qū)或漏區(qū)表面的第四刻蝕孔。在形成第三刻蝕孔和第四刻蝕孔的過(guò)程中，第一刻蝕孔212和第二刻蝕孔213底部的蓋層也會(huì)被刻穿暴露出第二偽柵結(jié)構(gòu)203的表面。

參考圖12，在第一刻蝕孔中填充金屬形成第一金屬插塞215，在第二刻蝕孔中填充金屬形成第二金屬插塞216。

所述金屬可以為W、Al、Cu或其他合適的金屬。金屬的填充工藝為濺射或電鍍，在填充金屬后，采用化學(xué)機(jī)械研磨工藝去除第二介質(zhì)層211表面多余的金屬。

在另一實(shí)施例中，在第一刻蝕孔和第二刻蝕孔中填充金屬的同時(shí)，在第三刻蝕孔和第四刻蝕孔中也填充金屬，形成第三金屬插塞和第四金屬插塞。

在其他實(shí)施例中，在形成第一金屬插塞215和第二金屬插塞216后，在所述第二區(qū)域12的第二介質(zhì)層上形成電感器件，所述電感器件位于薄膜電阻210和第二偽柵結(jié)構(gòu)203上方。

所述第二偽柵結(jié)構(gòu)203位于電感器件的下方，所述第二偽柵結(jié)構(gòu)203還可以用于調(diào)節(jié)電感器件的電感量。

在一實(shí)施例中，所述電感器件可以與薄膜電阻的第一金屬插塞、第二金屬插塞中的至少一個(gè)電連接，提高了器件的集成度。

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