本發(fā)明涉及例如在布線基板上排列地搭載有多個(gè)半導(dǎo)體芯片的半導(dǎo)體器件、以及搭載有半導(dǎo)體器件的電子器件。

背景技術(shù)：

在日本特開平6-151639號(hào)公報(bào)(專利文獻(xiàn)1)中記載有如下的半導(dǎo)體器件：布線基板的多個(gè)管腳(端子)中的、接地管腳及電源管腳以從內(nèi)側(cè)連續(xù)到外側(cè)的方式連續(xù)配置。

另外，在日本特開2006-237385號(hào)公報(bào)(專利文獻(xiàn)2)、日本特開2007-213375號(hào)公報(bào)(專利文獻(xiàn)3)中記載有如下的半導(dǎo)體器件：多個(gè)存儲(chǔ)器芯片和對(duì)上述多個(gè)存儲(chǔ)器芯片進(jìn)行控制的數(shù)據(jù)處理芯片排列地搭載在布線基板上。

現(xiàn)有技術(shù)文獻(xiàn)

專利文獻(xiàn)

專利文獻(xiàn)1：日本特開平6-151639號(hào)公報(bào)

專利文獻(xiàn)2：日本特開2006-237385號(hào)公報(bào)

專利文獻(xiàn)3：日本特開2007-213375號(hào)公報(bào)

技術(shù)實(shí)現(xiàn)要素：

存在多個(gè)半導(dǎo)體芯片排列地配置在布線基板上且上述多個(gè)半導(dǎo)體芯片經(jīng)由布線基板電連接的半導(dǎo)體器件。為了使這樣的半導(dǎo)體器件的性能提高，要求使半導(dǎo)體器件能夠處理的數(shù)據(jù)量增大的技術(shù)。

為了使半導(dǎo)體器件處理的數(shù)據(jù)量增大，需要使信號(hào)的傳輸速度提高的技術(shù)。另外，為了使半導(dǎo)體器件處理的數(shù)據(jù)量增大，向運(yùn)算處理電路提供的電流值變大，因此，需要將大電流高效地提供給運(yùn)算處理電路的技術(shù)。

其他課題和新的特征將通過本說明書的記述及附圖得以明確。

一實(shí)施方式的電子器件包括第1布線基板、和搭載在上述第1布線基板上的半導(dǎo)體器件。在上述半導(dǎo)體器件的第2布線基板上排列地搭載有多個(gè)第1半導(dǎo)體芯片、和對(duì)上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)進(jìn)行控制的第2半導(dǎo)體芯片。另外，上述多個(gè)第1半導(dǎo)體芯片搭載在上述布線基板的第1基板邊與上述第2半導(dǎo)體芯片的第1芯片邊的延長(zhǎng)線之間。另外，上述第1布線基板具有：向上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)供給第1電源電位的第1電源線、和向上述第2半導(dǎo)體芯片供給第2電源電位的第2電源線。另外，上述第2電源線在俯視下與上述第2布線基板的上述第1基板邊交叉，并且從上述第2布線基板的上述第1基板邊側(cè)朝向與上述第2半導(dǎo)體芯片重疊的區(qū)域延伸。

發(fā)明效果

根據(jù)上述一實(shí)施方式，能夠提高搭載有多個(gè)半導(dǎo)體芯片經(jīng)由布線基板彼此電連接的半導(dǎo)體器件的電子器件的性能。

附圖說明

圖1是表示一實(shí)施方式的包含半導(dǎo)體器件的電子器件的結(jié)構(gòu)例的放大俯視圖。

圖2是沿著圖1的A-A線的放大剖視圖。

圖3是表示圖1所示的母板的上表面的放大俯視圖。

圖4是沿著圖3的A-A線的放大剖視圖。

圖5是表示與圖1所示的半導(dǎo)體器件所具有的多個(gè)半導(dǎo)體芯片電連接的多個(gè)傳輸路徑的結(jié)構(gòu)概要的說明圖。

圖6是沿著圖1所示的半導(dǎo)體器件的A-A線的剖視圖。

圖7是沿著圖1所示的半導(dǎo)體器件的B-B線的剖視圖。

圖8是表示圖1所示的半導(dǎo)體器件的下表面?zhèn)鹊臉?gòu)造的仰視圖。

圖9是圖1所示的邏輯芯片的表面?zhèn)鹊母┮晥D。

圖10是圖1所示的存儲(chǔ)器芯片的表面?zhèn)鹊母┮晥D。

圖11是表示圖5所示的內(nèi)部接口路徑的布線示意像(image)的說明圖。

圖12是表示圖5所示的內(nèi)部接口路徑的布線示意像的說明圖。

圖13是表示使用圖1～圖12說明的半導(dǎo)體器件的制造工序的概要的說明圖。

圖14是表示圖13所示的布線基板準(zhǔn)備工序中準(zhǔn)備的布線基板的芯片搭載面?zhèn)鹊母┮晥D。

圖15是表示在圖14所示的布線基板上搭載有多個(gè)半導(dǎo)體芯片的狀態(tài)的俯視圖。

圖16是表示針對(duì)圖1所示的半導(dǎo)體器件PKG1的變形例的俯視圖。

圖17是表示針對(duì)圖12所示的控制信號(hào)的傳輸路徑的變形例的布線示意像的說明圖。

圖18是表示針對(duì)圖1的變形例的搭載有半導(dǎo)體器件的電子器件的俯視圖。

圖19是表示圖18所示的母板的上表面的放大俯視圖。

圖20是表示圖18所示的半導(dǎo)體器件所具有的內(nèi)部接口路徑的布線示意像的說明圖。

圖21是表示圖18所示的半導(dǎo)體器件所具有的內(nèi)部接口路徑的布線示意像的說明圖。

圖22是表示圖18所示的半導(dǎo)體器件的下表面?zhèn)鹊臉?gòu)造的仰視圖。

圖23是表示針對(duì)圖1的另一變形例的搭載有半導(dǎo)體器件的電子器件的俯視圖。

圖24是表示圖23所示的母板的上表面的放大俯視圖。

圖25是表示圖23所示的半導(dǎo)體器件所具有的內(nèi)部接口路徑的布線示意像的說明圖。

圖26是表示圖23所示的半導(dǎo)體器件所具有的內(nèi)部接口路徑的布線示意像的說明圖。

圖27是表示圖23所示的半導(dǎo)體器件的下表面?zhèn)鹊臉?gòu)造的仰視圖。

圖28是表示針對(duì)圖26的變形例的半導(dǎo)體器件所具有的內(nèi)部接口路徑的布線示意像的說明圖。

圖29是表示針對(duì)圖2的變形例的剖視圖。

圖30是表示針對(duì)圖2的變形例的電子器件的結(jié)構(gòu)例的放大剖視圖。

圖31是表示圖13所示的制造工序的變形例的說明圖。

具體實(shí)施方式

(本申請(qǐng)的記載形式、基本術(shù)語(yǔ)及用法的說明)

在本申請(qǐng)中，關(guān)于實(shí)施方式的記載，根據(jù)需要為了方便而分為幾個(gè)章節(jié)等來進(jìn)行記載，但除特別明示不是這樣的情況以外，它們之間并不是相互獨(dú)立的，不管記載的前后順序如何，關(guān)于單個(gè)例子的各部分，一方是另一方的一部分詳細(xì)情況或一部分或全部的變形例等。另外，原則上，對(duì)同樣的部分省略重復(fù)的說明。此外，實(shí)施方式中的各結(jié)構(gòu)要素在除特別明示不是這樣的情況、理論上限定于該數(shù)的情況以及從上下文來看明顯不是這樣的情況以外，不是必須的。

同樣地，在實(shí)施方式等的記載中，關(guān)于材料、組分等，即使說“由A構(gòu)成的X”等，除特別明示不是這樣的情況及從上下文來看明顯不是這樣的情況以外，不排除包含A以外的要素。例如，就成分來說，是“作為主要成分而含有A的X”等的意思。例如，即使說“硅材料”等，也并不限于單純的硅，當(dāng)然也包含SiGe(硅鍺)合金等其他以硅為主要成分的多元合金、含有其他添加物等的材料。另外，即使說鍍金、Cu層、鍍鎳等，除特別明示不是這樣的情況以外，不僅包含單純的相應(yīng)元素的情況，還包含分別以金、Cu、鎳等為主要成分的材料。

而且，在提及特定的數(shù)值、數(shù)量時(shí)，除了特別明示不是這樣的情況、理論上限定于該數(shù)的情況以及從上下文來看明顯不是這樣的情況以外，可以是超過該特定數(shù)值的數(shù)值，還可以是不足該特定數(shù)值的數(shù)值。

此外，在實(shí)施方式的各圖中，相同或等同的部分用相同或類似的符號(hào)或附圖標(biāo)記示出，原則上不重復(fù)進(jìn)行說明。

另外，在附圖中，在反而會(huì)變得繁雜的情況或使與空隙之間的區(qū)別變得明確的情況下，即使是剖面也有省略剖面線等的情況。與之相關(guān)聯(lián)地，在根據(jù)說明等是明確的情況等下，即使是平面上封閉的孔，也有省略背景的輪廓線的情況。而且，即使不是剖面，為了明示不為空隙，或者明示區(qū)域的邊界，有時(shí)標(biāo)注剖面線或點(diǎn)圖案。

(實(shí)施方式)

在本實(shí)施方式中，作為多個(gè)半導(dǎo)體芯片經(jīng)由布線基板電連接的半導(dǎo)體器件、以及搭載有上述半導(dǎo)體器件的電子器件的一例，列舉在汽車導(dǎo)航裝置的內(nèi)部搭載的半導(dǎo)體器件、以及具有上述半導(dǎo)體器件的模塊(電子器件)進(jìn)行說明。

在本實(shí)施方式中作為一例舉出的汽車導(dǎo)航裝置是搭載在汽車中的電子設(shè)備。近年來，針對(duì)汽車導(dǎo)航裝置有這樣的研究：在一個(gè)裝置內(nèi)賦予各種各樣的功能(系統(tǒng))來實(shí)現(xiàn)高功能化。例如，在汽車導(dǎo)航裝置中除了顯示汽車的當(dāng)前位置、進(jìn)行到目的地為止的路線引導(dǎo)的汽車導(dǎo)航系統(tǒng)以外，還具有音樂播放系統(tǒng)和動(dòng)態(tài)畫面播放系統(tǒng)等各種功能(系統(tǒng))。另外，從使上述各種系統(tǒng)各自的性能提高的觀點(diǎn)出發(fā)，優(yōu)選使各系統(tǒng)在單位時(shí)間內(nèi)處理的數(shù)據(jù)量增加。

可以考慮如下方法：使具有上述那樣多個(gè)系統(tǒng)的電子器件在母板上搭載功能不同的多個(gè)半導(dǎo)體器件(例如控制用半導(dǎo)體器件和存儲(chǔ)用半導(dǎo)體器件)并通過母板的布線將多個(gè)半導(dǎo)體器件之間電連接。但是，若考慮到在單位時(shí)間內(nèi)處理的數(shù)據(jù)量的增加、或者數(shù)據(jù)的轉(zhuǎn)發(fā)速度的提高，則在經(jīng)由母板的布線來連接多個(gè)半導(dǎo)體器件的方式的情況下，難以使電氣特性提高。

于是，本申請(qǐng)的發(fā)明人研究了在一個(gè)半導(dǎo)體器件中搭載多個(gè)半導(dǎo)體芯片并經(jīng)由作為中介層(interposer)的布線基板來將多個(gè)半導(dǎo)體芯片之間電連接的結(jié)構(gòu)。即，以下說明的半導(dǎo)體器件PKG1(參照?qǐng)D1)是具有多個(gè)半導(dǎo)體芯片的多芯片模塊(MCM:Multi-Chip Module)。另外，半導(dǎo)體器件PKG1是在一個(gè)半導(dǎo)體封裝內(nèi)形成有系統(tǒng)的SiP(System in Package：系統(tǒng)級(jí)封裝)。與作為母板的布線基板MB1相比，半導(dǎo)體器件PKG1具有的布線基板IP1(參照?qǐng)D2)的平面面積小且能夠以高加工精度來形成布線。因此，在將多個(gè)半導(dǎo)體芯片之間電連接的情況下，能夠得到高電氣特性。

然而，可知在如半導(dǎo)體器件PKG1那樣在一個(gè)半導(dǎo)體封裝內(nèi)嵌入多個(gè)系統(tǒng)且使電氣特性提高的情況下，需要高效地配置提供對(duì)系統(tǒng)進(jìn)行驅(qū)動(dòng)的電源的路徑、或者在與半導(dǎo)體器件PKG1之間使信號(hào)電流輸入或輸出的路徑。

例如，存在為了對(duì)形成圖形和動(dòng)態(tài)畫面等的電路進(jìn)行驅(qū)動(dòng)，而需要超過5A(安培)那樣的大電流的情況。若伴隨著布線密度的增大而使電源的供給路徑的截面面積減小，則阻抗變大，而若在阻抗大的電源供給路徑中流動(dòng)大電流，則電壓下降量增大。另外，在用于使電路動(dòng)作的電源電位的裕度小的情況下，存在因電壓下降而導(dǎo)致電路無法動(dòng)作的隱患。

另外，若驅(qū)動(dòng)電壓的供給路徑的電阻值大，則存在半導(dǎo)體器件PKG1的溫度上升而導(dǎo)致電路動(dòng)作不穩(wěn)定的隱患。此外，例如在流過上述那樣的大電流的電源路徑和1.6Gbps(Giga bit per second：千兆比特每秒)以上的高速信號(hào)傳輸路徑同時(shí)存在的情況下，需要對(duì)高速信號(hào)傳輸路徑考慮噪聲對(duì)策。尤其是，在利用差動(dòng)對(duì)來傳輸信號(hào)的情況下，或者在增大總線寬度來使每單位時(shí)間的信號(hào)傳輸量增加的情況下，信號(hào)傳輸路徑的數(shù)量增加。為此，需要在平面面積比母板小的中介層的布線基板上高效地形成布線路徑的技術(shù)。

以下，按照電子器件的結(jié)構(gòu)、以及電子器件所具有的半導(dǎo)體器件的順序，對(duì)本實(shí)施方式的電子器件的結(jié)構(gòu)例進(jìn)行說明。

＜電子器件＞

首先，對(duì)本實(shí)施方式的電子器件的結(jié)構(gòu)例進(jìn)行說明。圖1是表示本實(shí)施方式的電子器件的結(jié)構(gòu)例的放大俯視圖。另外，圖2是沿著圖1的A-A線的放大剖視圖。圖3是表示圖1中示出的母板的上表面的放大俯視圖。另外，圖4是表示沿著圖3的A-A線的放大剖視圖，將電源供給用的焊錫球的周邊放大示出。

此外，圖2雖然是剖視圖，但為了易于觀察電子器件EDV1的結(jié)構(gòu)部件的電連接關(guān)系的例子，而省略了剖面線。另外，圖3中示出了覆蓋布線基板MB1的上表面、且被絕緣膜SRB覆蓋的多條布線MW、以及端子(安裝基板端子)CN中的一部分。另外，圖3雖是俯視圖，但根據(jù)所流動(dòng)的電流的種類而對(duì)多個(gè)端子CN賦予不同的圖案來示出，各圖案所表示的意思在上述圖案的附近標(biāo)注符號(hào)來示出。

圖1所示的電子器件(電子設(shè)備)EDV1具有：布線基板(母板、安裝基板)MB1、搭載在布線基板MB1上的半導(dǎo)體器件PKG1、和搭載在布線基板MB1上的電力供給裝置(調(diào)整器)RGL1。另外，在圖2所示的例子中，在布線基板MB1上除了半導(dǎo)體器件PKG1、電力供給裝置RGL1以外還搭載有電容器CC1等多個(gè)電子部件。

搭載在布線基板MB1上的電力供給裝置RGL1是向電子器件EDV1所具備的多個(gè)電子部件分別供給電力的電源用部件。電力供給裝置RGL1例如具有電力轉(zhuǎn)換電路，將從設(shè)在電子器件EDV1外部的外部電源輸入的電力轉(zhuǎn)換成與電子器件EDV1所具備的各種電路的動(dòng)作電壓、動(dòng)作電流相應(yīng)的電壓值、電流值。由電力供給裝置RGL1轉(zhuǎn)換的電力經(jīng)由布線基板MB1所具有的布線MW而被供給到電子器件EDV1所具備的多個(gè)電路(電子部件所具備的電路)的每一個(gè)電路。

另外，電子器件EDV1所具有的布線基板MB1具有：作為半導(dǎo)體器件PKG1的搭載面的上表面(面、半導(dǎo)體器件搭載面)MBt、以及與上表面MBt為相反側(cè)的下表面(面、背面)MBb。布線基板MB1是搭載有包含半導(dǎo)體器件PKG1在內(nèi)的多個(gè)電子部件并將這些電子部件電連接而形成模塊的基板，要求布線基板MB1具有支承多個(gè)電子部件的強(qiáng)度。因此，布線基板MB1的厚度比半導(dǎo)體器件PKG1的布線基板IP1的厚度大(比其厚)。

例如，在圖2所示的例子中，布線基板MB1的厚度為1.6mm。另一方面，布線基板IP1的厚度比布線基板MB1的厚度薄，為1.2mm。此外，各基板的厚度不限于上述的值，也可以使用布線基板MB1的厚度為例如1.0mm～2.0mm左右、布線基板IP1的厚度為例如0.2mm～1.5mm左右的基板。另外，布線基板MB1的厚度是從上表面MBt及下表面MBb中的一方的面到另一方的面的距離。另外，布線基板IP1的厚度是從上表面IPt及下表面IPb中的一方的面到另一方的面的距離。

另外，布線基板MB1具有使例如玻璃布中含浸有環(huán)氧類的樹脂的預(yù)浸漬材料等絕緣性材料構(gòu)成的基材。在圖2所示的例子中，布線基板MB1是多層布線基板(層疊基板)，其是通過由預(yù)浸漬材料構(gòu)成的多個(gè)絕緣層和由銅箔等導(dǎo)體膜構(gòu)成的多個(gè)布線層交替層疊而形成的。此外，布線基板IP1也可以具有由預(yù)浸漬材料構(gòu)成的基材(芯材)，但布線基板MB1需要比布線基板IP1所具有的基材相對(duì)較厚的預(yù)浸漬材料。如上述那樣，在本實(shí)施方式中，作為構(gòu)成各布線基板MB1、IP1的絕緣層使用了預(yù)浸漬材料，因此能夠提高布線基板的強(qiáng)度。此外，在布線基板的厚度大、即各絕緣層的厚度大的情況下，不限于預(yù)浸漬材料，也可以通過僅由環(huán)氧類樹脂構(gòu)成的絕緣性材料來構(gòu)成絕緣層。

另外，如圖2所示，布線基板MB1具有多條布線(安裝基板布線、母板布線)MW。布線基板MB1是具有多個(gè)布線層的多層布線基板，多條布線MW分別形成在多個(gè)布線層上。如圖3所示，多條布線MW中含有：向半導(dǎo)體器件PKG1所具有的多個(gè)半導(dǎo)體芯片中的邏輯芯片(半導(dǎo)體芯片)LC供給電源電位的電源線VHW、及向存儲(chǔ)器芯片(半導(dǎo)體芯片)MC供給電源電位的電源線VQW。另外，多條布線MW中含有在與邏輯芯片LC之間發(fā)送或接收電信號(hào)的信號(hào)線SGW。此外，雖然在布線基板MB1上形成有大量信號(hào)線SGW，但為了在圖3中易于觀察而例示性地示出了大量信號(hào)線SGW中的2條。

另外，布線基板MB1具有形成于上表面MBt側(cè)的多個(gè)端子CN。多個(gè)端子CN是用于將半導(dǎo)體器件PKG1和布線基板MB1電連接的安裝端子。如圖3所示，多個(gè)端子CN中含有：向半導(dǎo)體器件PKG1所具有的多個(gè)半導(dǎo)體芯片中的邏輯芯片(半導(dǎo)體芯片)LC供給電源電位的端子VHCN、向存儲(chǔ)器芯片(半導(dǎo)體芯片)MC供給電源電位的端子VQCN。另外，多個(gè)端子CN中還含有在與邏輯芯片LC之間發(fā)送或接收電信號(hào)的端子SGCN。

另外，多個(gè)端子CN是形成于布線基板MB1所具有的多個(gè)布線層中的最上層(第1層)的導(dǎo)體圖案。詳細(xì)而言，如圖4所示那樣形成于最上層的導(dǎo)體圖案由絕緣膜SRB覆蓋，該絕緣膜SRB形成為覆蓋布線基板MB1的上表面MBt。另外，在絕緣膜SRB上形成有多個(gè)開口部SRk1，在多個(gè)開口部SRk1的每一個(gè)開口部中，形成于最上層的導(dǎo)體圖案的一部分露出。

另外，構(gòu)成圖3所示的端子CN的多個(gè)導(dǎo)體圖案包含與其他端子CN電隔離且按每個(gè)端子CN獨(dú)立地形成的單獨(dú)的導(dǎo)體圖案。例如，在與信號(hào)線SGW電連接的信號(hào)用端子SGCN的情況下，與相鄰的端子CN電隔離。像這樣，通過使相鄰的信號(hào)用的端子SGCN電隔離，能夠使信號(hào)傳輸路徑的每一條路徑中流過不同的信號(hào)電流。

另外，構(gòu)成圖3所示的端子CN的多個(gè)導(dǎo)體圖案包含如電源線VHW、電源線VQW那樣構(gòu)成布線MW的帶狀的導(dǎo)體膜。在像這樣將帶狀的導(dǎo)體膜用作端子CN的一部分的情況下，在一個(gè)帶狀的導(dǎo)體膜上形成多個(gè)開口部SRk1。在例如電源線VHW的情況下，在與一條帶狀的電源線VHW沿厚度方向重疊的位置形成多個(gè)開口部SRk1。該多個(gè)開口部SRk1的每一個(gè)作為用于連接電源線VHW的安裝端子即端子VHCN而發(fā)揮功能。像這樣，通過利用一條電源線VHW來設(shè)置多個(gè)端子CN，能夠降低電源電位的供給路徑中的電阻。而且，降低了電源電位的供給路徑的電阻的結(jié)果是，能夠抑制驅(qū)動(dòng)時(shí)的電子器件EDV1(參照?qǐng)D1)的溫度上升，因此能夠使電路動(dòng)作穩(wěn)定化。

另外，在絕緣膜SRB中的與電力供給裝置RGL1沿厚度方向重疊的位置形成有多個(gè)開口部SRk1，在多個(gè)開口部SRk1中，用于連接電力供給裝置RGL1的端子RGCN露出。構(gòu)成端子RGCN的導(dǎo)體圖案與構(gòu)成端子VHCN和VQCN的導(dǎo)體圖案同樣地，是構(gòu)成電源線VHW或電源線VQW的帶狀的導(dǎo)體圖案的一部分。像這樣，若作為構(gòu)成電源供給用的端子CN及端子RGCN的導(dǎo)體圖案而利用電源用的布線MW的一部分，則如圖4所示那樣，能夠?qū)㈦娫淳€VHW及電源線VQW分別在布線基板MB1的最上層的布線層進(jìn)行排布。換言之，在本實(shí)施方式中，電源線VHW及電源線VQW分別不經(jīng)由與最上層相比形成于下層的布線層地與半導(dǎo)體器件PKG1電連接。此外，作為針對(duì)本實(shí)施方式的變形例也可以經(jīng)由位于最上層的下層的布線層。

＜半導(dǎo)體器件的概要＞

如圖1及圖2所示，本實(shí)施方式的電子器件EDV1具有搭載在布線基板MB1的上表面MBt上的半導(dǎo)體器件PKG1。以下，對(duì)半導(dǎo)體器件PKG1的詳細(xì)結(jié)構(gòu)進(jìn)行說明。在本章節(jié)中，首先對(duì)半導(dǎo)體器件PKG1的電路結(jié)構(gòu)例進(jìn)行說明，然后對(duì)半導(dǎo)體器件PKG1的構(gòu)造進(jìn)行說明。圖5是表示與圖1所示的半導(dǎo)體器件所具有的多個(gè)半導(dǎo)體芯片電連接的多個(gè)傳輸路徑的結(jié)構(gòu)概要的說明圖。

另外，在圖5中作為代表例圖示出了邏輯芯片LC所具有的多個(gè)電路中的、對(duì)存儲(chǔ)器芯片MC進(jìn)行控制的控制電路CTL、以及進(jìn)行例如圖像顯示系統(tǒng)等的運(yùn)算處理的運(yùn)算處理電路PRC。另外，在圖5中代表性地示出了存儲(chǔ)器芯片MC所具有的多個(gè)電路中的、進(jìn)行數(shù)據(jù)信號(hào)的輸入輸出動(dòng)作的輸入輸出電路CAC、和存儲(chǔ)數(shù)據(jù)信號(hào)的存儲(chǔ)器電路RAM。

如圖1及圖5所示，本實(shí)施方式的半導(dǎo)體器件PKG1具有布線基板IP1和搭載在布線基板IP1的上表面IPt上的多個(gè)半導(dǎo)體芯片。在圖1及圖5所示的例子中，多個(gè)半導(dǎo)體芯片由形成有存儲(chǔ)電路(存儲(chǔ)器電路)的2個(gè)存儲(chǔ)器芯片MC(存儲(chǔ)器芯片M1、M2)和具有對(duì)2個(gè)存儲(chǔ)器芯片MC各自的動(dòng)作進(jìn)行控制的控制電路的邏輯芯片LC構(gòu)成。此外，多個(gè)半導(dǎo)體芯片的數(shù)量不限于上述的數(shù)量，能夠適用各種變形例。尤其是，存儲(chǔ)器芯片MC的數(shù)量根據(jù)半導(dǎo)體器件PKG1中設(shè)置的系統(tǒng)而所需的存儲(chǔ)容量而不同。存儲(chǔ)容量的值與存儲(chǔ)器芯片MC的數(shù)量呈正比例地增大，因此，例如，存儲(chǔ)器芯片MC的數(shù)量也可以是2個(gè)以上或者1個(gè)以上。另外，也可以在上表面IPt上搭載多個(gè)邏輯芯片LC。還可以搭載具有邏輯芯片LC及存儲(chǔ)器芯片MC以外的功能的半導(dǎo)體芯片。

圖5所示的多個(gè)存儲(chǔ)器芯片MC各自具備：被稱為DRAM(Dynamic Random Access Memory：動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的存儲(chǔ)電路(以下，記載為存儲(chǔ)器電路RAM)、和相對(duì)于存儲(chǔ)器電路RAM進(jìn)行數(shù)據(jù)信號(hào)的輸入輸出動(dòng)作的輸入輸出電路CAC。另外，在與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)電連接的邏輯芯片LC中具有對(duì)存儲(chǔ)器芯片MC的存儲(chǔ)器電路RAM的動(dòng)作進(jìn)行控制的控制電路CTL、以及對(duì)數(shù)據(jù)信號(hào)進(jìn)行運(yùn)算處理的運(yùn)算處理電路PRC。

另外，多個(gè)存儲(chǔ)器芯片MC分別具有：供給用于驅(qū)動(dòng)輸入輸出電路CAC的電源電位VDDQ＿M(jìn)1、VDDQ＿M(jìn)2的電源電位供給路徑VDQ＿P、以及供給基準(zhǔn)電位VSS的基準(zhǔn)電位供給路徑VSS＿P。圖5中，對(duì)存儲(chǔ)器芯片M1用的電源電位VDDQ＿M(jìn)1、存儲(chǔ)器芯片M2用的電源電位VDDQ＿M(jìn)2相區(qū)分地進(jìn)行了圖示，但電源電位VDDQ＿M(jìn)1和電源電位VDDQ＿M(jìn)2為相同電位，例如分別流過2A左右的電流。另外，基準(zhǔn)電位VSS例如是接地電位(GND電位)或者與電源電位不同值的電位。

另外，電源電位供給路徑VDQ＿P以及基準(zhǔn)電位供給路徑VSS＿P連接在布線基板IP1所具備的作為外部端子的端子(接合區(qū))LD。圖4所示的端子(接合區(qū))VQLD構(gòu)成圖5所示的電源電位供給路徑VDQ＿P的一部分。另外，電源電位供給路徑VDQ＿P以及基準(zhǔn)電位供給路徑VSS＿P在布線基板IP1中分支，而與邏輯芯片LC的電極PDL連接。

此外，多個(gè)存儲(chǔ)器芯片MC分別具有傳輸電信號(hào)的多個(gè)信號(hào)傳輸路徑。多個(gè)信號(hào)傳輸路徑中含有傳輸數(shù)據(jù)信號(hào)SGN＿DAT1的數(shù)據(jù)信號(hào)傳輸路徑DTP1、傳輸用于使動(dòng)作定時(shí)同步的時(shí)鐘信號(hào)SGN＿CLK的時(shí)鐘信號(hào)傳輸路徑CKP1、以及傳輸對(duì)輸入輸出動(dòng)作進(jìn)行控制的控制信號(hào)SGN＿CTL1的控制信號(hào)傳輸路徑CTP1。數(shù)據(jù)信號(hào)傳輸路徑DTP1、時(shí)鐘信號(hào)傳輸路徑CKP1以及控制信號(hào)傳輸路徑CTP1分別連接邏輯芯片LC的電極PDL和存儲(chǔ)器芯片MC的電極PDM。

另外，圖5中，作為向存儲(chǔ)器芯片MC供給電源電位的路徑，示出了供給用于驅(qū)動(dòng)輸入輸出電路CAC的電源電位VDDQ＿M(jìn)1、VDDQ＿M(jìn)2的電源電位供給路徑VDQ＿P、以及供給基準(zhǔn)電位VSS的基準(zhǔn)電位供給路徑VSS＿P。但是，除上述路徑以外，還可以含有驅(qū)動(dòng)未圖示的電源控制電路和時(shí)鐘振蕩電路等主要電路(核心電路)的核心電路用的電源電位的供給路徑、或者其他基準(zhǔn)電位的供給路徑。

另外，圖5中示出了數(shù)據(jù)信號(hào)傳輸路徑DTP1、時(shí)鐘信號(hào)傳輸路徑CKP1以及控制信號(hào)傳輸路徑CTP1分別在多個(gè)存儲(chǔ)器芯片MC的每一個(gè)上各連接一條的例子。但是，存儲(chǔ)器芯片MC上連接有多個(gè)數(shù)據(jù)信號(hào)傳輸路徑DTP1、多個(gè)時(shí)鐘信號(hào)傳輸路徑CKP1以及多個(gè)控制信號(hào)傳輸路徑CTP1。

例如，在存儲(chǔ)器芯片MC上連接有與存儲(chǔ)器電路RAM所具有的通道數(shù)、以及各通道的數(shù)據(jù)總線的寬度相應(yīng)的數(shù)量的數(shù)據(jù)信號(hào)傳輸路徑。例如，在存儲(chǔ)器芯片MC分別具有4個(gè)64位的總線寬度的通道的情況下，存儲(chǔ)器芯片MC分別連接256位量的數(shù)據(jù)信號(hào)傳輸路徑DTP1。另外，除了數(shù)據(jù)信號(hào)SGN＿DAT1以外，當(dāng)考慮到未圖示的數(shù)據(jù)選通信號(hào)和/或數(shù)據(jù)屏蔽信號(hào)時(shí)，使數(shù)據(jù)信號(hào)傳輸路徑DTP1的數(shù)量進(jìn)一步增加。

另外，在通過圖5所示的時(shí)鐘信號(hào)傳輸路徑CKP1傳輸?shù)男盘?hào)電流中除了作為定時(shí)信號(hào)的時(shí)鐘信號(hào)SGN＿CLK以外，還含有控制時(shí)鐘信號(hào)SGN＿CLK的有效性的時(shí)鐘使能信號(hào)。

此外，圖5所示的控制信號(hào)SGN＿CTL1中含有芯片選擇信號(hào)、行地址選通信號(hào)、列地址選通信號(hào)、寫使能信號(hào)等指令類信號(hào)、地址信號(hào)、存儲(chǔ)庫(kù)地址信號(hào)等地址指定類信號(hào)。因此，在多個(gè)存儲(chǔ)器芯片MC的每一個(gè)上連接有與控制信號(hào)SGN＿CTL1的種類數(shù)相應(yīng)的數(shù)量的控制信號(hào)傳輸路徑CTP1。

再此外，邏輯芯片LC具有：供給用于驅(qū)動(dòng)運(yùn)算處理電路PRC的電源電位VDDH的電源電位供給路徑VDH＿P、供給用于驅(qū)動(dòng)控制電路CTL的電源電位VDDL的電源電位供給路徑VDL＿P、以及供給基準(zhǔn)電位VSS的基準(zhǔn)電位供給路徑VSS＿P。在通過相同的驅(qū)動(dòng)電壓使運(yùn)算處理電路PRC和控制電路CTL驅(qū)動(dòng)的情況下，能夠共用電源電位VDDH和電源電位VDDL，但在通過不同的驅(qū)動(dòng)電壓使運(yùn)算處理電路PRC和控制電路CTL動(dòng)作的情況下，需要與驅(qū)動(dòng)電壓的值相應(yīng)的電源電位供給路徑。此外，在圖5所示的例子中，基準(zhǔn)電位VSS向運(yùn)算處理電路PRC以及控制電路CTL的各電路供給相同的電位(例如接地電位)。

如本實(shí)施方式那樣，在一個(gè)半導(dǎo)體器件PKG1的內(nèi)部構(gòu)建多個(gè)系統(tǒng)的情況下，根據(jù)系統(tǒng)的種類所消耗的電力量不同。例如，為了對(duì)實(shí)施用于形成圖形和動(dòng)態(tài)畫面等的運(yùn)算處理的運(yùn)算處理電路PRC進(jìn)行驅(qū)動(dòng)，消耗相對(duì)多的電力。

例如，在圖5所示的例子中，在供給0.9V(伏特)電源電位VDDH的運(yùn)算處理電路PRC用的電源電位供給路徑VDH＿P中流動(dòng)10A左右的電流。另一方面，控制輸入輸出動(dòng)作的控制電路CTL的消耗電力量比運(yùn)算處理電路PRC的消耗電力量小，流過控制電路CTL用的電源電位供給路徑VDL＿P的電流值相對(duì)小。例如，在圖5所示的例子中，在供給0.9V(伏特)電源電位VDDL的控制電路CTL用的電源電位供給路徑VDL＿P中流過3A左右的電流。

即，流過運(yùn)算處理電路PRC用的電源電位供給路徑VDL＿P的電流值比流過控制電路CTL用的電源電位供給路徑VDL＿P的電流值大。在上述例子中，供給于運(yùn)算處理電路PRC的驅(qū)動(dòng)用的電源電位VDDH和供給于控制電路CTL的驅(qū)動(dòng)用的電源電位VDDL相同。但是，即使在電源電位VDDH與電源電位VDDL不同的情況下，流過電源電位供給路徑VDL＿P的電流值也比流過電源電位供給路徑VDL＿P的電流值大。

即，供給于運(yùn)算處理電路PRC的驅(qū)動(dòng)用的電源電位VDDH比供給于控制電路CTL的驅(qū)動(dòng)用的電源電位VDDL大。另外，流過運(yùn)算處理電路PRC用的電源電位供給路徑VDL＿P的電流值比流過控制電路CTL用的電源電位供給路徑VDL＿P的電流值大。

另外，電源電位供給路徑VDH＿P、電源電位供給路徑VDL＿P以及基準(zhǔn)電位供給路徑VSS＿P分別與布線基板IP1所具備的作為外部端子的端子LD連接。圖4所示的端子VHLD構(gòu)成供給圖5所示的電源電位VDDH的電源電位供給路徑VDH＿P的一部分。

另外，邏輯芯片LC具有傳輸電信號(hào)的多個(gè)信號(hào)傳輸路徑。在多個(gè)信號(hào)傳輸路徑中含有在與存儲(chǔ)器芯片MC之間傳輸數(shù)據(jù)信號(hào)SGN＿DAT1的數(shù)據(jù)信號(hào)傳輸路徑DTP1、傳輸用于使動(dòng)作定時(shí)同步的時(shí)鐘信號(hào)SGN＿CLK1的時(shí)鐘信號(hào)傳輸路徑CKP1、以及傳輸對(duì)輸入輸出動(dòng)作進(jìn)行控制的控制信號(hào)SGN＿CTL1的控制信號(hào)傳輸路徑CTP1。另外，在多個(gè)信號(hào)傳輸路徑中含有在與半導(dǎo)體器件PKG1與外部設(shè)備之間傳輸數(shù)據(jù)信號(hào)SGN＿DAT1的數(shù)據(jù)信號(hào)傳輸路徑DTP2、傳輸用于使動(dòng)作定時(shí)同步的時(shí)鐘信號(hào)SGN＿CLK1的時(shí)鐘信號(hào)傳輸路徑CKP2、以及傳輸對(duì)輸入輸出動(dòng)作進(jìn)行控制的控制信號(hào)SGN＿CTL1的控制信號(hào)傳輸路徑CTP2。

此外，邏輯芯片LC所具有的多個(gè)電極PDL中的、作為信號(hào)傳輸路徑的電極PDL具有在與存儲(chǔ)器芯片MC之間傳輸時(shí)鐘信號(hào)SGN＿CLK1、控制信號(hào)SGN＿CTL1以及數(shù)據(jù)信號(hào)SGN＿DAT1的內(nèi)部接口電極(接口端子)IIF。另外，作為信號(hào)傳輸路徑的電極PDL具有在與半導(dǎo)體器件PKG1的外部設(shè)備之間傳輸時(shí)鐘信號(hào)SGN＿CLK2、控制信號(hào)SGN＿CTL2、以及數(shù)據(jù)信號(hào)SGN＿DAT2的外部接口電極(接口端子)OIF。

另外，在布線基板IP1的端子LD與邏輯芯片LC之間傳輸?shù)臄?shù)據(jù)信號(hào)SGN＿DAT2、和在邏輯芯片LC與存儲(chǔ)器芯片MC之間傳輸?shù)臄?shù)據(jù)信號(hào)SGN＿DAT1也可以是不同的數(shù)據(jù)信號(hào)。存在通過在邏輯芯片LC的運(yùn)算處理電路PRC中進(jìn)行運(yùn)算處理，而在處理前后輸入信號(hào)和輸出信號(hào)不同的情況。

另外，在布線基板IP1的端子LD與邏輯芯片LC之間傳輸?shù)目刂菩盘?hào)SGN＿CTL2中含有對(duì)控制電路CTL和運(yùn)算處理電路PRC進(jìn)行控制的信號(hào)等。因此，在布線基板IP1的端子LD與邏輯芯片LC之間傳輸?shù)目刂菩盘?hào)SGN＿CTL2、和在邏輯芯片LC與存儲(chǔ)器芯片MC之間傳輸?shù)目刂菩盘?hào)SGN＿CTL1彼此不同。

另外，在布線基板IP1的端子LD與邏輯芯片LC之間傳輸?shù)臅r(shí)鐘信號(hào)SGN＿CLK2中除了針對(duì)控制電路CTL電路的定時(shí)信號(hào)以外，還可以含有針對(duì)運(yùn)算處理電路PRC的定時(shí)信號(hào)。因此，可以使在布線基板IP1的端子LD與邏輯芯片LC之間傳輸?shù)臅r(shí)鐘信號(hào)SGN＿CLK2、和在邏輯芯片LC與存儲(chǔ)器芯片MC之間傳輸?shù)臅r(shí)鐘信號(hào)SGN＿CLK1彼此不同。

如上述那樣，數(shù)據(jù)信號(hào)SGN＿DAT1向存儲(chǔ)器電路RAM的輸入、以及數(shù)據(jù)信號(hào)SGN＿DAT1從存儲(chǔ)器電路RAM的輸出經(jīng)由邏輯芯片LC實(shí)施。因此，與存儲(chǔ)器芯片MC連接的信號(hào)傳輸路徑(參照?qǐng)D2)的大部分經(jīng)由邏輯芯片LC與布線基板IP1的端子LD電連接，不經(jīng)由邏輯芯片LC而與布線基板IP1的端子LD電連接的信號(hào)傳輸路徑幾乎沒有。

換言之，在構(gòu)成邏輯芯片LC的信號(hào)傳輸路徑的電極PDL中含有多個(gè)外部接口電極OIF和多個(gè)內(nèi)部接口電極IIF。另一方面，構(gòu)成存儲(chǔ)器芯片MC的信號(hào)傳輸路徑的電極PDM的大部分是在與邏輯芯片LC之間傳輸信號(hào)的內(nèi)部接口電極IIF，外部接口電極OIF沒有或很少。

在圖5所示的例子中，與存儲(chǔ)器芯片MC連接的所有信號(hào)傳輸路徑與邏輯芯片LC電連接。換言之，在圖5所示的例子中，不存在存儲(chǔ)器芯片MC的外部接口電極OIF。但是，作為針對(duì)圖5的變形例，可以是，圖5所示的信號(hào)傳輸路徑以外的信號(hào)傳輸路徑不經(jīng)由邏輯芯片LC地與布線基板IP1的端子LD電連接。

省略圖示，例如也可以是，用于在組裝半導(dǎo)體器件PKG1后對(duì)存儲(chǔ)器芯片MC單獨(dú)地進(jìn)行試驗(yàn)的測(cè)試用信號(hào)傳輸路徑等不經(jīng)由邏輯芯片LC地與布線基板IP1的端子LD電連接。換言之，在針對(duì)圖5的變形例中存在如下情況：在布線基板IP1所具有的多個(gè)端子LD中含有不經(jīng)由邏輯芯片LC地與存儲(chǔ)器芯片MC電連接的信號(hào)端子、和經(jīng)由邏輯芯片LC而與存儲(chǔ)器芯片MC電連接的多個(gè)信號(hào)端子。

在上述的情況下，存儲(chǔ)器電路RAM經(jīng)由控制電路CTL而被控制輸入輸出動(dòng)作，因此，即使存在不經(jīng)由邏輯芯片LC地與布線基板IP1的端子LD電連接的信號(hào)傳輸路徑的情況下，其數(shù)量也少。也就是說，經(jīng)由邏輯芯片LC與存儲(chǔ)器芯片MC電連接的信號(hào)端子的數(shù)量比不經(jīng)由邏輯芯片LC地與存儲(chǔ)器芯片MC電連接的信號(hào)端子的數(shù)量多。

此外，上述的“不經(jīng)由邏輯芯片LC地與存儲(chǔ)器芯片MC電連接的信號(hào)端子的數(shù)量”也包含如下情況：如圖5所示的例子那樣，不經(jīng)由邏輯芯片LC地與存儲(chǔ)器芯片MC電連接的信號(hào)端子的數(shù)量為0個(gè)。

＜半導(dǎo)體器件的構(gòu)造＞

接下來，對(duì)半導(dǎo)體器件PKG1的構(gòu)造進(jìn)行說明。圖6是表示沿著圖1所示的半導(dǎo)體器件的A-A線的剖視圖。另外，圖7是表示沿著圖1所示的半導(dǎo)體器件的B-B線的剖視圖。另外，圖8是表示圖1所示的半導(dǎo)體器件的下表面?zhèn)鹊臉?gòu)造的仰視圖。另外，圖9是圖1所示的邏輯芯片的表面?zhèn)鹊母┮晥D。另外，圖10是圖1所示的存儲(chǔ)器芯片的表面?zhèn)鹊母┮晥D。

此外，圖6及圖7雖然是剖視圖，但是優(yōu)先確保圖容易觀察，因而省略對(duì)絕緣層IL、SR1、SR2以及底部填充樹脂UF的剖面線。另外，圖8雖是仰視圖，但根據(jù)所流動(dòng)的電流的種類而對(duì)多個(gè)端子LD標(biāo)注不同的圖案來示出，各圖案表示的意思通過在該圖案的附近標(biāo)注符號(hào)來示出。另外，圖9及圖10雖是俯視圖，但根據(jù)所流動(dòng)的電流的種類而對(duì)多個(gè)電極PDL標(biāo)注不同的圖案來示出，各圖案表示的意思通過在該圖案的附近標(biāo)注符號(hào)來示出。

如圖6所示，布線基板IP1具有：搭載有邏輯芯片LC以及存儲(chǔ)器芯片MC(參照?qǐng)D7)的上表面(面、主面、芯片搭載面)IPt、與上表面Ipt為相反側(cè)的下表面(面、主面、安裝面)IPb、以及配置在上表面IPt與下表面IPb之間的多個(gè)側(cè)面IPs，如圖1及圖8所示那樣，在俯視/仰視下呈四邊形的外形形狀。在圖1及圖8所示的例子中，布線基板IP1的平面尺寸(仰視/俯視下的尺寸、上表面IPt及下表面IPb的尺寸、外形尺寸)為呈例如一條邊的長(zhǎng)度為30mm～100mm左右的四邊形。

如圖1所示，在俯視下，布線基板IP1的周緣部具有：基板邊Sip1、位于基板邊Sip1的相反側(cè)的基板邊Sip2、與基板邊Sip1以及基板邊Sip2交叉的基板邊Sip3、以及位于基板邊Sip3的相反側(cè)的基板邊Sip4。在圖1所示的例子中，半導(dǎo)體器件PKG1以布線基板IP1的四條邊中的基板邊Sip1與電源供給裝置RGL1彼此相對(duì)的方式搭載在布線基板MB1上。

布線基板IP1是用于將在上表面IPt側(cè)搭載的包含邏輯芯片LC在內(nèi)的多個(gè)半導(dǎo)體芯片和圖1所示的作為母板(安裝基板)的布線基板MB1電連接的中介層(中繼基板)。另外，布線基板IP1是用于將在上表面IPt側(cè)搭載的邏輯芯片LC和多個(gè)存儲(chǔ)器芯片MC電連接的中介層。

另外，如圖6所示，布線基板IP1具有多個(gè)布線層(在圖6所示的例子中有10層)WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10，這些布線層將作為芯片搭載面的上表面IPt側(cè)和作為安裝面的下表面IPb側(cè)電連接。各布線層形成有作為供給電信號(hào)和電力的路徑的布線等導(dǎo)體圖案，并由絕緣層IL覆蓋。

另外，多個(gè)布線層中的、配置在最上表面IPt側(cè)的布線層WL1的大部分被作為阻焊膜的絕緣膜SR1覆蓋。另外，多個(gè)布線層中的、配置在最下表面IPb側(cè)的布線層WL10的大部分被作為阻焊膜的絕緣膜SR2覆蓋。

另外，布線基板IP1通過如下方式形成，即例如在由使玻璃纖維中含浸樹脂的預(yù)浸漬材料構(gòu)成的芯層(芯材、芯絕緣層)CR的上表面及下表面通過積層方法分別層疊有多個(gè)布線層，從而形成布線基板IP1。另外，芯層CR的上表面?zhèn)鹊牟季€層WL5與下表面?zhèn)鹊牟季€層WL6經(jīng)由埋入于多個(gè)貫穿孔(通孔)中的多個(gè)通孔布線TW而電連接，多個(gè)貫穿孔以從芯層CR的上表面和下表面中的一方貫穿到另一方的方式設(shè)置。

如圖6以及圖7所示，在布線基板IP1的上表面IPt上形成有與邏輯芯片LC或存儲(chǔ)器芯片MC(參照?qǐng)D7)電連接的多個(gè)接合焊盤(接合引線、半導(dǎo)體芯片連接用端子)TCS。另外，在布線基板IP1的下表面IPb形成有作為半導(dǎo)體器件PKG1的外部輸入輸出端子的多個(gè)端子(接合區(qū)、外部連接端子)LD。多個(gè)接合焊盤TCS和多個(gè)端子LD經(jīng)由形成于布線基板IP1的布線WR、過孔VA以及通孔布線TW而分別電連接。

此外，在圖6所示的例子中，布線基板IP1示出了在作為芯材的芯層CR的上表面?zhèn)纫约跋卤砻鎮(zhèn)确謩e層疊有多個(gè)布線層而成的布線基板。但是，作為針對(duì)圖6的變形例，也可以使用不具有由預(yù)浸漬材料等較硬材料構(gòu)成的芯層CR，而是依次層疊絕緣層IL和布線WR等導(dǎo)體圖案而形成的、所謂的無芯基板。在使用無芯基板的情況下，不形成通孔布線TW，各布線層經(jīng)由過孔VA而電連接。另外，在圖6中，例示性地示出了具有10層布線層的布線基板IP1，但作為變形例，也可以使用具有例如11層以上或者9層以下布線層的布線基板。

另外，圖8所示的多個(gè)端子LD是布線基板IP1所具有的多個(gè)布線層中的、形成于最下層(在圖6所示的例子中為第10層布線層WL10)的導(dǎo)體圖案。詳細(xì)而言，如圖4所示那樣，形成于最下層的導(dǎo)體圖案被以覆蓋布線基板IP1的下表面IPb的方式形成的絕緣膜SR2覆蓋。另外，在絕緣膜SR2上形成有多個(gè)開口部SRk2，在多個(gè)開口部SRk2的每一個(gè)中，形成于最下層的布線層WL10上的導(dǎo)體圖案的一部分露出。

另外，構(gòu)成圖8所示的端子LD的多個(gè)導(dǎo)體圖案包含與其他端子LD電隔離且按每個(gè)端子LD而獨(dú)立地形成的單獨(dú)的導(dǎo)體圖案。例如，在是與信號(hào)線SGW電連接的信號(hào)用的端子SGLD的情況下，與相鄰的端子LD電隔離。像這樣，通過使相鄰的信號(hào)用的端子SGLD電隔離，能夠在信號(hào)傳輸路徑的每一個(gè)中流過不同的信號(hào)電流。

另外，構(gòu)成圖8所示的端子LD的多個(gè)導(dǎo)體圖案包含如電源面(plane)VHP、電源面VQP那樣多個(gè)端子LD被連結(jié)在一起的面積相對(duì)大的導(dǎo)體膜。以下，將具有將相鄰的多個(gè)端子LD連結(jié)在一起的面積的導(dǎo)體膜稱為導(dǎo)體面。另外，將導(dǎo)體面中的、構(gòu)成電源電位的供給路徑的導(dǎo)體面稱為電源面。另外，將導(dǎo)體面中的構(gòu)成基準(zhǔn)電位的供給路徑的導(dǎo)體面稱為接地面。

在如本實(shí)施方式這樣將導(dǎo)體面用作端子LD的一部分的情況下，在一個(gè)導(dǎo)體面上形成多個(gè)開口部SRk2。在例如電源面VHP的情況下，在與一個(gè)電源面VHP沿厚度方向重疊的位置形成多個(gè)開口部SRk2。該多個(gè)開口部SRk2的每一個(gè)作為用于將電源面VHP與焊錫球SBp(參照?qǐng)D4)連接的端子VHLD而發(fā)揮功能。像這樣，通過利用一個(gè)電源面VHP而設(shè)置多個(gè)端子LD，能夠降低電源電位的供給路徑中的電阻。而且，降低電源電位的供給路徑的電阻的結(jié)果是，能夠抑制驅(qū)動(dòng)時(shí)半導(dǎo)體器件PKG1的溫度上升，因此能夠使電路動(dòng)作穩(wěn)定。

另外，在圖6所示的例子中，在多個(gè)端子LD的每一個(gè)上連接有焊錫球(焊錫材料、外部端子、電極、外部電極)SBp。焊錫球SBp是在將半導(dǎo)體器件PKG1安裝于圖1所示的布線基板MB1上時(shí)將布線基板MB1側(cè)的多個(gè)端子CN(參照?qǐng)D4)和多個(gè)端子LD電連接的導(dǎo)電性部件。焊錫球SBp例如是含鉛(Pb)的Sn-Pb焊錫材料、或者實(shí)質(zhì)上不含Pb的由所謂無鉛焊錫構(gòu)成的焊錫材料。作為無鉛焊錫的例子，能夠列舉例如單錫(Sn)、錫-鉍(Sn-Bi)、或錫-銅-銀(Sn-Cu-Ag)、錫-銅(Sn-Cu)等。在此，所謂無鉛焊錫，表示鉛(Pb)的含量為0.1wt％以下的材料，其含量作為RoHS(Restriction of Hazardous Substances：有害物質(zhì)禁用)指令的基準(zhǔn)而決定。

另外，如圖8所示那樣，多個(gè)端子LD配置成矩陣狀(陣列狀、行列狀)。另外，與多個(gè)端子LD接合的多個(gè)焊錫球SBp(參照?qǐng)D6)也配置成矩陣狀(行列狀)。像這樣，將在布線基板IP1的安裝面?zhèn)仁苟鄠€(gè)外部端子(焊錫球SBp、端子LD)配置成矩陣狀的半導(dǎo)體器件稱為面陣型的半導(dǎo)體器件。面陣型的半導(dǎo)體器件能夠?qū)⒉季€基板IP1的安裝面(下表面IPb)側(cè)有效地利用為外部端子的配置空間，因此即使外部端子數(shù)增多也能夠抑制半導(dǎo)體器件的安裝面積的增大，從這方面來說是優(yōu)選的。也就是說，也能夠節(jié)省空間地安裝伴隨著高功能化、高集成化而外部端子數(shù)增多的半導(dǎo)體器件。

另外，如圖1所示，半導(dǎo)體器件PKG1具有搭載在布線基板IP1上的邏輯芯片LC以及多個(gè)存儲(chǔ)器芯片MC。邏輯芯片LC以及多個(gè)存儲(chǔ)器芯片MC排列地搭載在布線基板IP1上。換言之，邏輯芯片LC及多個(gè)存儲(chǔ)器芯片MC不層疊，在俯視下不存在彼此重疊的部分。

另外，邏輯芯片LC呈在俯視下平面面積比布線基板IP1小的四邊形的外形形狀。詳細(xì)而言，在俯視下，邏輯芯片LC的周緣部具有：芯片邊Scp1、位于芯片邊Scp1的相反側(cè)的芯片邊Scp2、與芯片邊Scp1及芯片邊Scp2交叉的芯片邊Scp3、以及位于芯片邊Scp3的相反側(cè)的芯片邊Scp4。在圖1所示的例子中，邏輯芯片LC以芯片邊Scp1與基板邊Sip1并列地延伸的方式搭載在布線基板IP1上。詳細(xì)而言，邏輯芯片LC以芯片邊Scp1與基板邊Sip1、芯片邊Scp2與基板邊Sip2、芯片邊Scp3與基板邊Sip3、以及芯片邊Scp4與基板邊Sip4分別彼此并列的方式搭載在布線基板IP1上。

另外，多個(gè)存儲(chǔ)器芯片MC的每一個(gè)呈在俯視下平面面積比布線基板IP1小的四邊形的外形形狀。在圖1所示的例子中，多個(gè)存儲(chǔ)器芯片MC的每一個(gè)呈長(zhǎng)方形。詳細(xì)而言，如圖10所示，在俯視下，存儲(chǔ)器芯片MC的周緣部具有：芯片邊Smc1、位于芯片邊Smc1的相反側(cè)的芯片邊Smc2、與芯片邊Smc1以及芯片邊Smc2交叉的芯片邊Smc3、以及位于芯片邊Smc3的相反側(cè)的芯片邊Smc4。另外，在圖10所示的例子中，芯片邊Smc1和芯片邊Smc2分別是長(zhǎng)邊，芯片邊Smc3和芯片邊Smc4分別是短邊。

另外，在圖1所示的例子中，多個(gè)存儲(chǔ)器芯片MC各自的面積比邏輯芯片LC的面積大。存儲(chǔ)器芯片MC的存儲(chǔ)容量與存儲(chǔ)器電路RAM(參照?qǐng)D5)的形成區(qū)域的面積呈正比例地變大。因此，通過使多個(gè)存儲(chǔ)器芯片MC各自的面積比邏輯芯片LC的面積大，能夠增大存儲(chǔ)器芯片MC的存儲(chǔ)容量。

另外，如圖1所示，多個(gè)存儲(chǔ)器芯片MC的每一個(gè)搭載在邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線與布線基板IP1的基板邊Sip1之間。將多個(gè)存儲(chǔ)器芯片MC搭載在芯片邊Scp1的延長(zhǎng)線與基板邊Sip1之間的優(yōu)點(diǎn)將在后敘述。

另外，如圖6所示，邏輯芯片LC具有：表面(主面、上表面)LCt、與表面LCt為相反側(cè)的背面(主面、下表面)LCb、以及位于表面LCt與背面LCb之間的側(cè)面LCs。

在邏輯芯片LC的表面LCt側(cè)形成有多個(gè)電極(芯片端子、接合焊盤)PDL。多個(gè)電極PDL在邏輯芯片LC的表面LCt中從保護(hù)邏輯芯片LC的表面LCt的保護(hù)膜露出。在本實(shí)施方式中，如圖9所示，多個(gè)電極PDL在邏輯芯片LC的表面LCt配置成矩陣狀(行列狀、陣列狀)。通過使作為邏輯芯片LC的電極的多個(gè)電極PDL配置成矩陣狀，能夠?qū)⑦壿嬓酒琇C的表面LCt有效利用為電極的配置空間，因此，即使邏輯芯片LC的電極數(shù)增大也能夠抑制平面面積的增大，從這一點(diǎn)來說是優(yōu)選的。但是，雖然省略圖示，作為針對(duì)本實(shí)施方式的變形例，也能夠適用于多個(gè)電極PDL形成于表面LCt的周緣部這種類型的半導(dǎo)體芯片。

另外，在圖6所示的例子中，邏輯芯片LC以表面LCt與布線基板IP1的上表面IPt相對(duì)配置的狀態(tài)搭載在布線基板IP1上。這樣的搭載方式被稱為面朝下安裝方式、或者倒裝芯片連接方式。

另外，雖然省略圖示，但在邏輯芯片LC的主面(詳細(xì)而言，設(shè)于作為邏輯芯片LC的基材的半導(dǎo)體襯底的元件形成面上的半導(dǎo)體元件形成區(qū)域)形成有多個(gè)半導(dǎo)體元件(電路元件)。多個(gè)電極PDL經(jīng)由配置于邏輯芯片LC的內(nèi)部(詳細(xì)而言，表面LCt與未圖示的半導(dǎo)體元件形成區(qū)域之間)的布線層上所形成的布線(圖示省略)而分別與該多個(gè)半導(dǎo)體元件電連接。

邏輯芯片LC(詳細(xì)而言，邏輯芯片LC的基材)由例如硅(Si)構(gòu)成。另外，在表面LCt上形成有覆蓋邏輯芯片LC的基材以及布線的絕緣膜，多個(gè)電極PDL各自的一部分在形成于該絕緣膜的開口部中從絕緣膜露出。另外，多個(gè)電極PDL分別由金屬構(gòu)成，在本實(shí)施方式中由例如鋁(Al)構(gòu)成。此外，構(gòu)成電極PDL的材料不限于鋁(Al)，也可以是銅(Cu)。

另外，如圖6所示，在多個(gè)電極PDL上分別連接有突起電極SBc，邏輯芯片LC的多個(gè)電極PDL和布線基板IP1的多個(gè)接合焊盤TCS經(jīng)由多個(gè)突起電極SBc而分別電連接。突起電極(凸塊電極)SBc是以突出的方式形成在邏輯芯片LC的表面LCt上的金屬部件(導(dǎo)電性部件)。突起電極SBc在本實(shí)施方式中是在電極PDL上經(jīng)由基底金屬膜(Under Bump Metallurgy：凸塊下金屬)而層疊有焊錫材料的、所謂焊錫凸塊?；捉饘倌つ軌蚶境隼鐝呐c電極PDL的連接面?zhèn)纫来螌盈B有鈦(Ti)、銅(Cu)、鎳(Ni)的層疊膜(也存在在鎳膜上還形成金(Au)膜的情況)。

另外，作為構(gòu)成焊錫凸塊的焊錫材料，能夠與上述焊錫球SBp同樣地使用含鉛的焊錫材料或無鉛焊錫。在將邏輯芯片LC搭載到布線基板IP1上時(shí)，預(yù)先在多個(gè)電極PDL及多個(gè)接合焊盤TCS雙方形成焊錫凸塊，在使焊錫凸塊彼此接觸的狀態(tài)下實(shí)施加熱處理(回流焊處理)，由此使焊錫凸塊彼此一體化，而形成突起電極SBc。另外，作為針對(duì)本實(shí)施方式的變形例，也可以將在由銅(Cu)或鎳(Ni)構(gòu)成的導(dǎo)體柱的前端面形成有焊錫膜的柱凸塊(柱狀電極)用作突起電極SBc。

另外，如圖7所示，存儲(chǔ)器芯片MC分別具有：表面(主面、上表面)MCt、表面MCt的相反側(cè)的背面(主面、下表面)MCb、以及位于表面MCt與背面MCb之間的側(cè)面MCs。

在存儲(chǔ)器芯片MC的表面MCt側(cè)形成有多個(gè)電極(芯片端子、接合焊盤)PDM。多個(gè)電極PDM在存儲(chǔ)器芯片MC的表面MCt上從保護(hù)存儲(chǔ)器芯片MC的表面MCt的保護(hù)膜露出。在本實(shí)施方式中，如圖10所示，多個(gè)電極PDM在存儲(chǔ)器芯片MC的表面LCt上配置成矩陣狀(行列狀、陣列狀)。

在圖10所示的例子中，存儲(chǔ)器芯片MC被分割為通道ChA0、ChA1、ChB0、ChB1這四個(gè)通道區(qū)域，在各通道區(qū)域中分別呈矩陣狀地排列有多個(gè)電極PDM。存儲(chǔ)器芯片MC的各通道區(qū)域分別具有形成有存儲(chǔ)器電路RAM(參照?qǐng)D5)的區(qū)域，各通道區(qū)域的存儲(chǔ)器電路RAM分別經(jīng)由電極PDM而與圖6所示的邏輯芯片LC電連接。

像這樣，通過將一個(gè)存儲(chǔ)器芯片MC分割為多個(gè)通道區(qū)域，能夠使頻率固定的情況下的每單位時(shí)間傳輸?shù)臄?shù)據(jù)信號(hào)的量增加。

另外，通過將作為存儲(chǔ)器芯片MC的電極的多個(gè)電極PDL配置成矩陣狀，能夠?qū)⒋鎯?chǔ)器芯片MC的表面MCt有效利用為電極的配置空間，因此即使存儲(chǔ)器芯片MC的電極數(shù)增多，也能夠抑制平面面積的增大，從該方面來說是優(yōu)選的。

另外，在圖7所示的例子中，存儲(chǔ)器芯片MC以其表面MCt與布線基板IP1的上表面IPt相對(duì)配置的狀態(tài)搭載在布線基板IP1上。即，與圖6所示的邏輯芯片LC同樣地，以面朝下安裝方式搭載在布線基板IP1上。

另外，在存儲(chǔ)器芯片MC的主面(詳細(xì)而言，設(shè)置于作為存儲(chǔ)器芯片MC的基材的半導(dǎo)體襯底的元件形成面上的半導(dǎo)體元件形成區(qū)域)形成有多個(gè)半導(dǎo)體元件(電路元件)。多個(gè)電極PDM經(jīng)由配置于存儲(chǔ)器芯片MC的內(nèi)部(詳細(xì)而言，表面MCt與未圖示的半導(dǎo)體元件形成區(qū)域之間)的布線層上所形成的布線(圖示省略)而分別與該多個(gè)半導(dǎo)體元件電連接。

存儲(chǔ)器芯片MC(詳細(xì)而言，存儲(chǔ)器芯片MC的基材)由例如硅(Si)構(gòu)成。另外，在表面MCt上形成有覆蓋存儲(chǔ)器芯片MC的基材以及布線的絕緣膜，多個(gè)電極PDM各自的一部分在形成于該絕緣膜的開口部中從絕緣膜露出。另外，多個(gè)電極PDM分別由金屬構(gòu)成，在本實(shí)施方式中由例如鋁(Al)構(gòu)成。

另外，如圖7所示，在多個(gè)電極PDM上分別連接有突起電極SBc，存儲(chǔ)器芯片MC的多個(gè)電極PDM和布線基板IP1的多個(gè)接合焊盤TCS經(jīng)由多個(gè)突起電極SBc而分別電連接。突起電極(凸塊電極)SBc、以及配置在突起電極SBc與電極PDM之間的基底金屬膜如上述那樣，因此省略重復(fù)的說明。

另外，在圖6所示的邏輯芯片LC與布線基板IP1之間、以及圖7所示的存儲(chǔ)器芯片MC與布線基板IP1之間，分別配置有底部填充樹脂(絕緣性樹脂)UF。底部填充樹脂UF以將邏輯芯片LC的表面LCt與布線基板IP1的上表面IPt之間的空間、以及存儲(chǔ)器芯片MC的表面MCt與布線基板IP1的上表面IPt之間的空間堵塞的方式配置。

另外，底部填充樹脂UF由絕緣性(非導(dǎo)電性)的材料(例如樹脂材料)構(gòu)成，以將半導(dǎo)體芯片(邏輯芯片LC以及存儲(chǔ)器芯片MC)與布線基板IP1的電連接部分(多個(gè)突起電極SBc的接合部)封固的方式配置。像這樣，通過用底部填充樹脂UF將多個(gè)突起電極SBc與多個(gè)接合焊盤TCS的接合部覆蓋，能夠使在半導(dǎo)體芯片與布線基板IP1的電連接部分產(chǎn)生的應(yīng)力緩和。另外，關(guān)于在邏輯芯片LC的多個(gè)電極PDL與多個(gè)突起電極SBc的接合部產(chǎn)生的應(yīng)力，也能夠使之緩和。而且，還能夠保護(hù)形成有邏輯芯片LC的半導(dǎo)體元件(電路元件)的主面。

＜電源電位供給路徑和信號(hào)傳輸路徑的布局的詳細(xì)內(nèi)容＞

接下來，詳細(xì)地說明上述電子器件EDV1(參照?qǐng)D1)所具有的半導(dǎo)體器件PKG1的電源電位供給路徑和信號(hào)傳輸路徑的布局。首先，如本實(shí)施方式這樣，在一個(gè)半導(dǎo)體封裝內(nèi)嵌入有多種系統(tǒng)而且要使電氣特性提高的情況下，需要高效地配置供給對(duì)多個(gè)系統(tǒng)進(jìn)行驅(qū)動(dòng)的電源的路徑、或者在與半導(dǎo)體器件PKG1之間輸入或輸出信號(hào)電流的信號(hào)傳輸路徑。

于是，本申請(qǐng)的發(fā)明人作為使布線路徑高效化的研究，首先著眼于信號(hào)傳輸路徑的種類。即，如圖2所示，本實(shí)施方式的半導(dǎo)體器件PKG1具有在半導(dǎo)體器件PKG1的內(nèi)部(詳細(xì)而言，在邏輯芯片LC與存儲(chǔ)器芯片MC之間)傳輸電信號(hào)的內(nèi)部接口路徑(內(nèi)部傳輸路徑)SGN＿P1。另外，本實(shí)施方式的半導(dǎo)體器件PKG1具有在與半導(dǎo)體器件PKG1的外部設(shè)備之間傳輸電信號(hào)的外部接口路徑(外部傳輸路徑)SGN＿P2。

在使該內(nèi)部接口路徑SGN＿P1和外部接口路徑SGN＿P2同時(shí)存在的情況下，布線路徑變得復(fù)雜，因此難以提高各信號(hào)傳輸路徑各自的傳輸質(zhì)量。尤其是，在要使各布線路徑的動(dòng)作頻率增加來提高傳輸速度的情況下，傳輸路徑與返回路徑(參考路徑)之間的分隔距離的裕度小，因此優(yōu)選使布線路徑盡量簡(jiǎn)單化。

于是，在本實(shí)施方式中，如圖1所示，多個(gè)存儲(chǔ)器芯片MC的每一個(gè)搭載在邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線與布線基板IP1的基板邊Sip1之間。如上述那樣，多個(gè)存儲(chǔ)器芯片MC所具有的信號(hào)傳輸路徑的大部分(包括全部的情況)與邏輯芯片LC電連接。即，多個(gè)存儲(chǔ)器芯片MC所具有的信號(hào)傳輸路徑的大部分(包括全部的情況)是內(nèi)部接口路徑SGN＿P1。

因此，若如圖1所示那樣多個(gè)存儲(chǔ)器芯片MC的每一個(gè)搭載在邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線與布線基板IP1的基板邊Sip1之間，則能夠使構(gòu)成圖2所示的內(nèi)部接口路徑SGN＿P1的布線集中地設(shè)置在芯片邊Scp1的延長(zhǎng)線與布線基板IP1的基板邊Sip1之間。

另一方面，圖2所示的外部接口路徑SGN＿P2與邏輯芯片LC電連接。因此，只要將構(gòu)成外部接口路徑SGN＿P2的布線集中地設(shè)置在圖1所示的邏輯芯片LC的芯片邊Scp2的延長(zhǎng)線與布線基板IP1的基板邊Sip1之間，就能夠使內(nèi)部接口路徑SGN＿P1和外部接口路徑SGN＿P2的形成區(qū)域分離。

接下來，本申請(qǐng)的發(fā)明人研究了電源電位的供給路徑與信號(hào)傳輸路徑之間的關(guān)系。尤其是，著眼于流過容易成為半導(dǎo)體器件PKG1的特性下降的原因的大電流的傳輸路徑，進(jìn)行了研究。所謂容易成為半導(dǎo)體器件PKG1的特性下降的原因的大電流是指例如超過5A(安培)那樣的電流。在本實(shí)施方式中，在圖2所示的電源電位供給路徑VDH＿P中流過例如10A的電流，因此，電源電位供給路徑VDH＿P相當(dāng)于流過大電流的路徑。

因流過大電流而導(dǎo)致半導(dǎo)體器件PKG1的特性下降的原因之一在于，由于因傳輸路徑中流過大電流而產(chǎn)生的熱導(dǎo)致半導(dǎo)體器件PKG1的溫度上升。

成為半導(dǎo)體器件PKG1的溫度上升的原因的熱是焦耳熱。因此，能夠通過降低傳輸路徑中的電阻來降低發(fā)熱量。另外，傳輸路徑的電阻能夠通過增大傳輸路徑的截面面積來降低，因此能夠通過增大電源電位供給路徑VDH＿P的截面面積來降低發(fā)熱量。

但是，為了使電源電位供給路徑VDH＿P的截面面積增大，需要使構(gòu)成電源電位供給路徑VDH＿P的導(dǎo)體圖案的面積增大。尤其是，在將圖2所示的半導(dǎo)體器件PKG1與布線基板MB1電連接的部分，需要將連續(xù)地相鄰的多個(gè)端子LD用作電源電位供給路徑VDH＿P。

因此，如圖8所示，在設(shè)有構(gòu)成電源電位供給路徑VDH＿P的多個(gè)端子VHLD的區(qū)域，無法設(shè)置作為其他種類的信號(hào)或電位的供給路徑的端子LD。因此，對(duì)端子LD的布局設(shè)計(jì)產(chǎn)生限制。

在此，本申請(qǐng)的發(fā)明人著眼于多個(gè)存儲(chǔ)器芯片MC所具有的信號(hào)傳輸路徑的大部分(包括全部的情況)為與邏輯芯片LC電連接的內(nèi)部接口路徑SGN＿P1這一點(diǎn)。即，與存儲(chǔ)器芯片MC連接的內(nèi)部接口路徑SGN＿P1只要與邏輯芯片LC電連接即可。因此，將作為半導(dǎo)體器件PKG1的外部端子的端子LD和存儲(chǔ)器芯片MC直接連接的傳輸路徑少。因此，通過在圖1所示的邏輯芯片LC的芯片邊Scp2的延長(zhǎng)線與布線基板IP1的基板邊Sip1之間的區(qū)域設(shè)置電源電位供給路徑VDH＿P(參照?qǐng)D2)，即使在將電源電位供給路徑VDH＿P的截面面積增大的情況下，也難以對(duì)端子LD(參照?qǐng)D8)的布局設(shè)計(jì)產(chǎn)生限制。

因此，如圖3所示，本實(shí)施方式的電子器件EDV1所具有的布線基板MB1具有：向多個(gè)半導(dǎo)體芯片的每一個(gè)供給電源電位VDDQ＿M(jìn)1、VDDQ＿M(jìn)2(參照?qǐng)D5)的電源線VQW、和向邏輯芯片LC供給比電源電位VDDQ＿M(jìn)1、VDDQ＿M(jìn)2大的電源電位VDDH(參照?qǐng)D5)的電源線VHW。另外，電源線VHW的寬度WH比電源線VQW的寬度WQ大。另外，電源線VHW在俯視下與布線基板MB1的基板邊Sip1交叉，并且從布線基板MB1的基板邊Sip1側(cè)朝向與邏輯芯片LC重疊的區(qū)域延伸。

換言之，本實(shí)施方式的電子器件EDV1中，向邏輯芯片LC供給電源電位VDDH(參照?qǐng)D5)的電源線VHW從基板邊Sip1側(cè)朝向與邏輯芯片LC重疊的區(qū)域排設(shè)。由此，能夠使流過大電流的電源線VHW的寬度WH增大，從而能夠增大電源電位供給路徑VDH＿P的截面面積。

其結(jié)果是，能夠降低因在電源電位供給路徑VDH＿P中流過電流而產(chǎn)生的發(fā)熱量，能夠抑制半導(dǎo)體器件PKG1的溫度上升。另外，由于能夠抑制半導(dǎo)體器件PKG1的溫度上升，從而能夠抑制因溫度上升導(dǎo)致的半導(dǎo)體器件PKG1的電氣特性的降低。也就是說，能夠使半導(dǎo)體器件PKG1和具備半導(dǎo)體器件PKG1的電子器件EDV1的可靠性提高。

另外，如圖9所示，本實(shí)施方式的半導(dǎo)體器件PKG1所具有的邏輯芯片LC具有構(gòu)成在與多個(gè)存儲(chǔ)器芯片MC(圖10參照)之間傳輸電信號(hào)的多個(gè)內(nèi)部接口路徑SGN＿P1的多個(gè)內(nèi)部接口電極IIF。另外，多個(gè)內(nèi)部接口電極IIF沿著邏輯芯片LC所具有的四條邊中的、芯片邊Scp1(就圖3而言，離基板邊Sip1最近的邊)配置。換言之，多個(gè)內(nèi)部接口電極IIF靠近邏輯芯片LC所具有的四條邊中的芯片邊Scp1側(cè)。

像這樣，通過使多個(gè)內(nèi)部接口電極IIF靠近邏輯芯片LC的芯片邊Scp1側(cè)而設(shè)置，能夠縮短內(nèi)部接口路徑SGN＿P1的路徑距離。使用圖11及圖12說明本實(shí)施方式的布線布局的示意像。圖11及圖12是表示圖5所示的內(nèi)部接口路徑的布線示意像的說明圖。此外，在圖11及圖12所示的例子中示出了：在布線基板IP1所具有的多個(gè)布線層中的、第2層布線層WL2及第4層布線層WL4中分別對(duì)多個(gè)信號(hào)傳輸路徑進(jìn)行排布的例子。

如圖11及圖12所示，若將多個(gè)內(nèi)部接口電極IIF靠近邏輯芯片LC的芯片邊Scp1側(cè)地設(shè)置，則內(nèi)部接口電極IIF與存儲(chǔ)器芯片MC之間的距離變近，因此能夠縮短布線路徑的距離。另外，只要縮短布線路徑的距離，就能夠降低布線密度，因此容易控制內(nèi)部接口路徑的電氣特性。

例如，在本實(shí)施方式中，內(nèi)部接口路徑SGN＿P1成為通過導(dǎo)體圖案將傳輸信號(hào)的布線的周圍包圍的、被稱為帶狀線(Stripline)的布線構(gòu)造。在為帶狀線構(gòu)造的情況下，在形成有構(gòu)成信號(hào)傳輸路徑的布線的布線層的上一層布線層以及下一層布線層上，形成寬度比上述布線寬的導(dǎo)體圖案(以下，記載為導(dǎo)體面)。向?qū)w面供給例如基準(zhǔn)電位或者電源電位。另外，在形成有構(gòu)成信號(hào)傳輸路徑的布線的布線層中，在該布線的周圍，被供給基準(zhǔn)電位或者電源電位的導(dǎo)體圖案與之分開間隔地形成。像這樣，通過被供給基準(zhǔn)電位或者電源電位的導(dǎo)體圖案將構(gòu)成信號(hào)傳輸路徑的布線的周圍包圍，從而能夠抑制電磁波的擴(kuò)散。

在此，為了得到帶狀線的效果，優(yōu)選將構(gòu)成信號(hào)傳輸路徑的布線與周圍的導(dǎo)體圖案之間的分隔距離控制在一定范圍內(nèi)。在本實(shí)施方式中，由于如上述那樣能夠降低布線密度，因此在利用帶狀線的布線構(gòu)造時(shí)，容易控制構(gòu)成信號(hào)傳輸路徑的布線與周圍的導(dǎo)體圖案之間的分隔距離。因此，能夠抑制電磁波的擴(kuò)散，并能夠提高內(nèi)部接口路徑SGN＿P1的電氣特性。

此外，在不考慮布線密度的降低的情況下，也能夠在圖9所示的邏輯芯片LC所具有的多個(gè)電極PDL中的任意位置處設(shè)置內(nèi)部接口電極IIF。即使在該情況下，如上述那樣，也能夠增大電源電位供給路徑VDH＿P的截面面積。

另外，從降低布線密度的觀點(diǎn)出發(fā)，優(yōu)選的是，如圖11及圖12所示那樣，在不同的布線層中對(duì)信號(hào)傳輸路徑進(jìn)行排布。例如，在如圖11及圖12所示那樣在布線層WL2和布線層WL4中對(duì)信號(hào)傳輸路徑進(jìn)行排布的情況下，能夠在各布線層WL2、WL4之間配置導(dǎo)體面，因此，例如，即使在俯視下在布線層WL2排布的信號(hào)傳輸路徑和在布線層WL4排布的信號(hào)傳輸路徑彼此交叉，也能夠抑制電氣特性的降低。

此外，在圖11及圖12中，例示地說明了為了降低布線密度而更為優(yōu)選的實(shí)施方式，但作為針對(duì)本實(shí)施方式的變形例，也可以將多個(gè)(多種)信號(hào)傳輸路徑形成于相同的布線層。

另外，如圖3所示，本實(shí)施方式的布線基板MB1所具有的電源線VHW在俯視下與和邏輯芯片LC的芯片邊Scp1重疊的線交叉，并且從布線基板IP1的基板邊Sip1朝向邏輯芯片LC的芯片邊Scp2延伸。也就是說，本實(shí)施方式的電子器件EDV1中，向邏輯芯片LC供給電源電位VDDH(參照?qǐng)D5)的電源線VHW被排設(shè)到與邏輯芯片LC重疊的、位于邏輯芯片LC正下方的區(qū)域。

由此，如圖2所示，能夠使向邏輯芯片LC供給電源電位VDDH(參照?qǐng)D5)的電源電位供給路徑VDH＿P沿布線基板IP1的厚度方向直線地形成。像這樣，由于使電源電位供給路徑VDH＿P從邏輯芯片LC的正下方區(qū)域朝向邏輯芯片LC直線地形成，因此，能夠縮短電源電位供給路徑VDH＿P的厚度方向上的距離。其結(jié)果是，能夠降低因在電源電位供給路徑VDH＿P中流過電流而產(chǎn)生的發(fā)熱量，能夠抑制半導(dǎo)體器件PKG1的溫度上升。

另外，如上述那樣，在將多個(gè)內(nèi)部接口電極IIF(參照?qǐng)D9)靠近邏輯芯片LC的芯片邊Scp1側(cè)地設(shè)置的情況下，優(yōu)選使內(nèi)部接口路徑SGN＿P1與電源電位供給路徑VDH＿P之間的距離拉開。根據(jù)本實(shí)施方式，由于電源線VHW排設(shè)到與邏輯芯片LC重疊的、位于邏輯芯片LC正下方的區(qū)域，因此能夠容易地使內(nèi)部接口路徑SGN＿P1與電源電位供給路徑VDH＿P之間的距離拉開。

此外，作為針對(duì)本實(shí)施方式的變形例，也可以是，圖3所示的電源線VHW不排設(shè)到與邏輯芯片LC重疊的區(qū)域，而是排設(shè)到基板邊Sip1與和邏輯芯片LC的芯片邊Scp1重疊的線之間。

另外，如圖8所示，本實(shí)施方式的布線基板IP1具有形成于下表面IPb、且向多個(gè)存儲(chǔ)器芯片MC的每一個(gè)供給電源電位VDDQ(參照?qǐng)D5)的電源面(電源用導(dǎo)體圖案)VQP。另外，布線基板IP1具有形成于下表面IPb、且向邏輯芯片LC供給比電源電位VDDQ大的電源電位VDDH(參照?qǐng)D5)的電源面(電源用導(dǎo)體圖案)VHP。此外，電源面VHP的寬度WH比電源面VQP的寬度WQ大。再此外，電源面VHP在仰視下從布線基板IP1的基板邊Sip1側(cè)朝向與邏輯芯片LC重疊的區(qū)域延伸。

作為針對(duì)本實(shí)施方式的變形例，也可以是，作為半導(dǎo)體器件PKG1的布線基板IP1的端子LD，不使用多個(gè)端子LD被連結(jié)在一起的電源面VHP。在該情況下也是，只要增加連接于電源線VHW的端子LD的數(shù)量，就能夠減少圖2所示的電源電位供給路徑VDH＿P的截面面積。

但是，通過如本實(shí)施方式這樣在布線基板IP1所具有的多個(gè)布線層中的、形成有端子LD的最下層的布線層WL10(參照?qǐng)D6)設(shè)置電源面VHP，能夠降低將布線基板IP1和布線基板MB1電連接的部分處的發(fā)熱量。

另外，在如本實(shí)施方式那樣具有從基板邊Sip1側(cè)朝向與邏輯芯片LC重疊的區(qū)域延伸的電源面VHP的情況下，即使例如圖2所示的電源線VHW的排設(shè)距離小，也能夠增大電源電位供給路徑VDH＿P的截面面積。例如，在圖3所示的電源線VHW沒有排設(shè)到與邏輯芯片LC重疊的區(qū)域而使其排設(shè)到基板邊Sip1與和邏輯芯片LC的芯片邊Scp1重疊的線之間的情況下，電源線VHW的電阻變大。但是，通過設(shè)置從基板邊Sip1側(cè)朝向與邏輯芯片LC重疊的區(qū)域延伸的電源面VHP，能夠增大電源電位供給路徑VDH＿P的截面面積。

另外，如圖8所示那樣，本實(shí)施方式的布線基板IP1所具有的電源面VHP在仰視下與重疊于邏輯芯片LC的芯片邊Scp1的線交叉，并且從布線基板IP1的基板邊Sip1朝向邏輯芯片LC的芯片邊Scp2延伸。也就是說，本實(shí)施方式的電子器件EDV1中，向邏輯芯片LC供給電源電位VDDH(參照?qǐng)D5)的電源面VHP被排設(shè)到與邏輯芯片LC重疊的、邏輯芯片LC正下方的區(qū)域。

由此，例如即使在電源線VHW的排設(shè)距離小的情況下，也能夠?qū)D2所示的電源電位供給路徑VDH＿P沿著布線基板IP1的厚度方向直線地形成。另外，如上述那樣，通過將電源面VHP排設(shè)到與邏輯芯片LC重疊的、邏輯芯片LC正下方的區(qū)域，能夠容易地將內(nèi)部接口路徑SGN＿P1與電源電位供給路徑VDH＿P之間的距離拉開。

另外，如使用圖11及圖12說明那樣，在布線基板IP1所具有的多個(gè)布線層中的、第2層布線層WL2和第4層布線層WL4對(duì)信號(hào)傳輸路徑進(jìn)行排布的情況下，內(nèi)部接口路徑SGN＿P1沒有形成在比圖6所示的芯層CR靠下表面IPb側(cè)的布線層WL6、WL7、WL8、WL9、WL10上。

另一方面，如圖6所示那樣，電源電位供給路徑VDH＿P在比芯層CR靠下表面IPb側(cè)的布線層WL6、WL7、WL8、WL9、WL10中被排設(shè)到邏輯芯片LC正下方的區(qū)域。在圖6所示的例子中，電源電位供給路徑VDH＿P通過形成在布線層WL10的電源面VHP而被排設(shè)到邏輯芯片LC正下方的區(qū)域。

在該情況下，在構(gòu)成電源電位供給路徑VDH＿P的導(dǎo)體面與內(nèi)部接口路徑SGN＿P1之間夾設(shè)有由預(yù)浸漬材料構(gòu)成的芯層CR。因此，能夠降低因在電源電位供給路徑VDH＿P流動(dòng)大電流而產(chǎn)生的噪聲的影響。

在圖11及圖12所示的多個(gè)內(nèi)部接口路徑SGN＿P1中含有高速動(dòng)作的信號(hào)傳輸路徑。在多個(gè)內(nèi)部接口路徑SGN＿P1的動(dòng)作頻率中有各種值，但使多個(gè)內(nèi)部接口路徑SGN＿P1中的一部分與多個(gè)內(nèi)部接口路徑SGN＿P1中的其他部分相比以高頻率動(dòng)作。例如，使圖5所示的數(shù)據(jù)信號(hào)SGN＿DAT和時(shí)鐘信號(hào)SGN＿CLK以尤其高的頻率動(dòng)作。另外，也使控制信號(hào)SGN＿DAT中的一部分以高頻率動(dòng)作。在要實(shí)現(xiàn)數(shù)據(jù)傳送速度的高速化的情況下，除了使數(shù)據(jù)總線的寬度增大以外，還使傳輸這些電信號(hào)的內(nèi)部接口路徑SGN＿P1的動(dòng)作頻率提高。另一方面，圖5所示的控制信號(hào)SGN＿CTL1中的、芯片選擇信號(hào)和寫使能信號(hào)等指令類信號(hào)由于指令的輸入頻度低，所以能夠以相對(duì)低的頻率動(dòng)作。

如上述那樣，在使內(nèi)部接口路徑SGN＿P1的動(dòng)作頻率提高的情況下，尤其優(yōu)選在構(gòu)成電源電位供給路徑VDH＿P的導(dǎo)體面與內(nèi)部接口路徑SGN＿P1之間夾設(shè)芯層CR來降低噪聲影響。

另外，如圖3所示那樣，本實(shí)施方式的布線基板MB1具有在電源線VHW的兩側(cè)相鄰地設(shè)置的多條電源線VQW。另外，多條電源線VQW在俯視下與布線基板IP1的基板邊Sip1交叉，并且從布線基板IP1的基板邊Sip1沿著電源線VHW延伸。

也就是說，本實(shí)施方式的電子器件EDV1在布線基板IP1的基板邊Sip1側(cè)集中地配置有向存儲(chǔ)器芯片MC供給電源電位VDDQ(參照?qǐng)D5)的多條電源線VQW和向邏輯芯片LC供給電源電位VDDH(參照?qǐng)D5)的電源線VHW。像這樣，通過使電源電位的供給路徑集中，能夠進(jìn)一步降低信號(hào)傳輸路徑的布局設(shè)計(jì)上的限制。

另外，在圖3所示的例子中，多條電源線VQW的每一條在俯視下從布線基板IP1的基板邊Sip1側(cè)延伸到與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)重疊的區(qū)域。另外，電源線VHW在俯視下配置在與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)重疊的區(qū)域之間。

如上述那樣將作為半導(dǎo)體器件PKG1的外部端子的端子LD與存儲(chǔ)器芯片MC直接連接的傳輸路徑少。因此，作為針對(duì)本實(shí)施方式的變形例，也可以使電源線VHW與存儲(chǔ)器芯片MC正下方的區(qū)域重疊。但是，在本實(shí)施方式中，電源線VHW在俯視下配置在與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)重疊的區(qū)域之間，而沒有形成在與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)重疊的區(qū)域。

由此，能夠?qū)⑾虼鎯?chǔ)器芯片MC供給電源電位VDDQ(參照?qǐng)D5)的多條電源線VQW配置在存儲(chǔ)器芯片MC正下方的任意位置。電源線VQW與電源線VHW相比流過的電流的值小，因此對(duì)半導(dǎo)體器件PKG1的溫度上升帶來的影響相對(duì)小。但是，如圖7所示，通過將向存儲(chǔ)器芯片MC供給電源電位VDDQ(參照?qǐng)D5)的電源電位供給路徑VDQ＿P排設(shè)到存儲(chǔ)器芯片MC正下方的區(qū)域，能夠減小電源電位供給路徑VDQ＿P的厚度方向上的距離。其結(jié)果是，能夠降低電源的損失，并且能夠抑制對(duì)圖5所示的輸入輸出電路CAC進(jìn)行驅(qū)動(dòng)的驅(qū)動(dòng)電壓的變動(dòng)。

另外，如圖8所示那樣，本實(shí)施方式的布線基板IP1具有在電源面VHP的兩側(cè)相鄰地設(shè)置的多個(gè)電源面VQP。此外，多個(gè)電源面VQP在仰視下與布線基板IP1的基板邊Sip1交叉，并且從布線基板IP1的基板邊Sip1沿著電源面VHP延伸。

也就是說，本實(shí)施方式的半導(dǎo)體器件PKG1在布線基板IP1的基板邊Sip1側(cè)集中地配置有向存儲(chǔ)器芯片MC供給電源電位VDDQ(參照?qǐng)D5)的多個(gè)電源面VQP和向邏輯芯片LC供給電源電位VDDH(參照?qǐng)D5)的電源線VHW。由于像這樣使電源電位的供給路徑集中，能夠進(jìn)一步減小信號(hào)傳輸路徑的布局設(shè)計(jì)上的限制。

另外，在圖8所示的例子中，多個(gè)電源面VQP的每一個(gè)在仰視下從布線基板IP1的基板邊Sip1側(cè)延伸到與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)重疊的區(qū)域。另外，電源線VHW在仰視下配置在與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)重疊的區(qū)域之間。

與上述電源線VHW、VQW的情況同樣地，作為針對(duì)本實(shí)施方式的變形例，也可以使電源面VHP和存儲(chǔ)器芯片MC正下方的區(qū)域重疊。但是，在本實(shí)施方式中，電源面VHP在仰視下配置在與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)重疊的區(qū)域之間，而沒有形成在與多個(gè)存儲(chǔ)器芯片MC的每一個(gè)重疊的區(qū)域上。

由此，能夠?qū)⑾虼鎯?chǔ)器芯片MC供給電源電位VDDQ(參照?qǐng)D5)的多個(gè)電源面VQP配置在存儲(chǔ)器芯片MC正下方的任意位置。而且，如圖7所示那樣，通過將向存儲(chǔ)器芯片MC供給電源電位VDDQ(參照?qǐng)D5)的電源電位供給路徑VDQ＿P排設(shè)到存儲(chǔ)器芯片MC正下方的區(qū)域，能夠減小電源電位供給路徑VDQ＿P的厚度方向上的距離。其結(jié)果是，能夠減小電源的損失，并且能夠抑制對(duì)圖5所示的輸入輸出電路CAC進(jìn)行驅(qū)動(dòng)的驅(qū)動(dòng)電壓的變動(dòng)。

另外，如圖3所示那樣，在布線基板MB1的上表面MBt上搭載有供給電源電位VDDH(參照?qǐng)D5)的電力供給裝置RGL1，電力供給裝置RGL1搭載在電源線VHW的延長(zhǎng)線上。通過像這樣在電源線VHW的延長(zhǎng)線上搭載電力供給裝置RGL1，能夠?qū)㈦娫淳€VHW配置為直線。因此，能夠減小電源線VHW的布線路徑距離，從而能夠減小電源線VHW的布線路徑中的電源的損失。

另外，如圖8所示那樣，在本實(shí)施方式中，在布線基板IP1的仰視下，形成內(nèi)部接口路徑SGN＿P1(參照?qǐng)D11)的區(qū)域和形成外部接口路徑SGN＿P2的區(qū)域分離。而且，在形成內(nèi)部接口路徑SGN＿P1的區(qū)域集中地配置電源電位的供給路徑。上述那樣的結(jié)構(gòu)從多個(gè)端子(接合區(qū))LD的每個(gè)種類的分布的觀點(diǎn)出發(fā)，能夠如以下那樣表現(xiàn)。

即，布線基板IP1的下表面IPb具有：設(shè)置在基板邊Sip1與和芯片邊Scp1的延長(zhǎng)線重疊的線之間的區(qū)域DA1、以及設(shè)置在基板邊Sip2與和芯片邊Scp2的延長(zhǎng)線重疊的線之間的區(qū)域DA2。另外，多個(gè)端子LD具有向多個(gè)存儲(chǔ)器芯片MC的每一個(gè)供給電源電位VDDQ(參照?qǐng)D5)的多個(gè)端子(電源用接合區(qū))VQLD。另外，多個(gè)端子LD具有向邏輯芯片LC供給比電源電位VDDQ大的電源電位VDDH(參照?qǐng)D5)的多個(gè)端子VHLD(電源用接合區(qū))。另外，多個(gè)端子LD具有與在邏輯芯片LC之間發(fā)送或接收電信號(hào)的多個(gè)端子(信號(hào)用接合區(qū))SGLD。另外，在區(qū)域DA2中，與多個(gè)端子VQLD及多個(gè)端子VHLD的合計(jì)數(shù)相比，多個(gè)端子SGLD的數(shù)量更多。

如上述那樣，在布線基板IP1的下表面IPb，主要設(shè)置有用于供給電源電位的端子VQLD、VHLD的區(qū)域DA1、和主要設(shè)置有用于傳輸電信號(hào)的端子SGLD的區(qū)域DA2相分離，由此，能夠降低由供給電源電位的路徑對(duì)外部接口路徑SGN＿P2的噪聲影響。

在外部接口路徑SGN＿P2中含有例如使用差動(dòng)對(duì)來傳輸電信號(hào)的差動(dòng)信號(hào)傳輸路徑。該使用差動(dòng)對(duì)來傳輸電信號(hào)的技術(shù)是使信號(hào)波形穩(wěn)定化的技術(shù)，尤其適用于使電信號(hào)的傳輸速度高速化的情況。在本實(shí)施方式中，在外部接口路徑SGN＿P2所含有的差動(dòng)信號(hào)傳輸路徑中，以1.6Gbps以上的傳輸速度傳輸差動(dòng)信號(hào)。因此，在外部接口路徑SGN＿P2中含有差動(dòng)信號(hào)傳輸路徑的情況下，尤其優(yōu)選通過使上述區(qū)域DA1和區(qū)域DA2相分離來降低噪聲影響。

另外，通過使上述區(qū)域DA1和區(qū)域DA2相分離來降低噪聲影響的效果能夠與使用圖3說明的、電源線VHW和電源線VQW的排設(shè)方法、或者圖8所示的電源面VHP或電源面VQP的有無相獨(dú)立地考慮。

＜半導(dǎo)體器件的制造方法＞

接下來，對(duì)使用圖1～圖12說明的半導(dǎo)體器件PKG1的制造工序進(jìn)行說明。半導(dǎo)體器件PKG1按照?qǐng)D13所示的流程來制造。圖13是表示使用圖1～圖12說明的半導(dǎo)體器件的制造工序的概要的說明圖。此外，在圖13中，記載了到制造出半導(dǎo)體器件之后將其搭載在母板上來制造圖1所示的電子器件的工序以前的工序。

此外，在以下的制造方法的說明中，對(duì)如下方法進(jìn)行說明：準(zhǔn)備預(yù)先以產(chǎn)品尺寸形成的布線基板IP1，來制造一層量的半導(dǎo)體器件PKG1的方法。但是，作為變形例，也能夠適用于多件同時(shí)處理方式，即準(zhǔn)備被劃分為多個(gè)產(chǎn)品形成區(qū)域的所謂多件同時(shí)處理襯底，在對(duì)多個(gè)產(chǎn)品形成區(qū)域的每一個(gè)進(jìn)行了組裝之后，按產(chǎn)品形成區(qū)域進(jìn)行切割而得到多個(gè)半導(dǎo)體器件。該情況下，在圖13所示的球安裝工序之后、或在電性試驗(yàn)工序之后，追加切斷多件同時(shí)處理襯底而按產(chǎn)品形成區(qū)域分割的單片化工序。

1.布線基板準(zhǔn)備工序

首先，在圖13所示的布線基板準(zhǔn)備工序中，準(zhǔn)備圖14所示的布線基板IP1。圖14是示出在圖13所示的布線基板準(zhǔn)備工序中準(zhǔn)備的布線基板的芯片搭載面?zhèn)鹊母┮晥D。此外，沿著圖14的A-A線的截面與將圖6所示的邏輯芯片LC、底部填充樹脂UF、以及多個(gè)焊錫球SBp去除后的結(jié)構(gòu)相同，因此參照?qǐng)D6及圖7進(jìn)行說明。

如圖14所示，布線基板IP1的上表面IPt具備在圖13所示的半導(dǎo)體芯片搭載工序中搭載多個(gè)半導(dǎo)體芯片的區(qū)域即多個(gè)芯片搭載區(qū)域DBA。此外，芯片搭載區(qū)域DBA是搭載圖1所示的邏輯芯片LC以及多個(gè)存儲(chǔ)器芯片MC的預(yù)定區(qū)域，也可以不存在能夠目視觀察到的邊界線。在圖14中為了示出芯片搭載區(qū)域DBA的位置而標(biāo)注雙點(diǎn)劃線來示出芯片搭載區(qū)域DBA的邊界。

另外，在多個(gè)芯片搭載區(qū)域DBA的每一個(gè)上形成有多個(gè)接合焊盤TCS。多個(gè)接合焊盤TCS是在圖13所示的裸芯片接合搭載工序中經(jīng)由圖6及圖7所示的突起電極SBc而與邏輯芯片LC(參照?qǐng)D6)及存儲(chǔ)器芯片MC(參照?qǐng)D7)電連接的電極端子。

此外，在圖14中，作為接合焊盤TCS的排列的一例示出了呈矩陣狀排列的例子，但接合焊盤TCS的排列存在多種變形例。例如，也可以是，沿著芯片搭載區(qū)域DBA的周緣部排列接合焊盤TCS，而在芯片搭載區(qū)域DBA的中央部不形成接合焊盤TCS。

圖14所示的布線基板IP1的布線構(gòu)造已使用圖1～圖12進(jìn)行了說明，因此省略重復(fù)的說明。但是，在本工序中，圖6及圖7所記載的焊錫球SBp沒有連接。如本實(shí)施方式這樣，具有作為芯材的芯層CR的布線基板IP1的制造方法例如通過在以形成有多個(gè)通孔布線TW的芯層CR為基材的芯層CR的上表面?zhèn)群拖卤砻鎮(zhèn)确謩e利用積層方法而層疊布線層，由此能夠制造出布線基板IP1。另外，在不使用芯材的情況下，能夠通過在未圖示的基材上層疊多個(gè)布線層之后，將基材剝離來制造出布線基板。

2.裸芯片接合工序

接下來，在圖13所示的裸芯片接合工序中，如圖15所示那樣，在布線基板IP1的上表面IPt上搭載邏輯芯片LC及多個(gè)存儲(chǔ)器芯片MC。圖15是示出在圖14所示的布線基板上搭載有多個(gè)半導(dǎo)體芯片的狀態(tài)的俯視圖。此外，沿著圖14的A-A線的截面與將圖6所示的多個(gè)焊錫球SBp除去后的結(jié)構(gòu)相同，因此參照?qǐng)D6及圖7來進(jìn)行說明。

在本工序中，準(zhǔn)備圖9所示的邏輯芯片LC、以及圖10所示的存儲(chǔ)器芯片MC(半導(dǎo)體芯片準(zhǔn)備工序)并搭載到布線基板IP1的芯片搭載區(qū)域DBA(參照?qǐng)D14)上。在圖15及圖6所示的例子中。在邏輯芯片LC的表面LCt(參照?qǐng)D6)與布線基板IP1的上表面IPt相對(duì)的狀態(tài)下，通過所謂面朝下安裝方式安裝。另外，在圖15及圖7所示的例子中，在存儲(chǔ)器芯片MC的表面MCt(參照?qǐng)D7)與布線基板IP1的上表面IPt相對(duì)的狀態(tài)下通過面朝下安裝方式安裝。

另外，在本工序中，將如圖6所示那樣形成在邏輯芯片LC的表面LCt側(cè)的多個(gè)電極PDL與布線基板IP1的多個(gè)接合焊盤TCS經(jīng)由多個(gè)突起電極SBc而分別電連接。另外，將如圖7所示那樣形成在存儲(chǔ)器芯片MC的表面MCt側(cè)的多個(gè)電極PDM與布線基板IP1的多個(gè)接合焊盤TCS經(jīng)由多個(gè)突起電極SBc而分別電連接。

如本實(shí)施方式這樣，在將多個(gè)接合焊盤TCS配置成矩陣狀的情況下，大多情況下，作為多個(gè)突起電極SBc使用將焊錫材料成形為球形的焊錫凸塊。但是，突起電極SBc不限于焊錫凸塊，例如也可以使用將銅等金屬材料成形為柱狀的柱凸塊。

另外，在本工序中，在邏輯芯片LC與布線基板IP1之間、以及多個(gè)存儲(chǔ)器芯片MC與布線基板IP1之間分別配置底部填充樹脂(絕緣性樹脂)UF。底部填充樹脂UF配置成將半導(dǎo)體芯片與布線基板IP1的電連接部分(多個(gè)突起電極SBc的接合部)封固。像這樣，通過以將多個(gè)突起電極SBc的連接部封固的方式配置底部填充樹脂UF，能夠使在邏輯芯片LC與布線基板IP1的電連接部分產(chǎn)生的應(yīng)力緩和。

該底部填充樹脂UF的形成方法大體上分為2種方法。在作為第1種方法的前貼方式中，在搭載半導(dǎo)體芯片之前，預(yù)先將底部填充樹脂UF配置到芯片搭載區(qū)域DBA(參照?qǐng)D14)上。接下來，從底部填充樹脂UF之上按壓邏輯芯片LC，從而將布線基板IP1和邏輯芯片LC電連接。然后，使底部填充樹脂UF固化。此外，在搭載半導(dǎo)體芯片之前配置樹脂材料的本方式的情況下，不限于上述那樣的膏狀的樹脂材料，也能夠使用薄膜狀的樹脂材料。

另外，在作為第2種方法的后注入方式中，在配置底部填充樹脂UF之前，將邏輯芯片LC和布線基板IP1電連接。然后，向邏輯芯片LC與布線基板IP1之間的間隙注入液狀的樹脂，并使之固化。在本工序中，可以使用上述的前貼方式和后注入方式中的任一種。

另外，對(duì)圖6和圖7進(jìn)行比較可知，存儲(chǔ)器芯片MC的厚度(表面MCt與背面MCb之間的分隔距離)比邏輯芯片LC的厚度(表面LCt與背面LCb之間的分隔距離)大。該情況下，作為半導(dǎo)體芯片的搭載順序，優(yōu)選在搭載了相對(duì)薄的邏輯芯片LC之后，搭載存儲(chǔ)器芯片MC。由此，能夠防止在對(duì)后來搭載的半導(dǎo)體芯片進(jìn)行搭載時(shí)未圖示的搭載夾具與已搭載的半導(dǎo)體芯片接觸。

因此，在本實(shí)施方式中，首先先搭載邏輯芯片LC。邏輯芯片LC以其芯片邊Scp1沿著布線基板IP1的基板邊Sip1的方式搭載在布線基板IP1上。接下來，多個(gè)存儲(chǔ)器芯片MC以在布線基板IP1的基板邊Sip1與邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線之間排列的方式搭載。在圖15所示的例子中，以構(gòu)成平面形狀為長(zhǎng)方形的半導(dǎo)體芯片的周緣部的四條邊中的、作為長(zhǎng)邊的芯片邊Smc1沿著基板邊Sip1的方式，將多個(gè)存儲(chǔ)器芯片MC的每一個(gè)搭載到布線基板IP1上。

另外，在如本實(shí)施方式這樣，邏輯芯片LC的厚度與存儲(chǔ)器芯片MC的厚度不同的情況下，邏輯芯片LC的背面LCb的高度與存儲(chǔ)器芯片MC的背面MCb的高度不同。該情況下，在使未圖示的散熱片(heat sink)等散熱部件緊貼于邏輯芯片LC的背面LCb時(shí)，需要考慮存儲(chǔ)器芯片MC的背面MCb的高度。

雖然省略圖示，但在以包圍邏輯芯片LC的周圍的方式配置了存儲(chǔ)器芯片MC的情況下，與邏輯芯片LC接觸的散熱部件的平面面積受到限制。但是，如圖15所示這樣，根據(jù)本實(shí)施方式，在邏輯芯片LC的芯片邊Scp1與基板邊Sip2之間沒有搭載存儲(chǔ)器芯片MC。因此，在使散熱部件與邏輯芯片LC的背面LCb接觸的情況下，使散熱部件與邏輯芯片LC的芯片邊Scp1相比擴(kuò)展到與基板邊Sip1側(cè)的區(qū)域HSA1為相反側(cè)的區(qū)域HSA2，由此能夠擴(kuò)大散熱部件的平面面積。此外，散熱部件的平面面積能夠根據(jù)所要求的散熱特性來決定。另外，還能夠使散熱部件與邏輯芯片LC及存儲(chǔ)器芯片MC雙方均接觸。也就是說，根據(jù)本實(shí)施方式，由于在圖15所示的區(qū)域HSA2不配置高度比邏輯芯片LC的背面LCb高的部件，因此能夠提高散熱設(shè)計(jì)的自由度。

3.球安裝工序

接下來，在圖13所示的球安裝工序中，如圖6及圖7所示那樣，在布線基板IP1的下表面IPb側(cè)安裝多個(gè)焊錫球SBp。在本工序中，將焊錫球SBp配置在從圖6及圖7所示的絕緣膜SR2露出的端子LD上，通過實(shí)施回流焊處理(在加熱而使焊錫成分熔融接合之后，進(jìn)行冷卻的處理)，焊錫球SBp被接合在端子LD上。此外，在作為將圖1所示的布線基板MB1和半導(dǎo)體器件PKG1電連接的導(dǎo)電性材料而不使用焊錫球SBp的情況下，也能夠省略本工序?；蛘?，在本工序中，也可以代替焊錫球SBp，而在端子LD的露出面形成薄焊錫膜等金屬膜。

4.檢查工序

接下來，在圖13所示的檢查工序中，進(jìn)行在圖13所示的球安裝工序中接合有多個(gè)焊錫球SBp的檢查體的檢查。在本工序中，進(jìn)行外觀檢查、形成于檢查體的電路的電氣試驗(yàn)。另外，在本工序中，基于預(yù)先準(zhǔn)備的每個(gè)檢查項(xiàng)目的評(píng)價(jià)基準(zhǔn)來判定檢查體的合格與否。然后，獲取被判定為合格的檢查體來作為圖6及圖7所示的半導(dǎo)體器件PKG1。

經(jīng)檢查合格的半導(dǎo)體器件PKG1在圖13所示的半導(dǎo)體器件安裝工序中被搬送。此外，在與檢查工序不同而在其他制作所等來實(shí)施半導(dǎo)體器件安裝工序時(shí)，也可以在檢查工序之后進(jìn)行將半導(dǎo)體器件PKG1捆包的捆包工序、以及向其他制作所等發(fā)貨的出貨工序。

5.半導(dǎo)體器件安裝工序

接下來，在圖13所示的半導(dǎo)體器件安裝工序中，如圖1所示那樣在布線基板MB1上搭載半導(dǎo)體器件PKG1。在本工序中，準(zhǔn)備圖3所示的布線基板MB1(安裝基板準(zhǔn)備工序)，并在布線基板MB1的上表面MBt上搭載圖1所示的半導(dǎo)體器件PKG1。

如圖3所示，在布線基板MB1的上表面(搭載面)MBt上形成有用于連接半導(dǎo)體器件PKG1的多個(gè)端子CN。半導(dǎo)體器件PKG1具有作為外部端子的多個(gè)焊錫球SBp。此外，電力供給裝置(調(diào)整器)RGL1也可以在安裝基板準(zhǔn)備工序的階段預(yù)先搭載在布線基板MB1上?；蛘?，也可以在即將搭載半導(dǎo)體器件PKG之前搭載電力供給裝置RGL1。此外，也能夠在搭載了半導(dǎo)體器件PKG之后搭載電力供給裝置RGL1，但在如圖2所示那樣電力供給裝置RGL1的厚度比半導(dǎo)體器件PKG1的厚度薄的情況下，優(yōu)選電力供給裝置RGL1在半導(dǎo)體器件PKG1之前搭載。

在本實(shí)施方式中，如圖1所示那樣，在搭載于布線基板MB1的電力供給裝置RGL1側(cè)，朝向半導(dǎo)體器件PKG1所具有的布線基板IP1的基板邊Sip1搭載半導(dǎo)體器件PKG1。

在本工序中，通過例如圖4所示那樣將半導(dǎo)體器件PKG1的多個(gè)焊錫球SBp分別接合到布線基板MB1的多個(gè)端子CN上，來將半導(dǎo)體器件PKG1和布線基板MB1電連接。詳細(xì)而言，在多個(gè)端子CN的露出面分別涂布未圖示的多個(gè)焊錫材料(例如膏狀焊錫)。然后，使上述多個(gè)焊錫材料與半導(dǎo)體器件PKG1的多個(gè)焊錫球SBp接觸。然后，在焊錫材料與焊錫球SBp接觸的狀態(tài)下實(shí)施加熱處理(回流焊處理)，由此使焊錫材料和焊錫球SBp一體化。由此，半導(dǎo)體器件PKG1的多個(gè)端子LD和布線基板MB1的多個(gè)端子CN經(jīng)由多個(gè)焊錫球SBp而分別電連接。

另外，在如圖2所示的電容器CC1那樣搭載半導(dǎo)體器件PKG1以外的電子部件的情況下，能夠在搭載半導(dǎo)體器件PKG之前或者在搭載半導(dǎo)體器件PKG1之后搭載。

此外，在如電容器CC1那樣在搭載中使用焊錫來搭載與端子電連接的電子部件的情況下，需要進(jìn)行回流焊處理。該情況下，若一并實(shí)施回流焊處理，則作為搭載各電子部件的焊錫材料而能夠使用相同的材料。

(變形例)

以上，基于實(shí)施方式對(duì)由本發(fā)明人完成的發(fā)明具體地進(jìn)行了說明，但本發(fā)明不限于上述實(shí)施方式，當(dāng)然能夠在不脫離其主旨的范圍內(nèi)進(jìn)行各種變更。

＜變形例1＞

例如，在上述實(shí)施方式中，列舉如下例子進(jìn)行了說明：在布線基板IP1上搭載邏輯芯片LC及2個(gè)存儲(chǔ)器芯片MC，不搭載半導(dǎo)體芯片以外的電子部件。但是，作為針對(duì)上述實(shí)施方式的變形例，也可以搭載除邏輯芯片LC及存儲(chǔ)器芯片MC以外的電子部件(也包含其他半導(dǎo)體芯片)。圖16是表示針對(duì)圖1所示的半導(dǎo)體器件PKG1的變形例的俯視圖。另外，圖17是表示針對(duì)圖12所示的信號(hào)傳輸路徑的變形例的布線示意像的說明圖。

圖16及圖17所示的半導(dǎo)體器件PKG2在布線基板IP1上搭載有多個(gè)電容器CTT，這方面與圖1所示的半導(dǎo)體器件PKG1不同。如圖17所示，多個(gè)電容器CTT是連接在控制信號(hào)傳輸路徑CTP1的終端的終端電源用的電容器。在圖17所示的例子中，具有：從邏輯芯片LC輸出并經(jīng)由存儲(chǔ)器芯片M1而與電容器CTT連接的路徑；和從邏輯芯片LC輸出并經(jīng)由存儲(chǔ)器芯片M2而與電容器CTT連接的路徑。

在驅(qū)動(dòng)存儲(chǔ)器電路進(jìn)行數(shù)據(jù)的輸入或輸出時(shí)，使數(shù)據(jù)的輸入輸出確定的定時(shí)為外部同步時(shí)鐘的上升時(shí)、以及下降時(shí)的方式被稱為DDR(Double Data Rate：雙數(shù)據(jù)速率)方式。在DDR方式中，為了使信號(hào)波形穩(wěn)定，在來自存儲(chǔ)器電路的輸出的終端連接對(duì)存儲(chǔ)器電路進(jìn)行驅(qū)動(dòng)的電壓的1/2的電壓。

DDR方式也有多種，但在為L(zhǎng)PDDR(Low Power DDR：低功耗雙倍速)4方式的情況下，由于在存儲(chǔ)器芯片MC的內(nèi)部除了用于數(shù)據(jù)信號(hào)以外還具有用于各種信號(hào)的終端電源的功能，因此也可以如圖1所示的實(shí)施方式那樣，在布線基板IP1上不搭載終端電源用的電容器。但是，存在在旁路電容器等的目的下搭載電容器的情況。另一方面，在為未內(nèi)置終端電源的功能的方式的情況下，在來自存儲(chǔ)器芯片MC的輸出的終端部經(jīng)由終端電阻(圖示省略)連接終端電源。

在此，如圖16所示，多個(gè)存儲(chǔ)器芯片MC集中地搭載于邏輯芯片LC的芯片邊Scp1與基板邊Sip1之間的區(qū)域HSA1。因此，邏輯芯片LC的芯片邊Scp1與基板邊Sip2之間的區(qū)域HSA2中，邏輯芯片LC的周圍的空間大。于是，在本變形例中，通過在區(qū)域HSA2搭載多個(gè)電容器CTT來抑制因搭載電容器CTT而導(dǎo)致的半導(dǎo)體器件PKG2的大型化。

詳細(xì)而言，多個(gè)電容器CTT在俯視下搭載于基板邊Sip3與邏輯芯片LC的芯片邊Scp3之間、以及基板邊Sip4與邏輯芯片LC的芯片邊Scp4之間。

此外，在圖16及圖17中，作為半導(dǎo)體芯片以外的電子部件搭載在布線基板IP1上的例子，列舉搭載了作為終端電源的電容器CTT的例子進(jìn)行了說明。但是，在針對(duì)本實(shí)施方式的其他變形例中，例如，在圖16所示的多個(gè)電容器中也可以含有旁路電容器、或者去耦電容器等。

＜變形例2＞

另外，在上述實(shí)施方式中，列舉如下例子進(jìn)行了說明：在布線基板IP1上搭載邏輯芯片LC及2個(gè)存儲(chǔ)器芯片MC，不搭載半導(dǎo)體芯片以外的電子部件。但是，在布線基板IP1上搭載的半導(dǎo)體芯片的數(shù)量除了上述實(shí)施方式以外還有各種變形例。尤其是，存儲(chǔ)器芯片MC的數(shù)量根據(jù)設(shè)于半導(dǎo)體器件PKG1的系統(tǒng)而所需的存儲(chǔ)容量不同。存儲(chǔ)容量的值與存儲(chǔ)器芯片MC的數(shù)量呈正比例地變大，因此，例如，存儲(chǔ)器芯片MC的數(shù)量可以為2個(gè)以上或者1個(gè)。另外，也可以在上表面IPt上搭載多個(gè)邏輯芯片LC。另外，也可以搭載具備邏輯芯片LC及存儲(chǔ)器芯片MC以外的功能的半導(dǎo)體芯片。

以下，使用圖18～圖22對(duì)具有4個(gè)存儲(chǔ)器芯片MC的半導(dǎo)體器件PKG3及電子器件EDV2進(jìn)行說明。圖18是表示針對(duì)圖1的變形例的搭載有半導(dǎo)體器件的電子器件的俯視圖。另外，圖19是表示圖18所示的母板的上表面的放大俯視圖。此外，圖20及圖21是表示圖18所示的半導(dǎo)體器件所具有的內(nèi)部接口路徑的布線示意像的說明圖。此外，圖22是表示圖18所示的半導(dǎo)體器件的下表面?zhèn)鹊臉?gòu)造的仰視圖。

圖18所示的半導(dǎo)體器件PKG3在布線基板IP1上搭載有4個(gè)存儲(chǔ)器芯片MC，這一點(diǎn)與圖1所示的半導(dǎo)體器件PKG1不同。與圖1相比而新追加的存儲(chǔ)器芯片M3及存儲(chǔ)器芯片M4分別搭載在存儲(chǔ)器芯片M1及存儲(chǔ)器芯片M2與基板邊Sip2之間。詳細(xì)而言，存儲(chǔ)器芯片M3搭載在存儲(chǔ)器芯片M1的芯片邊Smc1與基板邊Sip1之間。另外，存儲(chǔ)器芯片M4搭載在存儲(chǔ)器芯片M2的芯片邊Smc1與基板邊Sip1之間。

也就是說，半導(dǎo)體器件PKG3具有多個(gè)存儲(chǔ)器芯片M1、M2、M3、M4，多個(gè)存儲(chǔ)器芯片M1、M2、M3、M4的每一個(gè)在俯視下搭載在邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線與布線基板IP1的基板邊Sip1之間。像這樣，在多個(gè)存儲(chǔ)器芯片MC的每一個(gè)搭載在邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線與布線基板IP1的基板邊Sip1之間的情況下，即使存儲(chǔ)器芯片MC的數(shù)量為3個(gè)以上，也能夠同樣地適用上述實(shí)施方式中說明的技術(shù)。

例如，如圖19所示，電子器件EDV2所具有的電源線VHW在俯視下與布線基板MB1的基板邊Sip1交叉，并且從布線基板MB1的基板邊Sip1側(cè)向與邏輯芯片LC重疊的區(qū)域延伸。由此，能夠使流過大電流的電源線VHW的寬度WH變寬，從而能夠增大電源電位供給路徑VDH＿P的截面面積。

另外，例如圖20及圖21所示那樣，通過將多個(gè)內(nèi)部接口電極IIF靠近邏輯芯片LC的芯片邊Scp1側(cè)而設(shè)置，能夠縮短內(nèi)部接口路徑SGN＿P1的路徑距離。

順便一提，對(duì)圖11和圖20進(jìn)行比較可知，當(dāng)存儲(chǔ)器芯片MC的數(shù)量增加時(shí)，內(nèi)部接口路徑SGN＿P1的布線密度上升。

因此，在本變形例的情況下，如圖20及圖21所示，尤其優(yōu)選的是，通過在多個(gè)不同的布線層對(duì)信號(hào)傳輸路徑進(jìn)行排布，來使內(nèi)部接口路徑SGN＿P1的布線密度降低。

例如，如圖19所示，電子器件EDV2中，向邏輯芯片LC供給電源電位VDDH(參照?qǐng)D5)的電源線VHW被排設(shè)到與邏輯芯片LC重疊的邏輯芯片LC正下方的區(qū)域。由此，與在上述實(shí)施方式中說明的電子器件EDV1同樣地，能夠縮短電源電位供給路徑VDH＿P的厚度方向上的距離。其結(jié)果是，能夠降低因在電源電位供給路徑VDH＿P中流動(dòng)電流而產(chǎn)生的發(fā)熱量，能夠抑制半導(dǎo)體器件PKG1的溫度上升。

另外，如圖19所示，多條電源線VQW的每一條在俯視下從布線基板IP1的基板邊Sip1側(cè)延伸到與多個(gè)存儲(chǔ)器芯片M1、M2的每一個(gè)重疊的區(qū)域。另外，電源線VHW在俯視下配置在與多個(gè)存儲(chǔ)器芯片M1、M2的每一個(gè)重疊的區(qū)域之間、以及與多個(gè)存儲(chǔ)器芯片M3、M4的每一個(gè)重疊的區(qū)域之間。

由此，能夠?qū)⑾虼鎯?chǔ)器芯片MC供給電源電位VDDQ(參照?qǐng)D5)的多條電源線VQW配置在多個(gè)存儲(chǔ)器芯片MC各自的正下方的任意位置，因此能夠抑制對(duì)存儲(chǔ)器芯片MC的輸入輸出電路CAC進(jìn)行驅(qū)動(dòng)的驅(qū)動(dòng)電壓的變動(dòng)。

另外，如圖22所示，半導(dǎo)體器件PKG3具有：形成于下表面IPb且向多個(gè)存儲(chǔ)器芯片MC的每一個(gè)供給電源電位VDDQ(參照?qǐng)D5)的電源面(電源用導(dǎo)體圖案)VQP、和形成在下表面IPb且向邏輯芯片LC供給比電源電位VDDQ大的電源電位VDDH(參照?qǐng)D5)的電源面(電源用導(dǎo)體圖案)VHP。另外，電源面VHP的寬度WH比電源面VQP的寬度WQ大。另外，電源面VHP在仰視下從布線基板IP1的基板邊Sip1側(cè)向與邏輯芯片LC重疊的區(qū)域延伸。由此，能夠降低將布線基板IP1和布線基板MB1電連接的部分處的發(fā)熱量。

另外，如圖22所示，在具有從基板邊Sip1側(cè)朝向與邏輯芯片LC重疊的區(qū)域延伸的電源面VHP的情況下，即使例如圖2所示的電源線VHW的排設(shè)距離小時(shí)，也能夠增大電源電位供給路徑VDH＿P的截面面積。例如，在圖19所示的電源線VHW沒有被排設(shè)到與邏輯芯片LC重疊的區(qū)域，而被排設(shè)到基板邊Sip1與和邏輯芯片LC的芯片邊Scp1重疊的線之間的情況下，電源線VHW的電阻變大。但是，通過設(shè)置從基板邊Sip1側(cè)朝向與邏輯芯片LC重疊的區(qū)域延伸的電源面VHP，能夠增大電源電位供給路徑VDH＿P的截面面積。

＜變形例3＞

另外，在上述變形例2中，對(duì)多個(gè)存儲(chǔ)器芯片MC全部搭載在芯片邊Scp1的延長(zhǎng)線與基板邊Sip1之間的實(shí)施方式進(jìn)行了說明，但也可以將多個(gè)存儲(chǔ)器芯片MC中的一部分搭載在芯片邊Scp1的延長(zhǎng)線與基板邊Sip1之間。

以下，使用圖23～圖28對(duì)具有4個(gè)存儲(chǔ)器芯片MC的半導(dǎo)體器件PKG3及電子器件EDV3進(jìn)行說明。圖23是表示針對(duì)圖1的另一變形例的搭載有半導(dǎo)體器件的電子器件的俯視圖。另外，圖24是表示圖23所示的母板的上表面的放大俯視圖。另外，圖25及圖26是表示圖23所示的半導(dǎo)體器件具有的內(nèi)部接口路徑的布線示意像的說明圖。另外，圖27是表示圖23所示的半導(dǎo)體器件的下表面?zhèn)鹊臉?gòu)造的仰視圖。

圖23所示的半導(dǎo)體器件PKG4關(guān)于在布線基板IP1上搭載有4個(gè)存儲(chǔ)器芯片MC的方面與圖1所示的半導(dǎo)體器件PKG1不同。另外，半導(dǎo)體器件PKG4中，多個(gè)存儲(chǔ)器芯片MC中的、存儲(chǔ)器芯片M3及存儲(chǔ)器芯片M4分別搭載在邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線與基板邊Sip2之間，該方面與圖18所示的半導(dǎo)體器件PKG3不同。

詳細(xì)而言，存儲(chǔ)器芯片M3在俯視下搭載在基板邊Sip3與邏輯芯片LC的芯片邊Scp3之間。另外，存儲(chǔ)器芯片M4在俯視下搭載在基板邊Sip4與邏輯芯片LC的芯片邊Scp4之間。

像這樣，即使在多個(gè)存儲(chǔ)器芯片MC中的一部分存儲(chǔ)器芯片搭載在邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線與布線基板IP1的基板邊Sip2之間的情況下，只要存儲(chǔ)器芯片M1及存儲(chǔ)器芯片M2搭載在芯片邊Scp1的延長(zhǎng)線與基板邊Sip1之間，就能夠同樣地適用上述實(shí)施方式中說明的技術(shù)。

例如，如圖24所示，電子器件EDV3所具有的電源線VHW在俯視下與布線基板MB1的基板邊Sip1交叉，并且從布線基板MB1的基板邊Sip1側(cè)向與邏輯芯片LC重疊的區(qū)域延伸。由此，能夠使流過大電流的電源線VHW的寬度WH加寬，從而能夠增大電源電位供給路徑VDH＿P的截面面積。

另外，例如圖25及圖26所示那樣，通過將多個(gè)內(nèi)部接口電極IIF靠近邏輯芯片LC的芯片邊Scp1側(cè)而設(shè)置，能夠縮短內(nèi)部接口路徑SGN＿P1的路徑距離。此外，在圖25及圖26所示的例子中，多個(gè)內(nèi)部接口電極IIF整體靠近芯片邊Scp1側(cè)而設(shè)置，但多個(gè)內(nèi)部接口電極IIF中的一部分沿著芯片邊Sip3及芯片邊Sip4形成。

像這樣，若使多個(gè)內(nèi)部接口電極IIF中的一部分沿著芯片邊Sip3及芯片邊Sip4形成，則能夠縮短到存儲(chǔ)器芯片M3、M4為止的接口路徑SGN＿P1的路徑距離。

對(duì)在上述變形例2中說明的圖20與圖25進(jìn)行比較可知，在半導(dǎo)體器件PKG4的情況下，與上述變形例2的半導(dǎo)體器件PKG3相比，能夠降低信號(hào)傳輸路徑的布線密度。因此，從降低內(nèi)部接口路徑SGN＿P1的布線密度的觀點(diǎn)來看，本變形例是有效的。

另一方面，如圖20所示那樣，關(guān)于形成于邏輯芯片LC的芯片邊Scp1的延長(zhǎng)線與布線基板IP1的基板邊Sip2之間的內(nèi)部接口路徑SGN＿P1的數(shù)量，上述變形例2的半導(dǎo)體器件PKG3的該數(shù)量比本變形例的半導(dǎo)體器件PKG4(參照?qǐng)D25)少。因此，從使外部接口路徑SGN＿P2(參照?qǐng)D19、圖24)與內(nèi)部接口路徑SGN＿P1(參照?qǐng)D20、圖25)分離的觀點(diǎn)出發(fā)，上述變形例2的方式是優(yōu)選的。

另外，如在上述實(shí)施方式的“裸芯片接合工序”中說明那樣，在圖15所示的區(qū)域HSA2沒有配置高度比邏輯芯片LC的背面LCb高的部件，由此能夠提高散熱設(shè)計(jì)的自由度。因此，從提高散熱設(shè)計(jì)的自由度的觀點(diǎn)出發(fā)，上述變形例2是優(yōu)選的。

另外，如圖24所示那樣，電子器件EDV3中，向邏輯芯片LC供給電源電位VDDH(參照?qǐng)D5)的電源線VHW被排設(shè)到與邏輯芯片LC重疊的邏輯芯片LC正下方的區(qū)域。由此，與在上述實(shí)施方式中說明的電子器件EDV1同樣地，能夠縮短電源電位供給路徑VDH＿P的厚度方向上的距離。其結(jié)果是，能夠降低因在電源電位供給路徑VDH＿P中流動(dòng)電流而產(chǎn)生的發(fā)熱量，能夠抑制半導(dǎo)體器件PKG1的溫度上升。

另外，如圖24所示，多條電源線VQW的每一條在俯視下從布線基板IP1的基板邊Sip1側(cè)延伸到與多個(gè)存儲(chǔ)器芯片M1、M2的每一個(gè)重疊的區(qū)域。另外，電源線VHW在俯視下配置在與多個(gè)存儲(chǔ)器芯片M1、M2的每一個(gè)重疊的區(qū)域之間、以及與多個(gè)存儲(chǔ)器芯片M3、M4的每一個(gè)重疊的區(qū)域之間。

由此，能夠?qū)⑾虼鎯?chǔ)器芯片MC供給電源電位VDDQ(參照?qǐng)D5)的多條電源線VQW配置在多個(gè)存儲(chǔ)器芯片MC各自的正下方的任意位置，因此能夠抑制對(duì)存儲(chǔ)器芯片MC的輸入輸出電路CAC進(jìn)行驅(qū)動(dòng)的驅(qū)動(dòng)電壓的變動(dòng)。

另外，如圖27所示，半導(dǎo)體器件PKG4具有：形成于下表面IPb且向多個(gè)存儲(chǔ)器芯片MC的每一個(gè)供給電源電位VDDQ(參照?qǐng)D5)的電源面(電源用導(dǎo)體圖案)VQP、和形成于下表面IPb且向邏輯芯片LC供給比電源電位VDDQ大的電源電位VDDH(參照?qǐng)D5)的電源面(電源用導(dǎo)體圖案)VHP。另外，電源面VHP的寬度WH比電源面VQP的寬度WQ大。另外，電源面VHP在仰視下從布線基板IP1的基板邊Sip1側(cè)向與邏輯芯片LC重疊的區(qū)域延伸。由此，能夠降低將布線基板IP1和布線基板MB1電連接的部分處的發(fā)熱量。

另外，如圖27所示，在具有從基板邊Sip1側(cè)向與邏輯芯片LC重疊的區(qū)域延伸的電源面VHP的情況下，即使當(dāng)例如圖2所示的電源線VHW的排設(shè)距離小時(shí)，也能夠增大電源電位供給路徑VDH＿P的截面面積。例如，圖24所示的電源線VHW沒有被排設(shè)到與邏輯芯片LC重疊的區(qū)域，而被排設(shè)到基板邊Sip1與和邏輯芯片LC的芯片邊Scp1重疊的線之間的情況下，電源線VHW的電阻變大。但是，通過設(shè)置從基板邊Sip1側(cè)向與邏輯芯片LC重疊的區(qū)域延伸的電源面VHP，能夠增大電源電位供給路徑VDH＿P的截面面積。

另外，當(dāng)將本變形例中說明的技術(shù)和在上述變形例1中說明的技術(shù)組合時(shí)，如圖28所示那樣，容易通過飛越式(fly-by)連接來連接控制信號(hào)傳輸路徑CTP1。圖28是表示針對(duì)圖26所示的變形例的半導(dǎo)體器件所具有的內(nèi)部接口路徑的布線示意像的說明圖。

圖28所示的半導(dǎo)體器件PKG5在布線基板IP1上搭載有多個(gè)電容器CTT，該方面與圖26所示的半導(dǎo)體器件PKG4不同。多個(gè)電容器CTT如在上述變形例1中說明那樣是與信號(hào)傳輸路徑的終端連接的終端電源用的電容器。在圖28所示的例子中，具有：從邏輯芯片LC輸出并按順序經(jīng)由存儲(chǔ)器芯片M1、存儲(chǔ)器芯片M3而與電容器CTT連接的路徑；和從邏輯芯片LC輸出并按順序經(jīng)由存儲(chǔ)器芯片M2、存儲(chǔ)器芯片M4而與電容器CTT連接的路徑。也就是說，圖28所示的信號(hào)傳輸路徑CTP1以所謂的飛越方式連接。

在此，如圖28所示，存儲(chǔ)器芯片M3在俯視下搭載在基板邊Sip3與邏輯芯片LC的芯片邊Scp3之間。另外，存儲(chǔ)器芯片M4在俯視下搭載在基板邊Sip4與邏輯芯片LC的芯片邊Scp4之間。多個(gè)電容器CTT在俯視下分別搭載在布線基板IP1的基板邊Sip2與存儲(chǔ)器芯片M3之間、以及布線基板IP1的基板邊Sip2與存儲(chǔ)器芯片M4之間。

如圖28所示，通過排列多個(gè)存儲(chǔ)器芯片MC及電容器CTT，能夠縮短以飛越方式連接時(shí)的控制信號(hào)傳輸路徑CTP1的路徑距離。

＜變形例4＞

另外，在上述實(shí)施方式中，對(duì)如圖3所示那樣電源線VHW與電源線VQW不重疊、且在布線基板MB1的最上層形成并排設(shè)電源線VHW和電源線VQW的實(shí)施方式進(jìn)行了說明。如上述實(shí)施方式那樣，在以單層排設(shè)電源線VHW和電源線VQW的情況下，可使布線構(gòu)造簡(jiǎn)單化，因此能夠降低電源電位在供給路徑中的損失。另一方面，在進(jìn)一步增大電源線VHW的寬度的情況下，因與電源線VQW之間的關(guān)系而產(chǎn)生限制。

于是，如針對(duì)上述實(shí)施方式的變形例那樣，也可以如圖29所示，將電源線VHW形成于與最上層相比位于下層的布線層。圖29是表示針對(duì)圖2的變形例的剖視圖。此外，圖29雖然是剖視圖，但為了容易觀察電子器件EDV1的結(jié)構(gòu)部件的電連接關(guān)系的例子，而省略了剖面線。

圖29所示的電子器件EDV1中，將電源線VHW形成在與最上層相比位于下層的布線層，該方面與圖2所示的電子器件EDV1不同。另外，圖29所示的電子器件EDV4中，電源線VHW的一部分與電源線VQW重疊，該方面與圖2所示的電子器件EDV1不同。

在圖29所示的例子中，從電力供給裝置RGL1輸出的電源電位供給路徑VDH＿P經(jīng)由布線基板MB1的通孔布線THW而連接到與最上層相比位于下層(例如第2層)的布線層上。通孔布線THW是通過使導(dǎo)體附著在貫穿孔的內(nèi)壁上而形成的導(dǎo)體圖案，其中該貫穿孔在厚度方向上將布線基板MB1貫穿。

另外，電源電位供給路徑VDH＿P經(jīng)由形成于與最上層相比位于下層的電源線VHW而被排設(shè)到與半導(dǎo)體器件PKG1重疊的區(qū)域。電源線VHW在俯視下與布線基板IP1的基板邊Sip1交叉并且朝向與邏輯芯片LC重疊的區(qū)域延伸，該方面與上述實(shí)施方式相同。另外，在圖29所示的例子中，電源線VHW延伸到與邏輯芯片LC重疊的區(qū)域。

并且，通過電源線VHW而被排設(shè)到與邏輯芯片LC重疊的區(qū)域的電源電位供給路徑VDH＿P經(jīng)由布線基板MB1的通孔布線THW而連通到形成于最上層的端子CN。以后，以與上述實(shí)施方式同樣的路徑，電源電位VDDH(參照?qǐng)D5)被供給到邏輯芯片LC。

根據(jù)本變形例，由于電源線VHW也可以與其他布線(在圖29所示的例子中是電源線VQW)重疊，因此能夠?qū)㈦娫淳€VHW的寬度設(shè)定為任意值。

另外，根據(jù)本變形例，如圖29所示那樣，能夠在與排設(shè)電源線VHW的路徑中沿厚度方向重疊的位置形成供給其他信號(hào)或電位的端子LD。

另外，在圖29所示的例子中，示出了電源線VHW的一部分與電源線VQW重疊的例子，但與電源線VHW重疊的布線也可以是供給例如基準(zhǔn)電位的布線和/或供給其他電源電位的布線。

＜變形例5＞

另外，在上述實(shí)施方式中，作為半導(dǎo)體器件PKG1的例子，說明了在布線基板IP1上通過面朝下安裝方式安裝半導(dǎo)體芯片的實(shí)施方式。但是，圖6所示的邏輯芯片LC、圖7所示的存儲(chǔ)器芯片MC除直接搭載在作為封裝基板的布線基板IP1上的情況以外，也可以經(jīng)由中介層搭載在布線基板IP1上。作為一例，作為針對(duì)圖2的變形例，說明如下實(shí)施方式：將圖2所示的邏輯芯片LC經(jīng)由與布線基板IP1不同的中介層用的布線基板而搭載到布線基板IP1上。圖30是表示針對(duì)圖2的變形例的電子器件的結(jié)構(gòu)例的放大剖視圖。

圖30所示的邏輯芯片LC經(jīng)由作為與布線基板IP1不同的中介層的布線基板IP2而搭載在布線基板IP1的上表面IPt上。換言之，在布線基板IP1的上表面Ipt搭載有邏輯封裝LCP，在該邏輯封裝LCP中，在布線基板IP2上搭載有邏輯芯片LC。

可以將上述實(shí)施方式中說明的與邏輯芯片LC有關(guān)的記述置換成如圖30所示那樣內(nèi)置有邏輯芯片LC的邏輯封裝LCP。此外，在將上述實(shí)施方式中說明的邏輯芯片LC置換成邏輯封裝LCP的情況下，圖6所示的多個(gè)電極PDL由以銅(Cu)為主成分的材料構(gòu)成。

另外，在圖30中，作為在布線基板IP1上搭載的半導(dǎo)體封裝的例子，代表性地列舉了內(nèi)置邏輯芯片LC的邏輯封裝LPC進(jìn)行了說明。但是，作為針對(duì)圖30的變形例，也可以搭載內(nèi)置圖7所示的存儲(chǔ)器芯片MC的存儲(chǔ)器封裝(半導(dǎo)體封裝)。也就是說，也可以將圖7所示的存儲(chǔ)器芯片MC置換成存儲(chǔ)器封裝。該情況下，圖7所示的多個(gè)電極PDM由以銅(Cu)為主成分的材料構(gòu)成。

另外，在本變形例的情況下，也可以搭載邏輯封裝LCP及存儲(chǔ)器封裝中的某一方或雙方。

另外，在上述實(shí)施方式中，使用圖13例示地說明了半導(dǎo)體器件的制造工序的概要以及在制造了半導(dǎo)體器件后將其搭載到母板上來制造圖1所示的電子器件的工序。但是，半導(dǎo)體器件的制造工序和制造電子器件的工序具有各種變形例。

例如本變形例這樣，在布線基板IP1上搭載存儲(chǔ)器封裝的情況下，具有圖31所示那樣的制造工序。圖31是表示圖13所示的制造工序的變形例的說明圖。

如使用圖30說明的變形例那樣，作為在半導(dǎo)體封裝之上搭載其他半導(dǎo)體封裝的實(shí)施方式，存在被稱為PoP(Package on Package：疊層封裝)的方式。在PoP方式中，存在如下情況：不同的制造者分別制造下層側(cè)的半導(dǎo)體器件和上層側(cè)的半導(dǎo)體器件，從各制造者購(gòu)買了半導(dǎo)體器件的企業(yè)家進(jìn)行最終的組裝。

該情況下，成為圖31所示那樣的組裝流程。即，在半導(dǎo)體器件制造工序中，在圖2所示的布線基板IP1上搭載邏輯芯片LC，在沒有搭載存儲(chǔ)器芯片MC的狀態(tài)下進(jìn)行檢查并出貨。另外，例如其他制造者制造在布線基板上搭載了存儲(chǔ)器芯片MC的存儲(chǔ)器封裝(半導(dǎo)體芯片準(zhǔn)備工序)。接下來，分別購(gòu)買了搭載有邏輯芯片LC的半導(dǎo)體器件和存儲(chǔ)器封裝的企業(yè)家將存儲(chǔ)器封裝搭載到布線基板IP1上。然后，將搭載有存儲(chǔ)器封裝的半導(dǎo)體器件搭載到圖2所示的布線基板MB上。通過以上工序得到了以PoP方式制造的半導(dǎo)體器件以及搭載有上述半導(dǎo)體器件的電子器件。

＜變形例6＞

另外，例如對(duì)上述那樣的各種變形例進(jìn)行了說明，但能夠?qū)⑸鲜稣f明的各變形例彼此組合來適用。

除此以外，以下記載了實(shí)施方式記載的內(nèi)容的一部分。

(1)一種半導(dǎo)體器件，具有：

布線基板，具有第1面、位于上述第1面的相反側(cè)的第2面以及形成于上述第2面上的多個(gè)接合區(qū)；

多個(gè)第1半導(dǎo)體芯片，分別搭載在上述布線基板的上述第1面上；以及

第2半導(dǎo)體芯片，與上述多個(gè)第1半導(dǎo)體芯片排列地搭載在上述布線基板的上述第1面上，并且對(duì)上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片進(jìn)行控制；

在俯視下，上述布線基板的周緣部具有第1基板邊、以及位于上述第1基板邊的相反側(cè)的第2基板邊，

在俯視下，上述第2半導(dǎo)體芯片的周緣部具有第1芯片邊、以及位于上述第1芯片邊的相反側(cè)的第2芯片邊，

上述第2半導(dǎo)體芯片以上述第2半導(dǎo)體芯片的上述第1芯片邊與上述布線基板的第1基板邊并列的方式搭載，

上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片搭載在上述第2半導(dǎo)體芯片的上述第1芯片邊的延長(zhǎng)線與上述第1基板邊之間，

上述布線基板具有第1電源用導(dǎo)體圖案和第2電源用導(dǎo)體圖案，上述第1電源用導(dǎo)體圖案形成在上述第2面上，且分別向上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片供給第1電源電位，上述第2電源用導(dǎo)體圖案形成在上述第2面上，且向上述第2半導(dǎo)體芯片供給比上述第1電源電位大的第2電源電位，

上述第2電源用導(dǎo)體圖案的寬度比上述第1電源用導(dǎo)體圖案的寬度大，

上述第2電源用導(dǎo)體圖案在俯視下從上述布線基板的上述第1基板邊側(cè)向與上述第2半導(dǎo)體芯片重疊的區(qū)域延伸。

(2)所述的半導(dǎo)體器件，在(1)中，

上述第2半導(dǎo)體芯片具有作為在與上述多個(gè)第1半導(dǎo)體芯片之間傳輸電信號(hào)的路徑的多個(gè)第1接口電極，

上述多個(gè)第1接口電極沿著上述第1芯片邊配置。

(3)所述的半導(dǎo)體器件，在(1)中，

上述第2電源用導(dǎo)體圖案在俯視下與和上述第2半導(dǎo)體芯片的上述第1芯片邊重疊的線交叉，并且從上述布線基板的上述第1基板邊側(cè)向與上述第2半導(dǎo)體芯片的上述第2芯片邊重疊的線延伸。

(4)所述的半導(dǎo)體器件，在(1)中，

上述布線基板具有在上述第2電源用導(dǎo)體圖案的兩側(cè)相鄰地設(shè)置的多個(gè)上述第1電源用導(dǎo)體圖案，

多個(gè)上述第1電源用導(dǎo)體圖案在俯視下與上述布線基板的上述第1基板邊交叉，并且從上述布線基板的上述第1基板邊側(cè)沿著上述第2電源用導(dǎo)體圖案延伸。

(5)所述的半導(dǎo)體器件，在(4)中，

多個(gè)上述第1電源用導(dǎo)體圖案的每一個(gè)第1電源用導(dǎo)體圖案在俯視下從上述布線基板的上述第1基板邊側(cè)延伸到與上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片重疊的區(qū)域，

上述第2電源用導(dǎo)體圖案在俯視下配置在與上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片重疊的區(qū)域之間。

(6)所述的半導(dǎo)體器件，在(1)中，

上述多個(gè)接合區(qū)包括：

不經(jīng)由上述第2半導(dǎo)體芯片地與上述多個(gè)第1半導(dǎo)體芯片電連接的第1信號(hào)端子；和

經(jīng)由上述第2半導(dǎo)體芯片而與上述多個(gè)第1半導(dǎo)體芯片電連接的多個(gè)第2信號(hào)端子，

上述第1信號(hào)端子的數(shù)量比上述第2信號(hào)端子的數(shù)量少。

(7)所述的半導(dǎo)體器件，在(1)中，

在俯視下，上述布線基板的周緣部具有：與上述第1基板邊及上述第2基板邊交叉的第3基板邊、以及位于上述第3基板邊的相反側(cè)的第4基板邊，

在上述布線基板的上述第1面上搭載有與上述多個(gè)第1半導(dǎo)體芯片電連接的多個(gè)電容器，

在俯視下，上述第2半導(dǎo)體芯片的周緣部具有：與上述第1芯片邊及上述第2芯片邊交叉的第3芯片邊、以及位于上述第3芯片邊的相反側(cè)的第4芯片邊，

上述多個(gè)電容器在俯視下搭載在上述第3基板邊與上述第2半導(dǎo)體芯片的上述第3芯片邊之間、以及上述第4基板邊與上述第2半導(dǎo)體芯片的上述第4芯片邊之間。

(8)所述的半導(dǎo)體器件，在(1)中，

上述半導(dǎo)體器件具有多個(gè)第3半導(dǎo)體芯片，該多個(gè)第3半導(dǎo)體芯片分別搭載在上述布線基板的上述第1面上，并且被上述第2半導(dǎo)體芯片控制，

上述多個(gè)第3半導(dǎo)體芯片在俯視下搭載在上述多個(gè)第1半導(dǎo)體芯片與上述第1基板邊之間。

(9)所述的半導(dǎo)體器件，在(1)中，

上述半導(dǎo)體器件具有多個(gè)第3半導(dǎo)體芯片，該多個(gè)第3半導(dǎo)體芯片分別搭載在上述布線基板的上述第1面上，并且被上述第2半導(dǎo)體芯片控制，

在俯視下，上述布線基板的周緣部具有：與上述第1基板邊及上述第2基板邊交叉的第3基板邊、以及位于上述第3基板邊的相反側(cè)的第4基板邊，

在俯視下，上述第2半導(dǎo)體芯片的周緣部具有：與上述第1芯片邊及上述第2芯片邊交叉的第3芯片邊、以及位于上述第3芯片邊的相反側(cè)的第4芯片邊，

上述多個(gè)第3半導(dǎo)體芯片在俯視下搭載在上述第3基板邊與上述第2半導(dǎo)體芯片的上述第3芯片邊之間、以及上述第4基板邊與上述第2半導(dǎo)體芯片的上述第4芯片邊之間。

(10)所述的半導(dǎo)體器件，在(9)中，

在上述布線基板的上述第1面上搭載有與上述多個(gè)第1半導(dǎo)體芯片電連接的多個(gè)電容器，

上述多個(gè)電容器在俯視下搭載在上述第2基板邊與上述多個(gè)第3半導(dǎo)體芯片之間。

(11)一種電子器件，具有：

第1布線基板，具有第1面及位于上述第1面的相反側(cè)的第2面；以及

搭載在上述第1布線基板的上述第1面上的半導(dǎo)體器件，該半導(dǎo)體器件具有第2布線基板、多個(gè)第1半導(dǎo)體芯片、和第2半導(dǎo)體芯片，上述第2布線基板具有第3面、位于上述第3面的相反側(cè)的第4面以及形成在上述第4面上的多個(gè)接合區(qū)，上述多個(gè)第1半導(dǎo)體芯片分別搭載在上述第2布線基板的上述第3面上，上述第2半導(dǎo)體芯片與上述多個(gè)第1半導(dǎo)體芯片排列地搭載在上述第2布線基板的上述第3面上，并且控制上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片，

在俯視下，上述第2布線基板的周緣部具有第1基板邊、以及位于上述第1基板邊的相反側(cè)的第2基板邊，

在俯視下，上述第2半導(dǎo)體芯片的周緣部具有第1芯片邊、以及位于上述第1芯片邊的相反側(cè)的第2芯片邊，

上述第2半導(dǎo)體芯片以上述第2半導(dǎo)體芯片的上述第1芯片邊與上述第2布線基板的第1基板邊并列的方式搭載，

上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片搭載在上述第2半導(dǎo)體芯片的上述第1芯片邊的延長(zhǎng)線與上述第1基板邊之間，

上述第1布線基板具有：向上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片供給第1電源電位的多條第1電源線、和向上述第2半導(dǎo)體芯片供給第2電源電位并設(shè)置在上述多條第1電源線之間的第2電源線，

上述第2電源線在俯視下與上述第2布線基板的上述第1基板邊交叉，并且從上述第2布線基板的上述第1基板邊側(cè)向與上述第2半導(dǎo)體芯片重疊的區(qū)域延伸，

多條上述第1電源線的每一條第1電源線在俯視下從上述第2布線基板的上述第1基板邊側(cè)延伸到與上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片重疊的區(qū)域，

上述第2電源線在俯視下配置在與上述多個(gè)第1半導(dǎo)體芯片的每一個(gè)第1半導(dǎo)體芯片重疊的區(qū)域之間。

附圖標(biāo)記說明

CAC 輸入輸出電路

CC1 電容器

ChA0、ChA1、ChB0、ChB1 通道

CKP1、CKP2 時(shí)鐘信號(hào)傳輸路徑

CN 端子(安裝基板端子)

CR 芯層(芯材、芯絕緣層)

CTL 控制電路

CTP1、CTP2 控制信號(hào)傳輸路徑

CTT 電容器

DA1、DA2 區(qū)域

DBA 芯片搭載區(qū)域

DTP1、DTP2 數(shù)據(jù)信號(hào)傳輸路徑

EDV1、EDV2、EDV3、EDV4 電子器件(電子設(shè)備)

HSA1、HSA2 區(qū)域

IIF 內(nèi)部接口電極(接口端子)

IL、SR1、SR2 絕緣層

IP1、IP2 布線基板(中介層)

IPb 下表面(面、主面、安裝面)

IPs 側(cè)面

IPt 上表面(面、主面、芯片搭載面)

LC 邏輯芯片(半導(dǎo)體芯片)

LCb、MCb 背面(主面、下表面)

LCP 邏輯封裝

LCs、MCs 側(cè)面

LCt、MCt 表面(主面、上表面)

LD 端子(接合區(qū)、外部連接端子)

M1、M2、M3、M4、MC 存儲(chǔ)器芯片(半導(dǎo)體芯片)

MB1 布線基板(母板、安裝基板)

MBb 下表面(面、背面)

MBt 上表面(面、半導(dǎo)體器件搭載面)

MW 布線(安裝基板布線、母板布線)

OIF 外部接口電極(接口端子)

PDL、PDM 電極(芯片端子、接合焊盤)

PKG1、PKG2、PKG3、PKG4、PKG5 半導(dǎo)體器件

PRC 運(yùn)算處理電路

RAM 存儲(chǔ)器電路(存儲(chǔ)電路)

RGCN 端子

RGL1 電力供給裝置(調(diào)整器)

SBc 突起電極

SBp 焊錫球(焊錫材料、外部端子、電極、外部電極)

Scp1、Scp2、Scp3、Scp4、Smc1、Smc2、Smc3、Smc4 芯片邊

SGCN、SGLD 端子

SGN＿DAT1、SGN＿DAT2 數(shù)據(jù)信號(hào)

SGN＿CLK1、SGN＿CLK2 時(shí)鐘信號(hào)

SGN＿CTL1、SGN＿CTL1 控制信號(hào)

SGN＿P1 內(nèi)部接口路徑(內(nèi)部傳輸路徑)

SGN＿P2 外部接口路徑(外部傳輸路徑)

SGW 信號(hào)線

Sip1、Sip2、Sip3、Sip4 基板邊

SR1、SR2、 絕緣膜

SRk1、SRk2 開口部

TCS 接合焊盤(接合引線、半導(dǎo)體芯片連接用端子)

THW、TW 通孔布線

TM2 多個(gè)端子

UF 底部填充樹脂(絕緣性樹脂)

VA 過孔

VDDH、VDDL、VDDQ 電源電位

VDH＿P、VDL＿P、VDQ＿P 電源電位供給路徑

VHCN、VLCN、VQCN 端子(電源電位供給用端子)

VHLD、VLLD、VQLD 端子(接合區(qū)、電源電位供給用接合區(qū))

VHP、VQP 電源面(電源用導(dǎo)體圖案)

VHW、VQW 電源線(布線)

VQP 電源面(電源用導(dǎo)體圖案)

VSS 基準(zhǔn)電位

VSS＿P 基準(zhǔn)電位供給路徑

WH 寬度

WL1 布線層

WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10 布線層

WH、WQ 寬度

WR 布線