本申請(qǐng)涉及2014年4月25日提交的系列號(hào)為14/261,622的美國(guó)非臨時(shí)專利申請(qǐng)并要求該申請(qǐng)的優(yōu)先權(quán)，該申請(qǐng)以引用方式整體并入本文。

技術(shù)領(lǐng)域

本公開涉及包含使用III-V族材料的場(chǎng)效應(yīng)晶體管的半導(dǎo)體結(jié)構(gòu)以及涉及其制造方法。

背景技術(shù)：

包含由III-V族材料、具體而言場(chǎng)效應(yīng)晶體管(FET)并且具體而言高電子遷移率晶體管(HEMT)制作的集成電路的半導(dǎo)體結(jié)構(gòu)具有理想的電子學(xué)特性。由于III-V族材料本體可能難以制造或處理，因此已知的是在生長(zhǎng)基材上生長(zhǎng)III-V族材料層，并且在所生長(zhǎng)的III-V族材料層上制造期望的半導(dǎo)體結(jié)構(gòu)。例如，已知的是在Si生長(zhǎng)基材上生長(zhǎng)GaN層，以避免需要使用GaN基材本體。

但是，III-V族材料與生長(zhǎng)基材的材料之間的晶格失配，最終在生長(zhǎng)于生長(zhǎng)基材上的III-V族材料層中產(chǎn)生有害缺陷。例如，在GaN和Si之間存在晶格失配。因而斷定，生長(zhǎng)于Si上的GaN層具有結(jié)構(gòu)缺陷，缺陷的數(shù)目和大小隨生長(zhǎng)于Si基材上的GaN的厚度而增加。

因?yàn)槔缬捎赟i表面上的以取向生長(zhǎng)方式沉積的原子的遷移導(dǎo)致難以在Si上生長(zhǎng)GaN，已知的是首先在相對(duì)較低的溫度下在Si層上沉積GaN緩沖層。該“較低”溫度可以降低原子遷移，從而使得可以均勻地覆蓋Si基材。然后，在該GaN緩沖層的頂部上生長(zhǎng)GaN主層，該GaN主層之后被用于制造集成電路如GaN HEMT。

圖1顯示半導(dǎo)體結(jié)構(gòu)10，該半導(dǎo)體結(jié)構(gòu)包括生長(zhǎng)于GaN緩沖層14的頂部上的GaN主層/溝道層12，該GaN緩沖層自身生長(zhǎng)于Si基材16上。在GaN主層12的頂部上沉積有薄的AlGaN阻擋層18。

圖2顯示在結(jié)構(gòu)10上形成的GaN HEMT FET 19。在AlGaN阻擋層18的一部分中形成薄的柵絕緣層20，在該柵絕緣層的頂部上形成柵電極層22。源電極層24和漏電極層26穿過(guò)AlGaN阻擋層18而被形成并與GaN主層/溝道層12的一些部分接觸，該源電極層和漏電極層分別在柵電極層22的一側(cè)上。在柵電極層22的頂部上形成柵場(chǎng)板層28。介電層30覆蓋著HEMT 19。源極焊點(diǎn)(source pad)層31在介電層30的頂部上形成，并通過(guò)通道(via)被連接到源電極層24。柵極焊點(diǎn)(gate pad)層32在介電層30的頂部上形成，并通過(guò)管路被連接到柵場(chǎng)板層28。漏極焊點(diǎn)(drain pad)層33在介電層30的頂部上形成，并通過(guò)管路被連接到漏電極層26。

為了使GaN HEMT如HEMT 19實(shí)現(xiàn)例如600V擊穿電壓，GaN緩沖層14的厚度必須為至少4μm。但是，在Si基材16上形成具有這樣的厚度的GaN緩沖層14會(huì)在GaN緩沖層14中產(chǎn)生物理缺陷，進(jìn)而在GaN主層/溝道層12中產(chǎn)生物理缺陷，這會(huì)對(duì)在GaN主層中形成的任何集成電路的性能造成不利影響。因此，在Si基材上形成具有為實(shí)現(xiàn)期望的電學(xué)特性所需的厚度的GaN緩沖層14，會(huì)導(dǎo)致制造產(chǎn)率低下而制造成本升高。

Chyurlia, P. N.、Semond, F.、Lester, T.、Bardwell, J. A.、Rolfe, S.、Tang, H.和Tarr, N. G. (2010)在“硅<111>基材上單片集成AlGaN/GaN HFET和MOS”，《電子學(xué)通訊》，第46卷，第3期（Chyurlia, P. N., Semond, F., Lester, T., Bardwell, J. A., Rolfe, S., Tang, H., & Tarr, N. G. (2010), in “Monolithic integration of AlGaN/GaN HFET with MOS on silicon< 111> substrates”, Electronics letters,46(3)）中，公開了單片集成在硅(111)基材上的AlGaN/GaN HFET和硅MOSFET。使用了差異異質(zhì)取向生長(zhǎng)技術(shù)在硅(111)基材上生長(zhǎng)AlGaN/GaN HFET層，同時(shí)留下原子上光滑的硅(atomically smooth silicon)的保護(hù)區(qū)，MOSFET在該保護(hù)區(qū)中創(chuàng)建。

Dargis, R.、Clark, A.、Arkun, E.、Roucka, R.、Williams, D.、Smith, R.和Lebby, M. (2012)在“取向生長(zhǎng)的Si和Gd2O3異質(zhì)結(jié)構(gòu)：用于GaN/Si發(fā)光裝置的具有應(yīng)力管理功能的分布式布拉格反射器”，《電化學(xué)學(xué)會(huì)固態(tài)科學(xué)與技術(shù)雜志》，第1卷，第5期，第246-249頁(yè)(Dargis, R., Clark, A., Arkun, E., Roucka, R., Williams, D., Smith, R., & Lebby, M. (2012), in“Epitaxial Si and Gd2O3 Heterostructures: Distributed Bragg Reflectors with Stress Management Function for GaN on Si Light Emitting Devices”, ECS Journal of Solid State Science and Technology,1(5),P246-P249)中，公開了直接生長(zhǎng)于Si上的GaN層中的拉伸應(yīng)力對(duì)于這種技術(shù)在電子學(xué)和光學(xué)裝置中的實(shí)施是一個(gè)嚴(yán)重障礙。他們指出，可通過(guò)使用生長(zhǎng)于Si基材上的取向生長(zhǎng)緩沖層進(jìn)行應(yīng)力管理來(lái)解決這個(gè)問(wèn)題。在他們的這個(gè)研究工作中提出了異質(zhì)取向生長(zhǎng)的Si和Gd₂O₃多層結(jié)構(gòu)，該異質(zhì)取向生長(zhǎng)多層結(jié)構(gòu)既可用作GaN取向生長(zhǎng)層的拉伸應(yīng)變補(bǔ)償緩沖，也可用作發(fā)光裝置的有效反射器。制作了三周期(three-period)分布式布拉格反射器。它在450nm的設(shè)計(jì)波長(zhǎng)處顯示出82%反射率。對(duì)具有該生長(zhǎng)的結(jié)構(gòu)的20mm直徑晶片進(jìn)行原位曲率測(cè)量，顯示了在該Gd₂O₃–Si多層結(jié)構(gòu)中具有壓縮應(yīng)力。該壓縮應(yīng)力可補(bǔ)償在GaN層的后續(xù)生長(zhǎng)和冷卻中產(chǎn)生的拉伸應(yīng)力。

Lee, H. S.、Ryu, K.、Sun, M.和Palacios, T. (2012)在“GaN HEMT和Si (100) MOSFET的在晶片水平上的異質(zhì)集成”，《IEEE電子裝置通訊》，第33卷，第2期，第200至202頁(yè)(Lee, H. S., Ryu, K., Sun, M., & Palacios, T. (2012), in “Wafer-Level Heterogeneous Integration of GaN HEMTs and Si (100) MOSFETs”, Electron Device Letters,IEEE,33(2), 200-202)中，公開了用于GaN和Si裝置的異質(zhì)集成的技術(shù)，該技術(shù)可放大到至少達(dá)4英寸晶片并且與常規(guī)的Si制作兼容。該提議的技術(shù)的關(guān)鍵步驟，是通過(guò)將絕緣體上硅(100)晶片(SOI)接合到硅(111)晶片上具AlGaN/GaN氮化物表面來(lái)制作Si(100)-GaN-Si混合晶片。使用二氧化硅薄層來(lái)增強(qiáng)SOI晶片和AlGaN/GaN晶片之間的接合。使用這個(gè)技術(shù)，在4英寸的混合晶片上制作了SipMOSFET和GaN高電子遷移率晶體管。由于GaN及由該轉(zhuǎn)移方法得到的高質(zhì)量半導(dǎo)體材料的高溫穩(wěn)定性，這些裝置表現(xiàn)出優(yōu)良的性能。已制作了混合式功率放大器作為電路樣板，該電路樣板顯示了這樣的潛在可能，即把GaN裝置和Si裝置集成在同一電路片上，以使高效功率放大器、混合信號(hào)電路和數(shù)字電子裝置具有新的性能。

已公布的專利申請(qǐng)US2011-140172公開了III族氮化物裝置，所述裝置包括III族氮化物層的堆疊(stack)、鈍化層和導(dǎo)電觸點(diǎn)。該堆疊包括具有2DEG溝道的溝道層、阻擋層和隔離層。一個(gè)鈍化層直接接觸位于與溝道層相對(duì)的一側(cè)上的隔離層的表面，并且是電絕緣層。該III族氮化物層的堆疊和該第一鈍化層形成具有接近該第一鈍化層的反面和接近該阻擋層的正面的結(jié)構(gòu)。另一個(gè)鈍化層在該結(jié)構(gòu)的正面上?？梢圆糠只蛲耆コ腥毕莸某珊撕蛻?yīng)力管理層，所述有缺陷的成核和應(yīng)力管理層在成形過(guò)程中形成緩沖層。

仍需要這樣一種III-V族FET，它的制造產(chǎn)率可以比已知的III-V族FET要高，而制造成本較低。

技術(shù)實(shí)現(xiàn)要素：

本公開的一個(gè)實(shí)施方案涉及一種半導(dǎo)體電路，該半導(dǎo)體電路包括通過(guò)金屬層附接到操作基材(handle substrate)的III-V族材料結(jié)構(gòu)，其中該III-V族材料結(jié)構(gòu)包括：第一III-V族材料層，該第一層具有底部表面和頂部表面；在該第一III-V族材料層的該頂部表面上形成的第二III-V族材料層；在該第一III-V族材料層的該底部表面上形成的第一介電層；和具有與該第二III-V族材料層的頂部表面接觸的源電極和漏電極的FET晶體管；該FET晶體管被第二介電層覆蓋；并且該第二介電層被所述金屬層覆蓋；并且其中所述金屬層被連接到所述源電極。

根據(jù)本公開的一個(gè)實(shí)施方案，該III-V族材料是GaN。

根據(jù)本公開的一個(gè)實(shí)施方案，所述金屬層包括第一金屬亞層和第二金屬亞層，該第一金屬亞層被沉積在該第二介電層的頂部上然后被平面化，該第二金屬亞層被沉積在該操作基材的底部表面上；該第一和第二金屬亞層被接合在一起。

根據(jù)本公開的一個(gè)實(shí)施方案，所述金屬層是金。

根據(jù)本公開的一個(gè)實(shí)施方案，該晶體管的漏電極被連接到橫貫至少該第一和第二III-V族材料層的通道。

根據(jù)本公開的一個(gè)實(shí)施方案，該半導(dǎo)體電路包括在該第二III-V族材料層上形成的阻擋層，至少是在位于該晶體管的源電極和漏電極之間的區(qū)域上形成。

根據(jù)本公開的一個(gè)實(shí)施方案，該阻擋層是AlGaN層。

根據(jù)本公開的一個(gè)實(shí)施方案，該晶體管包括在柵介電層上方形成的柵電極，而該柵介電層在該阻擋層的一部分上方形成。

根據(jù)本公開的一個(gè)實(shí)施方案，該晶體管的柵電極連接到橫貫至少該第一和第二III-V族材料層的通道。

根據(jù)本公開的一個(gè)實(shí)施方案，所述金屬層通過(guò)通道被連接到所述源電極，所述通道與所述金屬層的接觸面積大于與所述源電極的接觸面積。

根據(jù)本公開的一個(gè)實(shí)施方案，所述金屬層通過(guò)多個(gè)通道被連接到所述源電極。

本公開的一個(gè)實(shí)施方案涉及一種制造III-V族半導(dǎo)體電路的方法，該方法包括：在生長(zhǎng)基材上形成第一III-V族材料層；在該第一III-V族材料層上形成第二III-V族材料層；形成具有與該第二III-V族材料層的頂部表面接觸的源電極和漏電極的FET晶體管；在該FET晶體管的上方形成頂部介電層；在該頂部介電層的上方形成金屬層，其中所述金屬層被連接到所述源電極；將操作基材附接到該金屬層的頂部表面；從該第一III-V族材料層的底部去除該生長(zhǎng)基材；并且在該第一III-V族材料層的底部上形成底部介電層。

根據(jù)本公開的一個(gè)實(shí)施方案，該III-V族材料是GaN。

根據(jù)本公開的一個(gè)實(shí)施方案，該生長(zhǎng)基材是Si基材。

根據(jù)本公開的一個(gè)實(shí)施方案，該方法所包括的將操作基材附接到該金屬層的頂部表面的步驟包括：使所述金屬層的頂部表面平面化；在該操作基材的底部表面上形成另一金屬層；并且將所述金屬層的經(jīng)平面化的頂部表面熱接合到所述另一金屬層。

根據(jù)本公開的一個(gè)實(shí)施方案，所述金屬層是金。

根據(jù)本公開的一個(gè)實(shí)施方案，該方法包括將該晶體管的漏電極連接到橫貫至少該第一和第二III-V族材料層的通道。

根據(jù)本公開的一個(gè)實(shí)施方案，該方法包括在該第二III-V族材料層的頂部表面上形成阻擋層，至少在位于該晶體管的源電極和漏電極之間的區(qū)域上形成。

根據(jù)本公開的一個(gè)實(shí)施方案，該阻擋層是AlGaN層。

根據(jù)本公開的一個(gè)實(shí)施方案，該方法包括在該阻擋層的一部分的上方形成柵介電層，并且在所述柵介電層的上方形成該晶體管的柵電極。

根據(jù)本公開的一個(gè)實(shí)施方案，該方法包括將該晶體管的柵電極連接到橫貫至少該第一和第二III-V族材料層的通道。

根據(jù)本公開的一個(gè)實(shí)施方案，該方法包括通過(guò)通道將所述金屬層連接到所述源電極，所述通道與所述金屬層的接觸面積大于與所述源電極的接觸面積。

根據(jù)本公開的一個(gè)實(shí)施方案，該方法包括通過(guò)多個(gè)通道將所述金屬層連接到所述源電極。

根據(jù)本公開的一個(gè)實(shí)施方案，從該第一III-V族材料層的底部去除該生長(zhǎng)基材包括：以機(jī)械方式去除該生長(zhǎng)基材的第一部分；并且以化學(xué)方式去除該生長(zhǎng)基材的保持附接到該第一III-V族材料層的底部的那部分。

附圖說(shuō)明

圖1顯示已知的III-V族半導(dǎo)體結(jié)構(gòu)。

圖2顯示在圖1的半導(dǎo)體結(jié)構(gòu)上形成的GaN HEMT FET。

圖3顯示根據(jù)本公開的一個(gè)實(shí)施方案的FET。

圖4A-G示出根據(jù)本公開的一個(gè)實(shí)施方案的FET制造過(guò)程。

圖5是圖4G中所示的FET的頂視圖。

圖6顯示根據(jù)本公開的一個(gè)實(shí)施方案的FET。

具體實(shí)施方式

在以下描述中，給出了許多具體細(xì)節(jié)以清楚地描述本文公開的各個(gè)具體實(shí)施方案。但是，本領(lǐng)域技術(shù)人員會(huì)理解，受權(quán)利要求書保護(hù)的本發(fā)明在實(shí)施時(shí)可以沒(méi)有下文討論的全部具體細(xì)節(jié)。在其他情況下，沒(méi)有描述公知的特征，以免對(duì)本發(fā)明喧賓奪主。

圖3顯示根據(jù)本公開的一個(gè)實(shí)施方案的在結(jié)構(gòu)34上形成的GaN HEMT FET 19。在圖3中，結(jié)構(gòu)34基本上與圖1的結(jié)構(gòu)10相同，例外的是GaN緩沖層14可以比圖1的GaN緩沖層14薄，在下文中詳述。根據(jù)本公開的一個(gè)實(shí)施方案，結(jié)構(gòu)34包括介電層35，而結(jié)構(gòu)10包括生長(zhǎng)基材16。在結(jié)構(gòu)34上形成的HEMT 19可以與在結(jié)構(gòu)10上形成的HEMT 19相同。

根據(jù)本公開的一個(gè)實(shí)施方案，在介電層30上形成金屬（例如金）層38。根據(jù)本公開的一個(gè)實(shí)施方案，操作基材40附接到金屬層38的頂部表面。任選地，一個(gè)或多個(gè)在介電層30中被形成為互相平行的源極場(chǎng)板36（圖中以虛線示出兩個(gè)板）可被連接到該將源電極24連接到金屬層38的通道的不同高度。

根據(jù)本公開的一個(gè)實(shí)施方案，在介電層30上形成金屬層38后，將金屬層38的頂部表面平面化并裝配到在操作基材40的底部表面上形成的金屬層42。

根據(jù)本公開的一個(gè)實(shí)施方案，操作基材40可為AIN基材，例如AIN晶片。金屬層42可為與金屬層38相同的金屬，例如金。

根據(jù)本公開的一個(gè)實(shí)施方案，金屬層38和金屬層42可熱接合在一起。任選進(jìn)行的金屬層38頂部表面的平面化，有利于將金屬層38與金屬層42裝配在一起。

圖4A-G示出根據(jù)本公開的一個(gè)實(shí)施方案的FET 19制造過(guò)程。

圖4A示出在生長(zhǎng)基材16的頂部上形成緩沖層14。根據(jù)本公開的一個(gè)實(shí)施方案，緩沖層14可為GaN層，生長(zhǎng)基材16可為Si(111)晶片?？墒褂肕OCVD工藝在基材16上取向生長(zhǎng)出緩沖層14。根據(jù)本公開的一個(gè)實(shí)施方案，緩沖層14可為AlGaN。

圖4B示出在緩沖層14的頂部上形成溝道層12。根據(jù)本公開的一個(gè)實(shí)施方案，可使用MOCVD工藝在緩沖層14上取向生長(zhǎng)出溝道層12。

圖4C示出在溝道層12上形成FET 19。例如，可在溝道層12的頂部上生長(zhǎng)出阻擋層18，然后在FET 19的溝道區(qū)上方的一部分阻擋層18中形成薄的柵絕緣層20。然后可在柵絕緣層20的頂部上形成柵電極層22。源電極24和漏電極26可穿過(guò)阻擋層18而被形成并接觸溝道層12，該源電極和漏電極分別在該FET的溝道區(qū)的一側(cè)。根據(jù)一個(gè)實(shí)施方案，阻擋層18可為AlGaN層。

圖4D示出形成FET 19的又一步驟，在柵場(chǎng)板層28在柵電極層22的頂部上形成之后并且在介電層30在HEMT 19上方形成之后介電層30可包括在柵場(chǎng)板層28之前形成的第一亞層和在柵場(chǎng)板層28的頂部上形成的第二亞層。圖4D示意性示出了介電層30的頂部表面可適形于FET 19的起伏，從而不是平坦的。根據(jù)本公開的一個(gè)實(shí)施方案。

圖4E示出在介電層30的頂部上形成金屬層38后的圖4D的FET 19。金屬層38可為金層或者另一種導(dǎo)電材料的層。根據(jù)本公開的一個(gè)實(shí)施方案，將金屬層38的頂部表面平面化。根據(jù)本公開的一個(gè)實(shí)施方案，例如通過(guò)至少一個(gè)穿過(guò)介電層30而被形成的通道44使金屬層38連接到源電極24。根據(jù)本公開的一個(gè)實(shí)施方案，提供通道44以與源電極24具有大的接觸表面和與金屬層38具有大的接觸表面。根據(jù)本公開的一個(gè)實(shí)施方案，金屬層38具有與FET 19的最大高度相等的最小高度。根據(jù)本公開的一個(gè)實(shí)施方案，金屬層38具有4μm的最小高度。根據(jù)本公開的一個(gè)實(shí)施方案，金屬層38可具有30μm的最小高度，以便使用化學(xué)機(jī)械拋光對(duì)金屬層38的頂部表面進(jìn)行平面化。

根據(jù)本公開的一個(gè)實(shí)施方案，通道44與源電極24的接觸表面小于通道44與金屬層38的接觸表面。

圖4F示出在將操作基材40附接到金屬層38的頂部表面之后的圖4E的FET 19。根據(jù)本公開的一個(gè)實(shí)施方案，在操作基材40的底部表面上形成金屬層42，然后再將金屬層38和42裝配在一起，例如通過(guò)熱壓力接合來(lái)裝配?？梢允褂闷渌雍戏椒?，如環(huán)氧樹脂接合、共晶接合、焊接合。

圖4G示出去除生長(zhǎng)基材16之后的圖4F的FET 19。根據(jù)本公開的一個(gè)實(shí)施方案，可首先以機(jī)械方式去除生長(zhǎng)基材16的底部部分，然后以化學(xué)方式去除生長(zhǎng)基材16的保持附接到GaN緩沖層14的底部的那部分。

根據(jù)本公開的一個(gè)實(shí)施方案，然后在GaN緩沖層14的底部上形成介電層35。根據(jù)本公開的一個(gè)實(shí)施方案，介電層35的介電材料可為Al2O3、AlN、SiN、SiO2、HfO2或這些材料的組合。根據(jù)本公開的一個(gè)實(shí)施方案，可使用至少一個(gè)通道50，將柵場(chǎng)板28連接到在介電層35的底部上形成的柵接觸焊點(diǎn)48。根據(jù)本公開的一個(gè)實(shí)施方案，可使用至少一個(gè)通道54，將漏電極26連接到在介電層35的底部上形成的漏極接觸焊點(diǎn)52。

圖5代表圖4G的FET 19的頂視圖，該頂視圖是沿著與基材的表面平行的平面A-A切過(guò)介電層30得到的。如圖5中所示，可使用多個(gè)通道44將源電極24連接到金屬層38。通道44被示出為具有基本上圓形的截面，但根據(jù)本公開的一個(gè)實(shí)施方案，通道44可具有伸長(zhǎng)的截面，以與源電極24和金屬板38具有更大的接觸表面。任選地，可使用超過(guò)一個(gè)通道50將柵場(chǎng)板28（或者直接將柵電極22）連接到柵接觸焊點(diǎn)48。任選地，可使用超過(guò)一個(gè)通道54將漏電極連接到漏極接觸焊點(diǎn)52。

本發(fā)明人已發(fā)現(xiàn)，根據(jù)本公開的FET如HEMT 19（例如在圖4G中所示）較之具有相同尺寸和材料但根據(jù)已知工藝制作的FET（如圖2中所示）具有優(yōu)良的電學(xué)特性，具體而言優(yōu)良的擊穿電壓。這種優(yōu)良的電學(xué)特性是通過(guò)以下方面的組合效應(yīng)得到的：

-由于將源電極24連接到金屬板38，降低了與FET的源的電連接的電阻系數(shù)；

-增加了源電極24中積聚的熱量的散發(fā)；及

-提高了緩沖層14的擊穿電壓。

根據(jù)本公開的一個(gè)實(shí)施方案，緩沖層14可具有比根據(jù)公知工藝得到的緩沖層14小的厚度。在這個(gè)實(shí)施方案中，根據(jù)本公開的FET達(dá)到了優(yōu)良的電學(xué)特性，如擊穿電壓提高，這主要是由于降低了與FET的源的電連接的電阻系數(shù)并且增加了源電極24中積聚的熱量的散發(fā)，增加熱量的散發(fā)是由于將源電極24連接到金屬板38。另一方面，因?yàn)榫彌_層14的厚度減少，在緩沖層14上生長(zhǎng)的溝道層12的由于晶格失配所致的缺陷水平與根據(jù)公知工藝在緩沖層14上生長(zhǎng)的溝道層12相比降低。因此，根據(jù)本公開的這種實(shí)施方案的具有厚度減少的緩沖層14的FET，與根據(jù)公知工藝制作的具有相同尺寸和材料的FET相比，具有優(yōu)良的電學(xué)特性并且制作缺陷水平降低。

例如，本發(fā)明人已證實(shí)，圖4G中所示的FET如HEMT 19與圖2的具有相同尺寸和材料的HEMT 19相比可具有更高的擊穿電壓，圖4G中所示的FET的GaN緩沖層14的厚度為圖2的GaN緩沖層14的厚度的一半。

如上所詳述，本發(fā)明的實(shí)施方案可包括第一III-V族材料（如GaN）層14和第二III-V族材料（如GaN）層12，該第二層12在該第一層14的頂部表面上形成。但是，本公開并不限于III-V族材料為GaN。其他可能的III-V族材料包括例如GaAs、InP、SiC。

已描述了包括兩個(gè)III-V族材料層12和14的本發(fā)明實(shí)施方案。生長(zhǎng)兩個(gè)III-V族材料層的做法，允許通過(guò)如下方式在生長(zhǎng)基材上生長(zhǎng)出具有期望特性的III-V族材料層12：在生長(zhǎng)基材16上生長(zhǎng)出具有較差特性的第一III-V族材料層14，然后在所述第一III-V族材料層14上生長(zhǎng)出具有期望的特性的第二III-V族材料層12。具有較差特性的第一III-V族材料層14的生長(zhǎng)可在較低的溫度下進(jìn)行，而具有期望特性的第二III-V族材料層12的生長(zhǎng)可在較高溫度下進(jìn)行。

但是，本發(fā)明的實(shí)施方案還包括僅具有一層III-V族材料的半導(dǎo)體結(jié)構(gòu)，如果具有期望特性的III-V族材料層可直接在生長(zhǎng)基材上生長(zhǎng)的話。將圖3和4B-4G中的層14和層12視為單個(gè)材料層，即示出這種實(shí)施方案。

圖6示出本公開的一個(gè)實(shí)施方案，其中源電極24和金屬板38之間的至少一個(gè)通道44被布置成使得它與金屬板38的接觸表面大于它與源電極24的接觸表面。本發(fā)明人已注意到，這種布置方式使得可以在操作FET 19時(shí)在金屬板38中實(shí)現(xiàn)更加均勻的電場(chǎng)分布，從而進(jìn)一步改進(jìn)FET 19的電學(xué)特性。應(yīng)指出的是，圖6示出的情況是通道44具有構(gòu)成線性錐形(linear cone)的壁，但是根據(jù)本公開的一個(gè)實(shí)施方案，通道44還可具有構(gòu)成指數(shù)錐形(exponential cone)的壁。

應(yīng)指出的是，圖3-6示出了本公開的包括HEMT FET 19的實(shí)施方案。但是，應(yīng)指出的是，本公開的實(shí)施方案可不包括HEMT，而是包括如2013年9月10日授權(quán)的第8,530,978號(hào)美國(guó)專利（該專利以引用方式并入本文）中描述的FET。

現(xiàn)已根據(jù)專利法規(guī)的要求描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員會(huì)知道如何針對(duì)本發(fā)明作出變化和修改以滿足他們的特定要求或條件?？稍诓黄x本文所公開的本發(fā)明范圍和精神的前提下作出這些變化和修改。

前文“具體實(shí)施方式”中的示例性和優(yōu)選的實(shí)施方案，是根據(jù)法律的要求出于舉例說(shuō)明和公開的目的給出的。它們并不意在窮舉，也不意在使本發(fā)明限制于所描述的確切形式，而是僅為了使本領(lǐng)域的技術(shù)人員能夠了解如何可以使本發(fā)明適合特定的用途或?qū)嵤?。修改和變化的可能性?duì)于本領(lǐng)域技術(shù)人員而言將是顯而易見(jiàn)的。示例性實(shí)施方案的描述中可能包括了公差、特征尺寸、特定操作條件、工程規(guī)格等，并且在各種實(shí)施之間可能存在不同或者對(duì)現(xiàn)有技術(shù)作出了改變，但所述描述并不意在限制本發(fā)明，并且不應(yīng)從所述描述中推斷出限制。

本申請(qǐng)人已針對(duì)現(xiàn)有技術(shù)作出了本公開，但也設(shè)想到進(jìn)步，并且未來(lái)的改編可將這些進(jìn)步考慮在內(nèi)，也就是說(shuō)根據(jù)那時(shí)的現(xiàn)有技術(shù)來(lái)進(jìn)行改編。意圖的是，本發(fā)明的范圍由適用的書面權(quán)利要求和等同權(quán)利要求限定。提到單數(shù)形式的權(quán)利要求要素時(shí)，并不意在指“一個(gè)并且僅僅一個(gè)”，除非如此明確規(guī)定。此外，本公開的任何要素、組件或者方法或工藝步驟都不旨在捐獻(xiàn)給公眾，不管該要素、組件或步驟是否在權(quán)利要求書中明確地陳述。本文的任何權(quán)利要求要素都不能按美國(guó)法典第35篇第112條第6項(xiàng)的規(guī)定進(jìn)行解釋，除非使用“用于……的裝置”的詞語(yǔ)明確地陳述該要素，而且本文的任何方法或工藝步驟都不能按上述規(guī)定進(jìn)行解釋，除非使用“包括……的步驟”的詞語(yǔ)明確地陳述該一個(gè)或多個(gè)步驟。

本文描述的所有要素、部件和步驟都優(yōu)選被包括在內(nèi)。應(yīng)認(rèn)識(shí)到，這些要素、部件和步驟中的任何一個(gè)都可被其他要素、步驟和步驟替代，或者完全刪除，這對(duì)于本領(lǐng)域技術(shù)人員將是顯而易見(jiàn)的。