硅通孔結(jié)構(gòu)的制作方法
【專利摘要】本實用新型揭示了一種硅通孔結(jié)構(gòu)，包括：半導(dǎo)體基底，所述半導(dǎo)體基底上具有硅通孔；第一電介質(zhì)層，所述第一電介質(zhì)層填充于所述硅通孔的側(cè)壁上；第二電介質(zhì)層，所述第二電介質(zhì)層位于所述第一電介質(zhì)層的側(cè)壁上，所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)層的介電常數(shù)；金屬層，所述金屬層填充于第二電介質(zhì)層內(nèi)。在本實用新型提供的硅通孔結(jié)構(gòu)中，由于所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)層的介電常數(shù)，減小了整個所述硅通孔結(jié)構(gòu)的寄生電容，從而提高硅通孔結(jié)構(gòu)的電性能。
【專利說明】娃通孔結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及半導(dǎo)體器件【技術(shù)領(lǐng)域】，特別是涉及一種硅通孔結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著人們對電子產(chǎn)品的要求向小型化、多功能、環(huán)保型等方向的發(fā)展，人們努力尋求將電子系統(tǒng)越做越小，集成度越來越高，功能越做越多。由此產(chǎn)生了許多新技術(shù)、新材料和新設(shè)計，例如，疊層芯片封裝技術(shù)以及系統(tǒng)級封裝等技術(shù)就是這些技術(shù)的典型代表。前者簡稱3D封裝技術(shù)，是指在不改變封裝體尺寸的前提下，在同一個封裝體內(nèi)于垂直方向疊放兩個以上芯片的封裝技術(shù)。
[0003]3D封裝有封裝堆疊(Package-on-Package,簡稱POP)和芯片疊層封裝兩種方式。封裝堆疊技術(shù)通常通過堆疊薄小外形封裝(Thin Small Outline Package,簡稱TS0P)或基于傳統(tǒng)封裝技術(shù)的芯片尺寸封裝(Chip Scale Package，簡稱CSP)來獲得，然而，芯片之間較長的互連線限制了封裝堆疊的高頻高速性能。目前，主流的電子產(chǎn)品中的芯片疊層封裝采用引線鍵合技術(shù)，而基于晶圓制造技術(shù)的娃通孔互連(Through Silicon Vias,簡稱TSV)技術(shù)越來越受到了半導(dǎo)體制造業(yè)的關(guān)注。TSV技術(shù)通過在晶圓上制作出垂直互連通孔來實現(xiàn)上下芯片之間的電互連，相對于引線鍵合和倒裝焊等工藝。硅通孔互連技術(shù)能夠使芯片在三維方向上堆疊密度最大、芯片之間的互連線最短、外形尺寸最小，可以有效地實現(xiàn)3D芯片層疊，制造出結(jié)構(gòu)更復(fù)雜、性能更強大、具有成本效率的封裝，因而成為目前電子封裝技術(shù)中最引人注目的一種技術(shù)。
[0004]TSV技術(shù)具有如下優(yōu)勢:互連長度可以縮短到與芯片厚度相等，采用垂直堆疊的邏輯模塊取代水平分布的邏輯模塊；顯著減小RC延遲和電感效應(yīng)，提高數(shù)字信號傳輸速度和微波的傳輸；實現(xiàn)高密度、高深寬比的連接。
[0005]然而，在現(xiàn)有技術(shù)的硅通孔結(jié)構(gòu)中，需要在硅襯底和金屬之間制備電介質(zhì)層，使得硅通孔結(jié)構(gòu)中存在較大的寄生電容，影響硅通孔結(jié)構(gòu)的電性能。
實用新型內(nèi)容
[0006]本實用新型的目的在于，提供一種硅通孔結(jié)構(gòu)，能夠降低硅通孔結(jié)構(gòu)的寄生電容，提高硅通孔結(jié)構(gòu)的電性能。
[0007]為解決上述技術(shù)問題，本實用新型提供一種硅通孔結(jié)構(gòu)，包括:
[0008]半導(dǎo)體基底，所述半導(dǎo)體基底上具有硅通孔；
[0009]第一電介質(zhì)層，所述第一電介質(zhì)層填充于所述硅通孔的側(cè)壁上；
[0010]第二電介質(zhì)層，所述第二電介質(zhì)層位于所述第一電介質(zhì)層的側(cè)壁上，所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)層的介電常數(shù)；
[0011]金屬層，所述金屬層填充于第二電介質(zhì)層內(nèi)。
[0012]進(jìn)一步的，所述第一電介質(zhì)層與所述第二電介質(zhì)層為一體成型結(jié)構(gòu)，所述第二電介質(zhì)層為所述第一電介質(zhì)層的表面缺陷層。[0013]進(jìn)一步的，所述表面缺陷層為等離子損傷缺陷層。
[0014]進(jìn)一步的,所述第一電介質(zhì)層的厚度為IOnm?500nm。
[0015]進(jìn)一步的，所述第一電介質(zhì)層為二氧化硅電介質(zhì)層。
[0016]進(jìn)一步的,所述第二電介質(zhì)層的厚度為2nm?lOOnm。
[0017]進(jìn)一步的，所述第二電介質(zhì)層為二氧化硅電介質(zhì)層。
[0018]進(jìn)一步的,所述娃通孔的半徑為1.5 μ m?15 μ m,高度為30 μ m?200 μ m。
[0019]進(jìn)一步的，所述第二電介質(zhì)層和金屬層之間還具有一金屬種子層。
[0020]進(jìn)一步的，所述第二電介質(zhì)層和種子層金屬層之間還具有一金屬阻擋層。
[0021]與現(xiàn)有技術(shù)相比，本實用新型提供的硅通孔結(jié)構(gòu)具有以下優(yōu)點:
[0022]在本實用新型提供的硅通孔結(jié)構(gòu)中，還設(shè)置了第二電介質(zhì)層，所述第二電介質(zhì)層位于所述第一電介質(zhì)層的側(cè)壁上，與現(xiàn)有技術(shù)相比，由于所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)層的介電常數(shù)，減小了整個所述硅通孔結(jié)構(gòu)的寄生電容，從而提高硅通孔結(jié)構(gòu)的電性能。
【專利附圖】

【附圖說明】
[0023]圖1為本實用新型第一實施例中硅通孔結(jié)構(gòu)的示意圖；
[0024]圖2為本實用新型第一實施例中硅通孔結(jié)構(gòu)的電容-電壓特征曲線。
【具體實施方式】
[0025]下面將結(jié)合示意圖對本實用新型的硅通孔結(jié)構(gòu)進(jìn)行更詳細(xì)的描述，其中表示了本實用新型的優(yōu)選實施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本實用新型，而仍然實現(xiàn)本實用新型的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對本實用新型的限制。
[0026]為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細(xì)描述公知的功能和結(jié)構(gòu)，因為它們會使本實用新型由于不必要的細(xì)節(jié)而混亂。應(yīng)當(dāng)認(rèn)為在任何實際實施例的開發(fā)中，必須做出大量實施細(xì)節(jié)以實現(xiàn)開發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應(yīng)當(dāng)認(rèn)為這種開發(fā)工作可能是復(fù)雜和耗費時間的，但是對于本領(lǐng)域技術(shù)人員來說僅僅是常規(guī)工作。
[0027]在下列段落中參照附圖以舉例方式更具體地描述本實用新型。根據(jù)下面說明和權(quán)利要求書，本實用新型的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本實用新型實施例的目的。
[0028]本實用新型的核心思想在于，提供一種硅通孔結(jié)構(gòu)，包括:半導(dǎo)體基底，所述半導(dǎo)體基底上具有硅通孔；第一電介質(zhì)層，所述第一電介質(zhì)層填充于所述硅通孔的側(cè)壁上;第二電介質(zhì)層，所述第二電介質(zhì)層位于所述第一電介質(zhì)層的側(cè)壁上，所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)層的介電常數(shù)；金屬層，所述金屬層填充于第二電介質(zhì)層內(nèi)。由于所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)層的介電常數(shù)，減小了整個所述硅通孔結(jié)構(gòu)的寄生電容，從而提高硅通孔結(jié)構(gòu)的電性能。
[0029]請參考圖1，所述硅通孔結(jié)構(gòu)I包括半導(dǎo)體基底100、第一電介質(zhì)層110、第二電介質(zhì)層120以及金屬層130。其中，所述半導(dǎo)體基底100上具有硅通孔101，較佳的，所述硅通孑L 101的半徑為1.5 μ m?15 μ m,例如，2 μ m、5 μ m、10 μ m,高度為30 μ m?200 μ m,例如，40 μ m、50 μ m、100 μ m,但所述娃通孔101的尺寸并不限于尺寸。所述半導(dǎo)體基底100的材料不做具體的限制，一般所述半導(dǎo)體基底100的材料可以為硅或氧化硅等等，在本實施例中，以所述半導(dǎo)體基底100為硅基底為例進(jìn)行說明，一般的，所述半導(dǎo)體基底100中還可以包括一些器件結(jié)構(gòu)，此為本領(lǐng)域的公知常識，在此不作贅述。
[0030]所述第一電介質(zhì)層110填充于所述硅通孔101的側(cè)壁上，較佳的，所述第一電介質(zhì)層 110 的厚度為 IOnm ?500nm,例如 20nm、50nm、100nm、200nm、300nm、400nm 等等。在本實施例中，所述第一電介質(zhì)層110為二氧化硅電介質(zhì)層，但是，所述第一電介質(zhì)層110并不限于為二氧化硅電介質(zhì)層的單層介質(zhì)層，還可以為多層介質(zhì)層等等。
[0031]所述第二電介質(zhì)層120位于所述第一電介質(zhì)層110的側(cè)壁上，其中，所述第二電介質(zhì)層120的介電常數(shù)小于所述第一電介質(zhì)層110的介電常數(shù)。較佳的，所述第二電介質(zhì)層120的厚度為2nm?IOOnm,例如5nm、10nm、30nm、50nm、60nm、80nm等等,可以很好的降低所述半導(dǎo)體基底100與金屬層130之間的電容。在本實施例中，所述第二電介質(zhì)層120為二氧化硅電介質(zhì)層，但是，所述第二電介質(zhì)層120并不限于為二氧化硅電介質(zhì)層的單層介質(zhì)層，還可以為多層介質(zhì)層等等。
[0032]較佳的，所述第一電介質(zhì)層110與所述第二電介質(zhì)層120為一體成型結(jié)構(gòu)，所述第二電介質(zhì)層120為所述第一電介質(zhì)層110的表面缺陷層。優(yōu)選的，所述表面缺陷層為等離子損傷缺陷層。例如，采用沉積工藝制備所述第一電介質(zhì)層110，然后采用等離子體處理工藝，例如采用氮氣或氫氣等離子體(不易引入雜質(zhì))，對所述第一電介質(zhì)層110的表面進(jìn)行處理，在所述第一電介質(zhì)層Iio的表面形成所述表面缺陷層，即所述第二電介質(zhì)層120，所述第二電介質(zhì)層120的介電常數(shù)小于所述第一電介質(zhì)層110的介電常數(shù)，有利于降低整個所述硅通孔結(jié)構(gòu)I的寄生電容，從而提高硅通孔結(jié)構(gòu)I的電性能。其中，可以通過等離子體的注入強度(如等離子體的質(zhì)量、注入功率或注入劑量等)控制所述第二電介質(zhì)層120的厚度。一般的，所述第二電介質(zhì)層120的厚度越厚，所述硅通孔結(jié)構(gòu)I的介電常數(shù)降低越明顯。
[0033]圖2為本實用新型第一實施例中硅通孔結(jié)構(gòu)的電容-電壓特征曲線。其中，虛線表示所述第二電介質(zhì)層120為等離子損傷缺陷層時，所述硅通孔結(jié)構(gòu)I的電容-電壓特征曲線，實線表示現(xiàn)有技術(shù)中的硅通孔結(jié)構(gòu)的電容-電壓特征曲線，從圖2可以明顯看出，本實施例的硅通孔結(jié)構(gòu)的介電常數(shù)明顯降低。
[0034]較佳的，所述第二電介質(zhì)層120的側(cè)壁還填充有金屬阻擋層140，所述金屬阻擋層140的側(cè)壁還填充有金屬種子層150，以提高所述金屬層130的填充性能，所述金屬層130填充于所述金屬種子層150內(nèi)。一般的，所述金屬層130的材料可以為銅等金屬，可以根據(jù)所述金屬層130的材料選擇上述金屬阻擋層140和金屬種子層150的材料，此為本領(lǐng)域的技術(shù)人員可以理解的，在此不作贅述。
[0035]綜上所述，本實用新型提供一種硅通孔結(jié)構(gòu)，包括:半導(dǎo)體基底，所述半導(dǎo)體基底上具有娃通孔；第一電介質(zhì)層，所述第一電介質(zhì)層填充于所述娃通孔的側(cè)壁上；第二電介質(zhì)層，所述第二電介質(zhì)層位于所述第一電介質(zhì)層的側(cè)壁上，所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)層的介電常數(shù)；金屬層，所述金屬層填充于第二電介質(zhì)層內(nèi)。由于所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)層的介電常數(shù)，減小了整個所述硅通孔結(jié)構(gòu)的寄生電容,從而提高硅通孔結(jié)構(gòu)的電性能。
[0036] 顯然，本領(lǐng)域的技術(shù)人員可以對本實用新型進(jìn)行各種改動和變型而不脫離本實用新型的精神和范圍。這樣，倘若本實用新型的這些修改和變型屬于本實用新型權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本實用新型也意圖包含這些改動和變型在內(nèi)。
【權(quán)利要求】
1.一種硅通孔結(jié)構(gòu)，其特征在于，包括: 半導(dǎo)體基底，所述半導(dǎo)體基底上具有硅通孔； 第一電介質(zhì)層，所述第一電介質(zhì)層填充于所述硅通孔的側(cè)壁上； 第二電介質(zhì)層，所述第二電介質(zhì)層位于所述第一電介質(zhì)層的側(cè)壁上，所述第二電介質(zhì)層的介電常數(shù)小于所述第一電介質(zhì)的介電常數(shù)； 金屬層，所述金屬層填充于第二電介質(zhì)層內(nèi)。
2.如權(quán)利要求1所述的硅通孔結(jié)構(gòu)，其特征在于，所述第一電介質(zhì)層與所述第二電介質(zhì)層為一體成型結(jié)構(gòu)，所述第二電介質(zhì)層為所述第一電介質(zhì)層的表面缺陷層。
3.如權(quán)利要求2所述的硅通孔結(jié)構(gòu)，其特征在于，所述表面缺陷層為等離子損傷缺陷層。
4.如權(quán)利要求1所述的硅通孔結(jié)構(gòu)，其特征在于，所述第一電介質(zhì)層的厚度為IOnm?500nm。
5.如權(quán)利要求1所述的娃通孔結(jié)構(gòu)，其特征在于，所述第一電介質(zhì)層為二氧化娃電介質(zhì)層。
6.如權(quán)利要求1所述的硅通孔結(jié)構(gòu)，其特征在于，所述第二電介質(zhì)層的厚度為2nm?lOOnm。
7.如權(quán)利要求1所述的硅通孔結(jié)構(gòu)，其特征在于，所述第二電介質(zhì)層為二氧化硅電介質(zhì)層。
8.如權(quán)利要求1所述的硅通孔結(jié)構(gòu)，其特征在于，所述硅通孔的半徑為1.5 μ m?15 μ m,高度為 30 μ m ?200 μ m。
9.如權(quán)利要求1-8中任意一項所述的硅通孔結(jié)構(gòu)，其特征在于，所述第二電介質(zhì)層和金屬層之間還具有一金屬種子層。
10.如權(quán)利要求9所述的硅通孔結(jié)構(gòu)，其特征在于，所述第二電介質(zhì)層和種子層金屬層之間還具有一金屬阻擋層。
【文檔編號】H01L23/528GK203812874SQ201420235163
【公開日】2014年9月3日 申請日期:2014年5月8日 優(yōu)先權(quán)日:2014年5月8日
【發(fā)明者】甘正浩 申請人:中芯國際集成電路制造(北京)有限公司