一種用于柵極接地nmos結(jié)構(gòu)esd保護(hù)器件的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種用于柵極接地NMOS結(jié)構(gòu)ESD保護(hù)器件，其包括P型襯底，P型襯底設(shè)有P阱，所述P阱內(nèi)注有第一P+區(qū)、第一N+區(qū)、第二N+區(qū)、第二P+區(qū)、第三N+區(qū)、第四N+區(qū)、第三P+區(qū)；第一N+區(qū)與第二N+區(qū)之間的P阱上方有第一柵氧化層，第一柵氧化層上方有第一多晶硅；第三N+區(qū)與第四N+區(qū)的P阱上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；P阱區(qū)內(nèi)還設(shè)有N型淺阱，所述N型淺阱為兩個(gè)或四個(gè)；P型襯底上還覆蓋有若干氧化隔離層。本結(jié)構(gòu)在普通多指柵極接地NMOS的基礎(chǔ)上多了數(shù)個(gè)N型淺阱區(qū)，可以降低柵極接地NMOS的開(kāi)啟電壓，提高柵極接地NMOS的二次擊穿電流。
【專利說(shuō)明】一種用于柵極接地NMOS結(jié)構(gòu)ESD保護(hù)器件

【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明屬于集成電路的靜電放電保護(hù)領(lǐng)域，涉及一種用于柵極接地NMOS (Grounded-Gate NMOS, GGNM0S)結(jié)構(gòu)ESD保護(hù)器件，可用于提高集成電路ESD保護(hù)的可靠性。

【背景技術(shù)】
[0002]靜電放電(ESD)是集成電路可靠性的重要分支之一，集成電路在制造、運(yùn)輸與使用過(guò)程正都有可能因ESD而損壞，據(jù)統(tǒng)計(jì)，每年半導(dǎo)體工業(yè)由于ESD造成的經(jīng)濟(jì)損失達(dá)數(shù)十億美元，研宄集成電路的ESD保護(hù)具有十分重要的意義。隨著半導(dǎo)體制造工藝的發(fā)展，工藝線寬越來(lái)越窄，柵氧化層越來(lái)越薄，對(duì)集成電路的ESD保護(hù)提出了更高的要求。
[0003]集成電路的ESD保護(hù)電路主要由ESD保護(hù)單體器件構(gòu)成，單體器件的ESD性能直接關(guān)系到ESD保護(hù)電路的保護(hù)能力。柵極接地NMOS (GGNMOS)是比較常用的ESD保護(hù)單體器件，開(kāi)啟電壓較低，一般情況下能夠?qū)叛跆峁〦SD保護(hù)，但是如果柵氧層繼續(xù)變薄，柵氧層的擊穿電壓就會(huì)小于GGNMOS的開(kāi)啟電壓，那么在GGNMOS開(kāi)啟之前柵氧就會(huì)被ESD電壓打壞。GGNMOS器件的二次擊穿電流較低，單位寬度ESD保護(hù)能力有限，單指GGNMOS結(jié)構(gòu)往往無(wú)法達(dá)到所要的ESD保護(hù)等級(jí)要求，因此GGNMOS多以多指的版圖方式實(shí)現(xiàn)。然而多指結(jié)構(gòu)的GGNMOS有個(gè)缺陷，就是各個(gè)指條無(wú)法均勻?qū)ā?br> [0004]以上所述GGNMOS在ESD保護(hù)應(yīng)用正的問(wèn)題，可以通過(guò)降低GGNMOS的開(kāi)啟電壓，提高GGNMOS的二次擊穿電流這兩個(gè)方面來(lái)解決。因此改進(jìn)傳統(tǒng)GGNMOS的結(jié)構(gòu)來(lái)使其達(dá)到上述的兩個(gè)要求是本發(fā)明致力解決的問(wèn)題。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于設(shè)計(jì)一種用于柵極接地NMOS的ESD保護(hù)器件降低其開(kāi)啟電壓，提高柵極接地NMOS的二次擊穿電流。此結(jié)構(gòu)基于BCD工藝設(shè)計(jì)，在傳統(tǒng)柵極接地NMOS基礎(chǔ)上添加了 B⑶工藝自帶的N型淺阱區(qū)域，通過(guò)調(diào)節(jié)此區(qū)域的尺寸可以調(diào)整柵極接地NMOS的開(kāi)啟電壓與二次擊穿電流。
[0006]本發(fā)明通過(guò)以下技術(shù)方案實(shí)現(xiàn):
[0007]一種用于柵極接地NMOS結(jié)構(gòu)ESD保護(hù)器件，其特征在于:包括P型襯底(111)，P型襯底(111)設(shè)有P阱(110)，所述P講(110)內(nèi)注有第一 P+區(qū)(101)、第一 N+區(qū)(102)、第二 N+ 區(qū)(103)、第二 P+ 區(qū)(104)、第三 N+ 區(qū)(105)、第四 N+ 區(qū)(106)、第三 P+ 區(qū)(10了)；第一 N+區(qū)(102)與第二 N+區(qū)(103)之間的P阱(110)上方有第一柵氧化層，第一柵氧化層上方有第一多晶硅；第三N+區(qū)(105)與第四N+區(qū)(106)的P阱(110)上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；P阱區(qū)(110)內(nèi)還設(shè)有N型淺阱，所述N型淺阱為兩個(gè)或四個(gè)；P型襯底(111)上還覆蓋有若干氧化隔離層。
[0008]所述第一 P+區(qū)(101)、第一 N+區(qū)(102)與第一多晶硅共同引出一電極作為器件的陰極端口 ；所述第二多晶硅、第四N+區(qū)(106)與第三P+區(qū)(107)共同引出一電極也作為器件的陰極端口 ；第三P+區(qū)(104)上也引出一電極作為器件的陰極端口，上述三個(gè)陰極端口連接在一起，所有陰極端口都與地相接；第二 N+區(qū)(103)和第三N+區(qū)(105)共同引出一電極作為器件的陽(yáng)極端口。
[0009]所述N型淺阱為兩個(gè)時(shí)，兩個(gè)N型淺阱分別為第一 N型淺阱(108)和第二 N型淺阱
(109)，所述第一 N型淺阱(108)和第二 N型淺阱(109)分別位于第一 N+區(qū)(102)和第四N+區(qū)(106)下方；所述N型淺阱為四個(gè)時(shí)，所述四個(gè)N型淺阱分別為第一 N型淺阱(108)、第二 N型淺阱(109)、第三N型淺阱(112)、第四N型淺阱(113)，所述第一 N型淺阱(108)、第二 N型淺阱(109)、第三N型淺阱(112)、第四N型淺阱(113)分別位于第一 N+區(qū)(102)、第四N+區(qū)(106)、第二 N+區(qū)(103)、第三N+區(qū)(105)下方。
[0010]本發(fā)明的有益技術(shù)效果為:
[0011](I)本發(fā)明在普通多指柵極接地NMOS的基礎(chǔ)上多了一層N型淺阱區(qū)，降低了柵極接地NMOS的開(kāi)啟電壓，同等器件寬度下提高了柵極接地NMOS的二次擊穿電流；
[0012](2)本發(fā)明結(jié)構(gòu)基于現(xiàn)有的B⑶工藝設(shè)計(jì)，無(wú)須增加額外的掩膜版和工藝步驟。

【專利附圖】

【附圖說(shuō)明】
[0013]圖1是本發(fā)明實(shí)例一器件的內(nèi)部結(jié)構(gòu)剖面；
[0014]圖2是本發(fā)明實(shí)例二器件的內(nèi)部結(jié)構(gòu)剖面。

【具體實(shí)施方式】
[0015]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明:
[0016]本發(fā)明實(shí)例設(shè)計(jì)了一種用于柵極接地NMOS結(jié)構(gòu)ESD保護(hù)器件，此器件在經(jīng)典柵極接地NMOS結(jié)構(gòu)的基礎(chǔ)上在漏極區(qū)域下方添加了 B⑶工藝自帶的N型淺阱區(qū)域，降低了柵極接地NMOS的開(kāi)啟電壓，提高了柵極接地NMOS的二次擊穿電流。
[0017]如圖1所示是本發(fā)明實(shí)例一器件的內(nèi)部結(jié)構(gòu)剖面，包括P型襯底(111)，P型襯底
(111)設(shè)有P阱(110)，所述P阱(110)內(nèi)注有第一 P+區(qū)(101)、第一 N+區(qū)(102)、第二 N+區(qū)(103)、第二 P+區(qū)(104)、第三 N+區(qū)(105)、第四 N+區(qū)(106)、第三 P+區(qū)(107);第一 N+區(qū)(102)與第二 N+區(qū)(103)之間的P阱(110)上方有第一柵氧化層，第一柵氧化層上方有第一多晶硅；第三N+區(qū)(105)與第四N+區(qū)(106)的P阱(110)上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；P阱區(qū)(110)內(nèi)還設(shè)有N型淺阱，所述N型淺阱為兩個(gè)，兩個(gè)N型淺阱分別為第一 N型淺阱(108)和第一 N型淺阱(109)，所述第一 N型淺阱(108)和第二 N型淺阱(109)分別位于第一 N+區(qū)(102)和第四N+區(qū)(106)下方；P型襯底(111)上還覆蓋有若干氧化隔離層。
[0018]所述第一 P+區(qū)(101)、第一 N+區(qū)(102)與第一多晶硅共同引出一電極作為器件的陰極端口 ；所述第二多晶硅、第四N+區(qū)(106)與第三P+區(qū)(107)共同引出一電極也作為器件的陰極端口 ；第三P+區(qū)(104)上也引出一電極也作為器件的陰極端口，上述三個(gè)陰極端口連接在一起，所有陰極端口都與地相接；第二 N+區(qū)(103)和第三N+區(qū)(105)共同引出一電極作為器件的陽(yáng)極端口。
[0019]如圖2所示為本實(shí)施例二結(jié)構(gòu)示意圖，包括P型襯底(111)，P型襯底(111)設(shè)有P阱(110)，所述P阱(110)內(nèi)注有第一 P+區(qū)(101)、第一 N+區(qū)(102)、第二 N+區(qū)(103)、第二 P+ 區(qū)(104)、第三 N+ 區(qū)(105)、第四 N+ 區(qū)(106)、第三 P+ 區(qū)(10了)；第一 N+ 區(qū)(10? 與第二 N+區(qū)(103)之間的第一 P阱(110)上方有第一柵氧化層，第一柵氧化層上方有第一多晶硅；第三N+區(qū)(105)與第四N+區(qū)(106)的P阱(110)上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；第一 P阱區(qū)(110)內(nèi)還設(shè)有N型淺阱，所述N型淺阱為四個(gè)，四個(gè)N型淺阱分別為第一 N型淺阱(108)、第二 N型淺阱(109)、第三N型淺阱(112)、第四N型淺阱(113)，所述第一 N型淺阱(108)、第二 N型淺阱(109)、第三N型淺阱(112)、第四N型淺阱(113)分別位于第一 N+區(qū)(102)、四N+區(qū)(106)、第二 N+區(qū)(103)、第三N+區(qū)(105)下方；P型襯底(111)上還覆蓋有若干氧化隔離層。
[0020]所述第一 P+區(qū)(101)、第一 N+區(qū)(102)與第一多晶硅共同引出一電極作為器件的陰極端口 ；所述第二多晶硅、第四N+區(qū)(106)與第三P+區(qū)(107)共同引出一電極也作為器件的陰極端口 ；第三P+區(qū)(104)上也引出一電極作為器件的陰極端口，上述三個(gè)陰極端口連接在一起，所有陰極端口都與地相接；第二 N+區(qū)(103)和第三N+區(qū)(105)共同引出一電極作為器件的陽(yáng)極端口。
[0021]本發(fā)明實(shí)例通過(guò)改變N型淺阱個(gè)數(shù)實(shí)現(xiàn)柵極接地NMOS降低柵極接地NMOS的開(kāi)啟電壓，提高了柵極接地NMOS的二次擊穿電流。
[0022]以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實(shí)例對(duì)本發(fā)明進(jìn)行了詳細(xì)說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的宗旨和范圍，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)正。
【權(quán)利要求】
1.一種用于柵極接地NMOS結(jié)構(gòu)ESD保護(hù)器件，其特征在于:包括P型襯底(111)，P型襯底(111)內(nèi)設(shè)有P阱(110)，所述P阱(110)內(nèi)注有第一 P+區(qū)(101)、第一 N+區(qū)(102)、第二 N+ 區(qū)(103)、第二 P+ 區(qū)(104)、第三 N+ 區(qū)(105)、第四 N+ 區(qū)(106)、第三 P+ 區(qū)(10了)；第一N+區(qū)(102)與第二 N+區(qū)(103)之間的P阱(110)上方有第一柵氧化層，第一柵氧化層上方有第一多晶硅；第三N+區(qū)(105)與第四N+區(qū)(106)的P阱(110)上方有第二柵氧化層，第二柵氧化層上方有第二多晶硅；P阱區(qū)(110)內(nèi)還設(shè)有N型淺阱，所述N型淺阱為兩個(gè)或四個(gè)；P型襯底(111)上還覆蓋有若干氧化隔離層；所述第一 P+區(qū)(101)、第一 N+區(qū)(102)與第一多晶硅共同引出一電極作為器件的陰極端口 ；所述第二多晶硅、第四N+區(qū)(106)與第三P+區(qū)(107)共同引出一電極也作為器件的陰極端口 ；第三P+區(qū)(104)上也引出一電極也作為器件的陰極端口，上述三個(gè)陰極端口連接在一起，所有陰極端口都與地相接；第二N+區(qū)(103)和第三N+區(qū)(105)共同引出一電極作為器件的陽(yáng)極端口。
2.根據(jù)權(quán)利要求1所述的一種用于柵極接地NMOS結(jié)構(gòu)ESD保護(hù)器件，其特征在于:所述N型淺阱為兩個(gè)時(shí)，兩個(gè)N型淺阱分別為第一N型淺阱(108)和第二N型淺阱(109)，所述第一 N型淺阱(108)和第二 N型淺阱(109)分別位于第一 N+區(qū)(102)和第四N+區(qū)(106)下方；所述N型淺阱為四個(gè)時(shí)，所述四個(gè)N型淺阱分別為第一 N型淺阱(108)、第二 N型淺阱(109)、第三N型淺阱(112)、第四N型淺阱(113)，所述第一 N型淺阱(108)、第二 N型淺阱(109)、第三N型淺阱(112)、第四N型淺阱(113)分別位于第一 N+區(qū)(102)、第四N+區(qū)(106)、第二 N+區(qū)(103)、第三N+區(qū)(105)第下方。
【文檔編號(hào)】H01L29/06GK104505399SQ201410789337
【公開(kāi)日】2015年4月8日 申請(qǐng)日期:2014年12月18日 優(yōu)先權(quán)日:2014年12月18日
【發(fā)明者】劉志偉, 盛洪寧 申請(qǐng)人:杭州捷茂微電子有限公司