負(fù)壓溫度不穩(wěn)定性評(píng)估方法
【專利摘要】本發(fā)明公開了一種負(fù)壓溫度不穩(wěn)定性評(píng)估方法。由于對(duì)CMOS器件中不同層間介質(zhì)層薄膜下的均勻性進(jìn)行實(shí)時(shí)電性測(cè)量得到實(shí)時(shí)電性參數(shù)，所述層間介質(zhì)層位于CMOS器件各端口與金屬連接層之間；根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工藝條件的電性參數(shù)對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性進(jìn)行評(píng)估。由此可見，在形成完整的晶圓流片之前就可以對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性進(jìn)行評(píng)估，因此縮短了工藝和產(chǎn)品的開發(fā)周期，降低了產(chǎn)品的開發(fā)成本。
【專利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于半導(dǎo)體【技術(shù)領(lǐng)域】，具體地說(shuō)，涉及一種負(fù)壓溫度不穩(wěn)定性評(píng)估方法。 負(fù)壓溫度不穩(wěn)定性評(píng)估方法

【背景技術(shù)】
[0002] 在半導(dǎo)體產(chǎn)品開發(fā)的過(guò)程中，一些關(guān)鍵工藝條件的變更除了需要檢查經(jīng)快速電性 測(cè)試得到的結(jié)果如開啟電壓、飽和電流、電阻、電容等項(xiàng)目外，還需要經(jīng)過(guò)工藝可靠性驗(yàn)證。 在工藝可靠性驗(yàn)證中需要花費(fèi)很長(zhǎng)時(shí)間對(duì)完整流片的晶圓進(jìn)行測(cè)試。因此，從一個(gè)新的工 藝條件試驗(yàn)到得到可靠性結(jié)果所需的總時(shí)間更長(zhǎng)，直接造成開發(fā)周期的延長(zhǎng)。
[0003] 圖1為現(xiàn)有技術(shù)中現(xiàn)有Ml蝕刻新工藝開發(fā)過(guò)程示意圖；如圖1所示，對(duì)于P型 CMOS器件來(lái)說(shuō)，對(duì)第一金屬層Ml刻蝕新工藝的過(guò)程包括：
[0004] S101、新Ml蝕刻工藝條件晶圓流片至化學(xué)機(jī)械研磨CMP完成；
[0005] S102、Ml關(guān)鍵尺寸⑶、橫截面輪廓和電阻值確認(rèn)；
[0006] S103、形成晶圓完整流片；
[0007] S104、負(fù)壓高溫不穩(wěn)定性可靠性測(cè)試完成；
[0008] S105、判斷可靠性測(cè)試結(jié)果是否通過(guò)，如果測(cè)試通過(guò)，則新Ml蝕刻工藝驗(yàn)證完畢， 否則返回步驟S101。
[0009] 負(fù)壓高溫不穩(wěn)定性（Negative BiasTemperature Instability,NBTI)主要發(fā)生在 P-M0SFET.當(dāng)P-M0SFET加上比較高的負(fù)柵壓，而且工作溫度比較高的時(shí)候，器件的閾值會(huì) 隨著工作時(shí)間加長(zhǎng)而逐漸變大，器件的遷移率會(huì)逐漸降低而導(dǎo)致器件或者整個(gè)電路失效。
[0010] 在圖1所示的流程圖中，從步驟S101到步驟S102需要經(jīng)過(guò)3天時(shí)間，從步驟S102 到步驟S103需要經(jīng)過(guò)15天時(shí)間，從步驟S103到步驟S104需要經(jīng)過(guò)30天時(shí)間。由此可見， 在圖1所示蝕刻工藝開發(fā)的過(guò)程中，完整流片和可靠性測(cè)試花費(fèi)的時(shí)間至少為45天。
[0011] 另外，如圖1所示，一個(gè)新的第一金屬層Ml氧化硅蝕刻工藝條件在硅片上試驗(yàn)后， 3天左右的時(shí)間就可以得到如關(guān)鍵尺寸（critical dimension,簡(jiǎn)稱⑶），蝕刻輪廓以及電 阻值等在線測(cè)試數(shù)據(jù)。但是，到最后發(fā)現(xiàn)新的蝕刻條件因?yàn)榈入x子體對(duì)柵氧化硅造成的損 傷過(guò)大而導(dǎo)致P型CMOS器件的可靠性指標(biāo)負(fù)壓高溫不穩(wěn)定性NBTI達(dá)不到要求，從而導(dǎo)致 這個(gè)新的蝕刻工藝條件不能應(yīng)用到產(chǎn)品上，這樣不得不重新開始對(duì)蝕刻工藝進(jìn)行調(diào)整。
[0012] 綜上所述，一方面，由于需要基于完整流片的晶圓并投入較長(zhǎng)的可靠性測(cè)試周期， 另外一方面，由于基于完整流片的晶圓，直到最后才能對(duì)P型CMOS器件的可靠性指標(biāo)負(fù)壓 高溫不穩(wěn)定性NBTI得出結(jié)論。因此直接導(dǎo)致工藝的開發(fā)周期較長(zhǎng)，隨之增加了產(chǎn)品的開發(fā) 周期以及產(chǎn)品的開發(fā)成本。


【發(fā)明內(nèi)容】

[0013] 本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種負(fù)壓溫度不穩(wěn)定性評(píng)估方法，用以縮短工 藝和產(chǎn)品的開發(fā)周期，降低產(chǎn)品的開發(fā)成本。
[0014] 為了解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種負(fù)壓溫度不穩(wěn)定性評(píng)估方法對(duì)于CMOS 器件，包括：
[0015] 對(duì)CMOS器件中不同層間介質(zhì)層薄膜下的均勻性進(jìn)行實(shí)時(shí)電性測(cè)量得到實(shí)時(shí)電性 參數(shù)，所述層間介質(zhì)層位于CMOS器件各端口與金屬連接層之間；
[0016] 根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工藝條件的電性參數(shù)對(duì)CMOS器件的負(fù)壓溫 度不穩(wěn)定性進(jìn)行評(píng)估。
[0017] 優(yōu)選地，在本發(fā)明的一實(shí)施例中，所述層間介質(zhì)層包括：氮化硅層、第一氧化硅層、 第二氧化硅層。
[0018] 優(yōu)選地，在本發(fā)明的一實(shí)施例中，所述氮化硅層為化學(xué)氣相沉積氮化硅層，所述第 一氧化硅層為亞氣壓化學(xué)氣相沉積氧化硅層，所述第二氧化硅層為等離子體增強(qiáng)化學(xué)氣相 沉積氧化硅層。
[0019] 優(yōu)選地，在本發(fā)明的一實(shí)施例中，所述化學(xué)氣相沉積氮化硅層覆蓋在CMOS器件端 口各端口表面，亞氣壓化學(xué)氣相沉積氧化硅層填充在柵極之間的空間以防止空洞的出現(xiàn)， 等離子體增強(qiáng)化學(xué)氣相沉積氧化硅層用于形成通孔，以連接CMOS器件的各端口與金屬互 連層。
[0020] 優(yōu)選地，在本發(fā)明的一實(shí)施例中，還包括：在層間介質(zhì)層的總厚度不變的前提下， 對(duì)不同層間介質(zhì)層薄膜下的均勻性進(jìn)行電性測(cè)量得到電性參數(shù)進(jìn)行統(tǒng)計(jì)分析得出相對(duì)于 基準(zhǔn)工藝條件的變化趨勢(shì)。
[0021 ] 優(yōu)選地，在本發(fā)明的一實(shí)施例中，根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工藝條件 的電性參數(shù)數(shù)據(jù)對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性進(jìn)行評(píng)估包括：根據(jù)電性參數(shù)的變化趨 勢(shì)、所述實(shí)時(shí)電性參數(shù)對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性進(jìn)行評(píng)估。
[0022] 優(yōu)選地，在本發(fā)明的一實(shí)施例中，如果根測(cè)量得到的實(shí)時(shí)電性參數(shù)大于基準(zhǔn)工藝 條件的電性參數(shù)，則判定對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性評(píng)估結(jié)果是負(fù)面的，否則，判定 對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性評(píng)估結(jié)果是正面的。
[0023] 優(yōu)選地，在本發(fā)明的一實(shí)施例中，所述電性參數(shù)包括：開啟電壓、飽和電流、電阻、 電容。
[0024] 為了解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種新工藝的開發(fā)方法，其在形成晶圓完 整流片之前包括上述評(píng)估方法。
[0025] 與現(xiàn)有的方案相比，由于對(duì)CMOS器件中不同層間介質(zhì)層薄膜下的均勻性進(jìn)行實(shí) 時(shí)電性測(cè)量得到實(shí)時(shí)電性參數(shù)，所述層間介質(zhì)層位于CMOS器件各端口與金屬連接層之間； 根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工藝條件的電性參數(shù)對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定 性進(jìn)行評(píng)估。由此可見，在形成完整的晶圓流片之前就可以對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定 性進(jìn)行評(píng)估，因此縮短了工藝和產(chǎn)品的開發(fā)周期，降低了產(chǎn)品的開發(fā)成本。

【專利附圖】

【附圖說(shuō)明】
[0026] 圖1為現(xiàn)有技術(shù)中現(xiàn)有Ml蝕刻新工藝開發(fā)過(guò)程示意圖；
[0027] 圖2為本申請(qǐng)實(shí)施例一負(fù)壓溫度不穩(wěn)定性評(píng)估方法流程示意圖；
[0028] 圖3為應(yīng)用圖2所示實(shí)施例統(tǒng)計(jì)得到的實(shí)時(shí)電性參數(shù)的變化趨勢(shì)。

【具體實(shí)施方式】
[0029] 以下結(jié)合附圖和優(yōu)選實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)地闡述。應(yīng)該理解，以 下列舉的實(shí)施例僅用于說(shuō)明和解釋本發(fā)明，而不構(gòu)成對(duì)本發(fā)明技術(shù)方案的限制。
[0030] 本發(fā)明下述實(shí)施例中，由于對(duì)CMOS器件中不同層間介質(zhì)層薄膜下的均勻性進(jìn)行 實(shí)時(shí)電性測(cè)量得到實(shí)時(shí)電性參數(shù)，所述層間介質(zhì)層位于CMOS器件各端口與金屬連接層之 間；根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工藝條件的電性參數(shù)對(duì)CMOS器件的負(fù)壓溫度不 穩(wěn)定性進(jìn)行評(píng)估。由此可見，在形成完整的晶圓流片之前就可以對(duì)CMOS器件的負(fù)壓溫度不 穩(wěn)定性進(jìn)行評(píng)估，因此縮短了工藝和產(chǎn)品的開發(fā)周期，降低了產(chǎn)品的開發(fā)成本。
[0031] 本申請(qǐng)的核心思想:
[0032] 本申請(qǐng)下述實(shí)施例提供的負(fù)壓溫度不穩(wěn)定性評(píng)估方法，其核心思想在于，對(duì)CMOS 器件來(lái)說(shuō)，包括：
[0033] 對(duì)CMOS器件中不同層間介質(zhì)層薄膜下的均勻性進(jìn)行實(shí)時(shí)電性測(cè)量得到實(shí)時(shí)電性 參數(shù)，所述層間介質(zhì)層位于CMOS器件各端口與金屬連接層之間；
[0034] 根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工藝條件的電性參數(shù)對(duì)CMOS器件的負(fù)壓溫 度不穩(wěn)定性進(jìn)行評(píng)估。
[0035] 需要說(shuō)明的是，下述實(shí)施例中，具體以P型CMOS器件為例對(duì)本申請(qǐng)的上述核心思 想進(jìn)行說(shuō)明，但是，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，本申請(qǐng)的上述核心思想不局限于應(yīng)用與 P型CMOS器件，也可以應(yīng)用到其他半導(dǎo)體器件比如包括但不局限于N型CMOS器件，詳細(xì)在 此不再贅述。
[0036] 下述實(shí)施例中，電性參數(shù)具體以飽和電流為例進(jìn)行說(shuō)明，但是，對(duì)于本領(lǐng)域普通技 術(shù)人員來(lái)說(shuō)，電性參數(shù)還可以包括但不局限于開啟電壓、電阻、電容等，詳細(xì)不再贅述。
[0037] 圖2為本申請(qǐng)實(shí)施例一負(fù)壓溫度不穩(wěn)定性評(píng)估方法流程示意圖；如圖2所示，對(duì)于 P型CMOS器件來(lái)說(shuō)，其包括如下流程：
[0038] S201、對(duì)P型CMOS器件中不同層間介質(zhì)層薄膜下的均勻性進(jìn)行實(shí)時(shí)電性測(cè)量得到 實(shí)時(shí)電性參數(shù)，所述層間介質(zhì)層位于P型CMOS器件各端口與金屬連接層之間；
[0039] 本實(shí)施例中，P型CMOS器件各端口包括但不局限于柵、源、漏、襯底等。層間介質(zhì) 層是將CMOS器件的柵、源、漏、襯底等各端口埋植起來(lái)。
[0040] 本實(shí)施例中，對(duì)于P型CMOS器件來(lái)說(shuō)，所述層間介質(zhì)層包括但不局限于氮化硅層、 第一氧化娃層、第二氧化娃層。具體地，所述氮化娃層為化學(xué)氣相沉積氮化娃層，所述第一 氧化硅層為亞氣壓化學(xué)氣相沉積氧化硅層，所述第二氧化硅層為等離子體增強(qiáng)化學(xué)氣相沉 積氧化硅層。優(yōu)選地，所述化學(xué)氣相沉積氮化硅層覆蓋在CMOS器件端口各端口表面，其物 理特性如拉應(yīng)力直接影響CMOS器件的特性。亞氣壓化學(xué)氣相沉積氧化硅層填充在柵極之 間的空間以防止空洞的出現(xiàn)，等離子體增強(qiáng)化學(xué)氣相沉積氧化硅層具有更大的機(jī)械強(qiáng)度用 于形成通孔，以連接CMOS器件的各端口與金屬互連層。
[0041] S202、根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工藝條件的電性參數(shù)對(duì)P型CMOS器件 的負(fù)壓溫度不穩(wěn)定性進(jìn)行評(píng)估。
[0042] 本實(shí)施例中，對(duì)于P型CMOS來(lái)說(shuō)，正因?yàn)閷娱g介質(zhì)層所處位置的特殊性，無(wú)論是前 段工藝還是后段工藝對(duì)CMOS器件的影響都會(huì)與這個(gè)層次發(fā)生關(guān)聯(lián)。比如在后段金屬連接 的等離子體蝕刻工藝中，等離子體中的高能量電子可以穿過(guò)層間介質(zhì)層對(duì)CMOS器件的柵 氧層造成損傷，這種損傷直接造成器件可靠性的退化，它同時(shí)也可以通過(guò)對(duì)P型CMOS器件 飽和電流的片內(nèi)均勻性這一電性參數(shù)的測(cè)量表現(xiàn)出來(lái)。因此，在可靠性評(píng)估時(shí)，若在層間介 質(zhì)層的總厚度不變的前提下，對(duì)不同層間介質(zhì)層薄膜下的均勻性進(jìn)行電性測(cè)量得到電性參 數(shù)進(jìn)行統(tǒng)計(jì)分析得出相對(duì)于基準(zhǔn)工藝條件的變化趨勢(shì)。根據(jù)實(shí)時(shí)電性參數(shù)的變化趨勢(shì)、所 述實(shí)時(shí)電性參數(shù)對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性進(jìn)行評(píng)估。在具體評(píng)估時(shí)，如果根測(cè)量得 到的實(shí)時(shí)電性參數(shù)大于基準(zhǔn)工藝條件的電性參數(shù)，則判定對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定 性評(píng)估結(jié)果是負(fù)面的，否則，判定對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性評(píng)估結(jié)果是正面的。
[0043] 圖3為應(yīng)用圖2所示實(shí)施例統(tǒng)計(jì)得到的實(shí)時(shí)電性參數(shù)的變化趨勢(shì)；如圖3所示，其 針對(duì)兩種新工藝：新工藝一和新工藝二，新工藝一是一種針對(duì)柵氧工藝條件進(jìn)行改善后的 新的柵氧化層生長(zhǎng)工藝，主要是通過(guò)對(duì)生長(zhǎng)速度和熱退火等關(guān)鍵點(diǎn)進(jìn)行優(yōu)化提高了柵氧化 層的質(zhì)量。新工藝二是后段第一層金屬層Ml等離子體蝕刻的新條件，相對(duì)于基準(zhǔn)條件的變 化主要是蝕刻過(guò)程中的等離子體能量大大增加。
[0044] 無(wú)論是上述哪種新工藝，在層間介質(zhì)層總厚度保持3000埃的條件下，以等離子體 增強(qiáng)化學(xué)氣相沉積氧化硅層為例，當(dāng)該氧化硅層厚度逐漸變大時(shí)，P型CMOS器件飽和電流 的片內(nèi)均勻性逐漸變差，表明等離子體對(duì)P型CMOS器件的損傷變大。
[0045] 新工藝條件一的趨勢(shì)圖位于于基準(zhǔn)條件趨勢(shì)圖的下方，這表明在同樣的層間介質(zhì) 層薄膜下，新工藝條件下的P型CMOS器件抵抗電子損傷的能力更強(qiáng)，因此負(fù)壓溫度不穩(wěn)定 性可靠性更好。相反，新工藝條件二的趨勢(shì)圖位于基準(zhǔn)條件趨勢(shì)圖的上方，即同樣層間介質(zhì) 層薄膜下其P型CMOS器件抵抗電子損傷的能力變差，因此負(fù)壓溫度不穩(wěn)定性可靠性較差。
[0046] 對(duì)于新工藝一來(lái)說(shuō)，通過(guò)本申請(qǐng)的評(píng)估方法，發(fā)現(xiàn)改善后的柵氧工藝使得P型 CMOS器件的負(fù)壓溫度不穩(wěn)定性壽命從基準(zhǔn)的12. 4年提高到了 20. 2年。
[0047] 對(duì)于新工藝一來(lái)說(shuō)，通過(guò)本申請(qǐng)的評(píng)估方法，發(fā)現(xiàn)等離子體能量提高后的蝕刻工 藝使得P型CMOS器件的負(fù)壓溫度不穩(wěn)定性壽命從基準(zhǔn)的12. 4年退化到了 7. 9年，其原因就 是等離子體能量增大后有更多的高能電子穿透CMOS器件的柵氧層對(duì)其造成更大的損傷， 從而使CMOS器件的可靠性退化。
[0048] 本申請(qǐng)實(shí)施例還提供了一種新工藝的開發(fā)方法，其在形成晶圓完整流片之前包括 上述圖2任意所述的評(píng)估方法，詳細(xì)不再贅述。
[〇〇49] 上述說(shuō)明示出并描述了本發(fā)明的若干優(yōu)選實(shí)施例，但如前所述，應(yīng)當(dāng)理解本發(fā)明 并非局限于本文所披露的形式，不應(yīng)看作是對(duì)其他實(shí)施例的排除，而可用于各種其他組合、 修改和環(huán)境，并能夠在本文所述發(fā)明構(gòu)想范圍內(nèi)，通過(guò)上述教導(dǎo)或相關(guān)領(lǐng)域的技術(shù)或知識(shí) 進(jìn)行改動(dòng)。而本領(lǐng)域人員所進(jìn)行的改動(dòng)和變化不脫離本發(fā)明的精神和范圍，則都應(yīng)在本發(fā) 明所附權(quán)利要求的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1. 一種負(fù)壓溫度不穩(wěn)定性評(píng)估方法，其特征在于，對(duì)于CMOS器件，包括： 對(duì)CMOS器件中不同層間介質(zhì)層薄膜下的均勻性進(jìn)行實(shí)時(shí)電性測(cè)量得到實(shí)時(shí)電性參 數(shù)，所述層間介質(zhì)層位于CMOS器件各端口與金屬連接層之間； 根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工藝條件的電性參數(shù)對(duì)CMOS器件的負(fù)壓溫度不 穩(wěn)定性進(jìn)行評(píng)估。
2. 根據(jù)權(quán)利要求1所述的方法，所述層間介質(zhì)層包括：氮化硅層、第一氧化硅層、第二 氧化硅層。
3. 根據(jù)權(quán)利要求2所述的方法，其特征在于，所述氮化硅層為化學(xué)氣相沉積氮化硅層， 所述第一氧化硅層為亞氣壓化學(xué)氣相沉積氧化硅層，所述第二氧化硅層為等離子體增強(qiáng)化 學(xué)氣相沉積氧化娃層。
4. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述化學(xué)氣相沉積氮化硅層覆蓋在CMOS 器件端口各端口表面，亞氣壓化學(xué)氣相沉積氧化硅層填充在柵極之間的空間以防止空洞的 出現(xiàn)，等離子體增強(qiáng)化學(xué)氣相沉積氧化硅層用于形成通孔，以連接CMOS器件的各端口與金 屬互連層。
5. 根據(jù)權(quán)利要求1所述的方法，其特征在于，還包括：在層間介質(zhì)層的總厚度不變的前 提下，對(duì)不同層間介質(zhì)層薄膜下的均勻性進(jìn)行電性測(cè)量得到電性參數(shù)進(jìn)行統(tǒng)計(jì)分析得出相 對(duì)于基準(zhǔn)工藝條件的變化趨勢(shì)。
6. 根據(jù)權(quán)利要求5所述的方法，其特征在于，根據(jù)測(cè)量得到的實(shí)時(shí)電性參數(shù)與基準(zhǔn)工 藝條件的電性參數(shù)數(shù)據(jù)對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性進(jìn)行評(píng)估包括：根據(jù)電性參數(shù)的 變化趨勢(shì)、所述實(shí)時(shí)電性參數(shù)對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性進(jìn)行評(píng)估。
7. 根據(jù)權(quán)利要求1所述的方法，其特征在于，如果根測(cè)量得到的實(shí)時(shí)電性參數(shù)大于基 準(zhǔn)工藝條件的電性參數(shù)，則判定對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性評(píng)估結(jié)果是負(fù)面的，否 貝1J，判定對(duì)CMOS器件的負(fù)壓溫度不穩(wěn)定性評(píng)估結(jié)果是正面的。
8. 根據(jù)權(quán)利要求1-7任意所述的方法，其特征在于，所述電性參數(shù)包括：開啟電壓、飽 和電流、電阻、電容。
9. 一種新工藝的開發(fā)方法，其特征在于，在形成晶圓完整流片之前包括權(quán)利要求1-7 任意所述的方法。
【文檔編號(hào)】H01L21/66GK104091770SQ201410357130
【公開日】2014年10月8日 申請(qǐng)日期:2014年7月25日 優(yōu)先權(quán)日:2014年7月25日
【發(fā)明者】羅飛 申請(qǐng)人:上海華力微電子有限公司