鰭柵格上的單元和宏布置的制作方法
【專利摘要】本發(fā)明涉及了一種管芯，該管芯包括至少一個標(biāo)準(zhǔn)單元，該標(biāo)準(zhǔn)單元包括第一邊界和與第一邊界相對的第二邊界。第一邊界和第二邊界平行于第一方向。至少一個標(biāo)準(zhǔn)單元另外包括第一多個FinFET，其包括平行于第一方向的第一半導(dǎo)體鰭。管芯另外包括至少一個存儲器宏，其具有第三邊界和與第三邊界相對的第四邊界。第三邊界和第四邊界平行于第一方向。至少一個存儲器宏包括第二多個FinFET，其包括平行于第一方向的第二半導(dǎo)體鰭。在至少一個標(biāo)準(zhǔn)單元和至少一個存儲器宏中的所有半導(dǎo)體鰭均具有等于第一半導(dǎo)體鰭和第二半導(dǎo)體鰭的最小間距的整數(shù)倍的間距。本發(fā)明還提供了一種鰭柵格上的單元和宏布置。
【專利說明】鰭柵格上的單元和宏布置
[0001]相關(guān)申請的交叉參考
[0002]本發(fā)明要求以下于2013年2月27日臨時提交的第61/770，224號U.S.專利申請的權(quán)益，其標(biāo)題為“Cell and Macro Placement on Fin Grid”,該專利申請以其全部內(nèi)容結(jié)合于此作為參考。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種鰭柵格上的單元和宏布置。
【背景技術(shù)】
[0004]隨著集成電路的越發(fā)按比例縮小并且對集成電路速度的要求越來越高，要求晶體管具有越來越大的驅(qū)動電流和越來越小的尺寸。為了滿足這些相互矛盾的要求，發(fā)展出鰭式場效應(yīng)晶體管(FinFET)。FinFET比平坦的晶體管具有更大的溝槽寬度。通過形成包括位于半導(dǎo)體鰭的側(cè)壁上的部分和位于半導(dǎo)體鰭的頂面上的部分的溝槽來增大溝槽寬度。由于晶體管的驅(qū)動電流與溝槽寬度成正比，所以FinFET的驅(qū)動電流高于平面晶體管的驅(qū)動電流。
[0005]FinFET也被制造得越來越小，并且FinFET的鰭被制造得越來越薄。為了形成這種較小的鰭，使用了特殊光學(xué)技術(shù)，諸如，衍射和干擾。這導(dǎo)致形成鰭的工藝更為復(fù)雜。

【發(fā)明內(nèi)容】

[0006]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種管芯，包括:至少一個標(biāo)準(zhǔn)單元，包括:第一邊界和相對于所述第一邊界的第二邊界，其中，所述第一邊界和所述第二邊界平行于第一方向；多個第一鰭式場效應(yīng)晶體管(FinFET)，包括平行于所述第一方向的第一半導(dǎo)體鰭；以及至少一個存儲器宏，包括:第三邊界和相對于所述第三邊界的第四邊界，其中，所述第三邊界和所述第四邊界平行于所述第一方向；和多個第二 FinFET，包括平行于所述第一方向的第二半導(dǎo)體鰭，其中，所述至少一個標(biāo)準(zhǔn)單元中的所有半導(dǎo)體鰭和所述至少一個存儲器宏中的所有半導(dǎo)體鰭的間距均等于所述第一半導(dǎo)體鰭和所述第二半導(dǎo)體鰭的最小間距的整數(shù)倍。
[0007]在所述管芯中，所述第一邊界和所述第二邊界之間的第一距離以及所述第三邊界和所述第四邊界之間的第二距離等于所述最小間距的整數(shù)倍。
[0008]在所述管芯中，還包括:至少一個模擬宏，包括:第五邊界和相對于所述第五邊界的第六邊界，其中，所述第五邊界和所述第六邊界平行于所述第一方向；以及多個第三FinFET,包括平行于所述第一方向的第三半導(dǎo)體鰭，其中，所述至少一個模擬宏中的所有半導(dǎo)體鰭的間距均等于所述最小間距的整數(shù)倍。
[0009]在所述管芯中，還包括:
[0010]至少一個輸入/輸出(I/O)宏，包括:第五邊界和相對于所述第五邊界的第六邊界，其中，所述第五邊界和所述第六邊界平行于所述第一方向；以及多個第三FinFET，包括平行于所述第一方向的第三半導(dǎo)體鰭，其中，所述至少一個IO宏中的所有半導(dǎo)體鰭的間距均等于所述最小間距的整數(shù)倍。
[0011]在所述管芯中，所述管芯中的所有FinFET的基本上所有的半導(dǎo)體鰭的縱向均平行于所述第一方向，并且所述管芯中的所有FinFET的所有半導(dǎo)體鰭的基本上所有間距均等于所述最小間距的整數(shù)倍。
[0012]在所述管芯中，所述管芯中的所有FinFET的所有半導(dǎo)體鰭的縱向均平行于所述第一方向，并且所述管芯中的所有FinFET的所有半導(dǎo)體鰭的所有間距均等于所述最小間距的整數(shù)倍。
[0013]在所述管芯中，所述管芯中的所有FinFET的基本上所有半導(dǎo)體鰭的縱向均不平行于第二方向，所述第二方向垂直于所述第一方向。
[0014]根據(jù)本發(fā)明的另一方面，提供了一種管芯，包括:標(biāo)準(zhǔn)單元；宏，選自于基本上由存儲器宏、模擬宏、輸入/輸出宏和它們的組合所構(gòu)成的組；以及鰭式場效應(yīng)晶體管(FinFET),位于所述標(biāo)準(zhǔn)單元和所述宏中，其中，用于形成所述管芯中的所有FinFET的基本上所有半導(dǎo)體鰭均平行于第一方向，并且所述所有半導(dǎo)體鰭的間距均等于所述間距中的最小間距的整數(shù)倍，其中，所述最小間距是所述所有半導(dǎo)體鰭的所述所有間距中最小的間距。
[0015]在所述管芯中，所述宏包括所述存儲器宏，并且所述存儲器宏包括靜態(tài)隨機存儲器(SRAM)單元。
[0016]在所述管芯中，所述存儲器宏包括平行于所述第一方向的第一邊界和第二邊界，并且所述第一邊界和所述第二邊界之間的距離等于所述最小間距的整數(shù)倍。
[0017]在所述管芯中，所述宏包括所述模擬宏，并且所述模擬宏包括運算放大器宏。
[0018]在所述管芯中，所述模擬宏包括與所述第一方向平行的第一邊界和第二邊界，并且所述第一邊界和所述第二邊界之間的距離等于所述最小間距的整數(shù)倍。
[0019]在所述管芯中，所述宏包括所述IO宏，并且所述IO宏包括靜電放電(ESD)宏。
[0020]在所述管芯中，所述管芯中基本沒有半導(dǎo)體鰭的縱向垂直于所述第一方向。
[0021]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:將標(biāo)準(zhǔn)單元布置在管芯布局中，使用計算機執(zhí)行布置所述標(biāo)準(zhǔn)單元的步驟，其中，所述標(biāo)準(zhǔn)單元的第一邊界和第二邊界分別與第一柵格線和第二柵格線對準(zhǔn)，并且柵格分布在整個所述管芯布局中；以及將宏布置在所述管芯布局中，所述宏的第三邊界和第四邊界分別與第三柵格線和第四柵格線相對準(zhǔn)，并且所述第一柵格線、所述第二柵格線、所述第三柵格線和所述第四柵格線屬于具有一致間距的柵格的柵格線，并且所述宏選自于由存儲器宏、模擬宏、輸入/輸出宏和它們的組合所構(gòu)成的組。
[0022]在所述方法中，在布置所述標(biāo)準(zhǔn)單元和所述宏的步驟之后，所述標(biāo)準(zhǔn)單元和所述宏中的所有鰭式場效應(yīng)晶體管(FinFET)的所有鰭均與柵格線對準(zhǔn)。
[0023]在所述方法中，當(dāng)所述管芯布局的設(shè)計完成時，所述管芯布局中的所有FinFET的所有鰭均與柵格線對準(zhǔn)。
[0024]在所述方法中，所述宏包括存儲器宏。
[0025]在所述方法中，所述宏包括模擬宏。
[0026]在所述方法中,所述宏包括輸入/輸出(IO)宏?！緦＠綀D】

【附圖說明】
[0027]為了更全面地理解實施例及其優(yōu)勢，現(xiàn)將結(jié)合附圖所進行的描述作為參考，其中:
[0028]圖1示出了根據(jù)示例性實施例的管芯布局和布局在管芯布局中的電路；
[0029]圖2示出了根據(jù)示例性實施例的半導(dǎo)體管芯和制造在該管芯中的電路；以及
[0030]圖3示意性地示出了用于布置管芯布局的計算機和用于存儲管芯布局的布局存儲介質(zhì)。
【具體實施方式】
[0031]下面，詳細討論本發(fā)明各實施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的概念。所討論的具體實施例僅僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。
[0032]根據(jù)多個示例性實施例提供了一種半導(dǎo)體管芯和形成在其中的集成電路以及形成該半導(dǎo)體管芯的方法。示出了形成該管芯的中間階段。論述了實施例的變型。在多個視圖和說明性實施例中，類似的參考標(biāo)號被用來代表類似的元件。
[0033]圖1示出了集成電路設(shè)計中的布置步驟。根據(jù)一些實施例，使用計算機10 (圖3)來執(zhí)行該布置步驟，計算機運行的是設(shè)計集成電路的軟件。該軟件包括電路布局工具，該工具具有布置和布線功能。布局工具被配置成布置標(biāo)準(zhǔn)單元和宏，它們是經(jīng)過預(yù)設(shè)計的功能電路。在整個說明中，術(shù)語“標(biāo)準(zhǔn)單元”和“宏”指的是已經(jīng)布局完畢的經(jīng)過預(yù)設(shè)計的單元。當(dāng)術(shù)語“標(biāo)準(zhǔn)單元”大體上用來涉及小的單元，而術(shù)語“宏”大體上用來涉及大的沒有更多功能的單元時，也互換地使用術(shù)語“標(biāo)準(zhǔn)單元”和“宏”。標(biāo)準(zhǔn)單元和宏均存儲在數(shù)據(jù)庫形式的電路庫中。另外，標(biāo)準(zhǔn)單元和宏(以及相應(yīng)的數(shù)據(jù)庫)均存儲在諸如硬盤驅(qū)動器12 (圖3)的有形存儲介質(zhì)中。計算機10與硬盤驅(qū)動器12電連接和信號連接，并且可以從硬盤驅(qū)動器12中檢索標(biāo)準(zhǔn)單元和宏以執(zhí)行布置。
[0034]圖1示出了通過電路設(shè)計工具設(shè)計的管芯布局20。管芯布局20是管芯的布局且在計算機10中運行。管芯布局20可以是晶圓布局(未示出)的一部分，該晶圓布局包括多個相同的管芯布局20。如圖2中所示，在管芯/晶圓40中制造晶圓/管芯布局20中的設(shè)計電路。重新參考圖1，布局20包括多條在X方向上延伸的線24。線24分布在整個管芯布局20中且具有相同間隔P1。在整個說明中，間隔(spacing)Pl稱為間距(pitch)Pl。在一些實施例中，布局20還包括多條在Y方向上延伸的線26, Y方向垂直于X方向。線26還可以在整個布局20中分布且具有一致的間距P2。間距Pl可以等于、大于或小于間距P2。在可選實施例中，管芯布局20不包括線26。線24和26在下文中被稱為柵格線。線24和26 (圖1)在計算機10的屏幕上是可視的。
[0035]諸如標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和輸入/輸出(IO)宏400的集成電路以布局20進行設(shè)置且與柵格線24對準(zhǔn)。例如，標(biāo)準(zhǔn)單元100可以包括反相器、NOR門、NAND門、XOR門等等。存儲器宏200可以包括靜態(tài)隨機存儲器(SRAM)宏、動態(tài)隨機存儲器(DRAM)宏等等。SRAM宏或DRAM宏包括形成陣列的SRAM單元或DRAM單元，并且可以包括用于支持存儲器陣列操作的支持電路。支持電路可以包括例如，行解碼器、讀出放大器、功率控制電路和電平移位電路。模擬宏300可以包括鎖相環(huán)、運算放大器、功率放大器等等。IO宏400可以包括高速串化器/并化器(串并行和并串行轉(zhuǎn)換器)、通用IO塊、靜電放電(ESD)電路等等。電路100、200、300和400可以是預(yù)設(shè)計的且被復(fù)制到布局20的需要的位置處，然而電路100、200、300和400中的一些也可以是逐步地原地布局在管芯布局20中的而不是預(yù)設(shè)計的和布置好的。圖1示出了存儲器單元120之一的示例性的布置步驟。在一些實施例中，標(biāo)準(zhǔn)單元100、存儲器宏200和模擬宏300包括在核心電路區(qū)域500中，而IO宏400可以配置在布局20的IO區(qū)域中。
[0036]在整個描述中，當(dāng)標(biāo)準(zhǔn)單元或宏被稱為與柵格線24對準(zhǔn)時，相應(yīng)的標(biāo)準(zhǔn)單元或宏的邊界也與柵格線24相對準(zhǔn)。例如，標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400的邊界102、202、302和402分別與柵格線24相對準(zhǔn)。標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400中的晶體管可以是鰭式場效應(yīng)晶體管(FinFET)，該晶體管包括半導(dǎo)體鰭和位于半導(dǎo)體鰭上方的柵電極。例如，標(biāo)準(zhǔn)單元100包括晶體管100,該晶體管包括鰭112和柵電極114，存儲器宏200包括晶體管210，該晶體管包括鰭212和柵電極214，IO宏300包括晶體管310，該晶體管包括鰭312和柵電極314，以及IO宏400包括晶體管410，該晶體管包括鰭412和柵電極414。根據(jù)一些實施例，當(dāng)標(biāo)準(zhǔn)單元或宏被稱為與柵格線24相對準(zhǔn)時，標(biāo)準(zhǔn)單元或宏中的FinFET的鰭也可以與柵格線24相對準(zhǔn)。例如，鰭112、212、312和412的中線與相應(yīng)的柵格線24相對準(zhǔn)，然而，在可選實施例中鰭112、212、312和412的邊界也可以與柵格線24相對準(zhǔn)。鰭112、212、312和412可以具有與X方向平行的縱長的方向。
[0037]在一個優(yōu)選實施例中，相對的邊界102可以分別是第一邊界或第二邊界；相對的邊界202可以分別是第三邊界或第四邊界；相對邊界302可以分別是第五邊界和第六邊界。此外，相對的邊界402也可以分別是第五邊界和第六邊界。
[0038]存儲器宏200還包括多個存儲器單元120，這些存儲器單元可以是例如，SRAM單元或DRAM單元。圖1示出了將一個存儲器單元120布置到存儲器宏200中。在可選的實施例中，預(yù)構(gòu)造整個存儲器宏200并且同時將整個存儲器宏200布置在管芯布局20中。存儲器單元120的邊界122也與柵格線24相對準(zhǔn)。
[0039]可以看出，由于鰭112、212、312和412與具有相等間距Pl的柵格線24相對準(zhǔn)，所以鰭112、212、312和412的間距等于N*P1，其中，N是等于或大于O的整數(shù)。間距Pl也是所有鰭112、212、312和412的最小間距?？蛇x地規(guī)定，所有鰭112、212、312和412的間距均等于柵格線24的間距Pl的整數(shù)倍。為了確定不在Y方向上對準(zhǔn)的鰭的間距，可以通過延伸鰭(諸如，鰭112)來繪制延伸線從而獲得延伸線，并且由于延伸線彼此相互平行且與柵格線24相對準(zhǔn)所以可以確定延伸線的間距。例如，所示出的鰭112和一些鰭412不在Y方向上對準(zhǔn)。然而，它們的延伸線(也是柵格線24)具有等于N*P1的間距。
[0040]在一些實施例中，整個管芯布局20中的所有FinFET的所有鰭均具有平行于X方向的縱向方向，并且沒有鰭，或基本上沒有鰭具有沿Y方向延伸的縱向方向。另外，整個管芯布局20中沒有鰭，或基本上沒有鰭不與柵格線24相對準(zhǔn)。在可選實施例中，一個或多個標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400中的一些鰭不與柵格線24相對準(zhǔn)，而剩余的標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400的鰭與柵格線24相對準(zhǔn)。柵電極114、214、314和414垂直于鰭112、212、312和412，并且具有平行于Y方向的縱向方向。[0041]由于標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400的邊界102、202、302和402分別與柵格線24相對準(zhǔn)，所以標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400的寬度W1、W2、W3和W4 (相對邊界之間的距離)分別是間距Pl的整數(shù)倍。
[0042]標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400還分別包括邊界103、203、303和403，這些邊界平行于Y方向。根據(jù)一些實施例，邊界103、203、303和403不強制與柵格線24相對準(zhǔn)。因此，邊界103、203、303和403可以與任意圖案中的柵格線26相對準(zhǔn)或不相對準(zhǔn)。在可選的實施例中，邊界103、203、303和403不被迫與柵格線26相對準(zhǔn)。標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400中的柵電極114、214、314和414也可以與柵格線26相對準(zhǔn)，然而，在可選實施例中，它們不與柵格線26相對準(zhǔn)。
[0043]可以將圖1中的電路設(shè)計存儲在圖3中的有形存儲介質(zhì)12中。可以使用布局20的電路設(shè)計來制造集成電路。圖2示出了物理半導(dǎo)體管芯40，在半導(dǎo)體晶圓上使用管芯布局20中的電路設(shè)計來制造該物理半導(dǎo)體管芯。因此，圖2中所示的每個部件均反映出圖1中的設(shè)計。應(yīng)該理解，在管芯40中，無法再看見柵格線24和26。然而，在圖2中，出于參照目的仍舊示出了柵格線。然而，鰭112、212、312和412是有區(qū)別的。另外，例如，通過限定特征可以發(fā)現(xiàn)標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400中的至少一些的邊界。例如，標(biāo)準(zhǔn)單元可以包括偽多晶硅(或由多晶硅以外的其他材料形成的偽柵電極)線，該線或電浮置或綁定于VDD或VSS。偽硅線的中線可以與標(biāo)準(zhǔn)單元100的邊界相對準(zhǔn)。另外，由于標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400可以在管芯40中重復(fù)，所以標(biāo)準(zhǔn)單元100、存儲器宏200、模擬宏300和IO宏400的邊界也可以通過比較重復(fù)圖案來確定。
[0044]盡管柵格線24和26 (圖1)沒有存在于管芯40中，但鰭112、212、312和412的延伸線可以是相同的，并且延伸線的間距可以是確定的，等于間距Pl的多倍。在這些實施例中，可以通過尋找鰭112、212、312和412的最小間距來確定最小間距P1。根據(jù)一些實施例，鰭112、212、312和412之一的延伸線可以被選作為參照線，并且可以通過測量其他鰭的延伸線與參照線之間的距離來確定所有其他鰭的間距。
[0045]在本公開的實施例中，通過將標(biāo)準(zhǔn)單元、存儲器宏、模擬宏和IO宏的鰭與管芯或晶圓的柵格線相對準(zhǔn)來形成非常窄的鰭，其原因在于，鰭的形成可以使用一些衍射技術(shù)，并且由此可以同時形成與相同的柵格線對準(zhǔn)的所有鰭并且它們共用相同的工藝步驟。然而，如果一些鰭沒有與其他一些鰭的相同的柵格線相對準(zhǔn)，和/或一些鰭具有與其他鰭相垂直的縱向方向，則不得不分別地形成這些鰭并且增加了制造成本。
[0046]根據(jù)一些實施例,一種管芯包括至少一個標(biāo)準(zhǔn)單元,該標(biāo)準(zhǔn)單元包括第一邊界和與第一邊界相對的第二邊界。第一邊界和第二邊界平行于第一方向。至少一個標(biāo)準(zhǔn)單元另外包括第一多個FinFET，其包括平行于第一方向的第一半導(dǎo)體鰭。管芯另外包括至少一個存儲器宏，其具有第三邊界和與第三邊界相對的第四邊界。第三邊界和第四邊界平行于第一方向。至少一個存儲器宏包括第二多個FinFET，其包括平行于第一方向的第二半導(dǎo)體鰭。在至少一個標(biāo)準(zhǔn)單元和至少一個存儲器宏中的所有半導(dǎo)體鰭均具有等于第一半導(dǎo)體鰭和第二半導(dǎo)體鰭的最小間距的整數(shù)倍的間距。
[0047]根據(jù)其他實施例，一種管芯包括標(biāo)準(zhǔn)單兀和選自于基本上由存儲器宏、模擬宏、輸入/輸出宏以及它們的組合所構(gòu)成的組中的宏。該管芯另外包括位于各個標(biāo)準(zhǔn)單元和宏中的FinFET。基本上用于形成管芯中的所有FinFET的所有半導(dǎo)體鰭均平行于第一方向。所有半導(dǎo)體鰭的間距均等于間距中的最小間距的整數(shù)倍。最小間距是所有半導(dǎo)體鰭的所有間距中的最小的間距。
[0048]根據(jù)另外的其他實施例，一種方法包括將標(biāo)準(zhǔn)單元布置到管芯布局中，其中，使用計算機執(zhí)行該布置標(biāo)準(zhǔn)單元的步驟。標(biāo)準(zhǔn)單元的第一邊界和第二邊界分別與第一柵格線和第二柵格線相對準(zhǔn)。柵格分布在整個管芯布局中。該方法另外包括將宏布置在管芯布局中，其中，宏的第三邊界和第四邊界分別與第三柵格線和第四柵格線相對準(zhǔn)。第一柵格線、第二柵格線、第三柵格線和第四柵格線屬于具有一致間距的柵格的柵格線。該宏選自于由存儲器宏、模擬宏、輸入/輸出宏以及它們的組合所構(gòu)成的組。
[0049]盡管已經(jīng)詳細地描述了本發(fā)明及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實施例基本相同的功能或獲得基本相同結(jié)果的工藝、機器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝、機器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。此外，每條權(quán)利要求構(gòu)成單獨的實施例，并且多個權(quán)利要求和實施例的組合在本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種管芯，包括: 至少一個標(biāo)準(zhǔn)單元，包括: 第一邊界和相對于所述第一邊界的第二邊界，其中，所述第一邊界和所述第二邊界平行于第一方向； 多個第一鰭式場效應(yīng)晶體管(FinFET)，包括平行于所述第一方向的第一半導(dǎo)體鰭；以及 至少一個存儲器宏，包括: 第三邊界和相對于所述第三邊界的第四邊界，其中，所述第三邊界和所述第四邊界平行于所述第一方向；和 多個第二 FinFET，包括平行于所述第一方向的第二半導(dǎo)體鰭，其中，所述至少一個標(biāo)準(zhǔn)單元中的所有半導(dǎo)體鰭和所述至少一個存儲器宏中的所有半導(dǎo)體鰭的間距均等于所述第一半導(dǎo)體鰭和所述第二半導(dǎo)體鰭的最小間距的整數(shù)倍。
2.根據(jù)權(quán)利要求1所述的管芯，其中，所述第一邊界和所述第二邊界之間的第一距離以及所述第三邊界和所述第四邊界之間的第二距離等于所述最小間距的整數(shù)倍。
3.根據(jù)權(quán)利要求1所述的管芯，還包括: 至少一個模擬宏， 包括: 第五邊界和相對于所述第五邊界的第六邊界，其中，所述第五邊界和所述第六邊界平行于所述第一方向；以及 多個第三FinFET，包括平行于所述第一方向的第三半導(dǎo)體鰭，其中，所述至少一個模擬宏中的所有半導(dǎo)體鰭的間距均等于所述最小間距的整數(shù)倍。
4.根據(jù)權(quán)利要求1所述的管芯，還包括: 至少一個輸入/輸出(I/O)宏，包括: 第五邊界和相對于所述第五邊界的第六邊界，其中，所述第五邊界和所述第六邊界平行于所述第一方向；以及 多個第三FinFET，包括平行于所述第一方向的第三半導(dǎo)體鰭，其中，所述至少一個IO宏中的所有半導(dǎo)體鰭的間距均等于所述最小間距的整數(shù)倍。
5.根據(jù)權(quán)利要求1所述的管芯，其中，所述管芯中的所有FinFET的基本上所有的半導(dǎo)體鰭的縱向均平行于所述第一方向，并且所述管芯中的所有FinFET的所有半導(dǎo)體鰭的基本上所有間距均等于所述最小間距的整數(shù)倍。
6.根據(jù)權(quán)利要求5所述的管芯，其中，所述管芯中的所有FinFET的所有半導(dǎo)體鰭的縱向均平行于所述第一方向，并且所述管芯中的所有FinFET的所有半導(dǎo)體鰭的所有間距均等于所述最小間距的整數(shù)倍。
7.根據(jù)權(quán)利要求1所述的管芯，其中，所述管芯中的所有FinFET的基本上所有半導(dǎo)體鰭的縱向均不平行于第二方向，所述第二方向垂直于所述第一方向。
8.一種管芯，包括: 標(biāo)準(zhǔn)單元；宏，選自于基本上由存儲器宏、模擬宏、輸入/輸出宏和它們的組合所構(gòu)成的組；以及鰭式場效應(yīng)晶體管(FinFET)，位于所述標(biāo)準(zhǔn)單元和所述宏中，其中，用于形成所述管芯中的所有FinFET的基本上所有半導(dǎo)體鰭均平行于第一方向，并且所述所有半導(dǎo)體鰭的間距均等于所述間距中的最小間距的整數(shù)倍，其中，所述最小間距是所述所有半導(dǎo)體鰭的所述所有間距中最小的間距。
9.根據(jù)權(quán)利要求8所述的管芯，其中，所述宏包括所述存儲器宏，并且所述存儲器宏包括靜態(tài)隨機存儲器(SRAM)單元。
10.一種方法，包括: 將標(biāo)準(zhǔn)單元布置在管芯布局中，使用計算機執(zhí)行布置所述標(biāo)準(zhǔn)單元的步驟，其中，所述標(biāo)準(zhǔn)單元的第一邊界和第二邊界分別與第一柵格線和第二柵格線對準(zhǔn)，并且柵格分布在整個所述管芯布局中；以及 將宏布置在所述管芯布局中，所述宏的第三邊界和第四邊界分別與第三柵格線和第四柵格線相對準(zhǔn)，并且所述第一柵格線、所述第二柵格線、所述第三柵格線和所述第四柵格線屬于具有一致間距的柵格的柵格線，并且所述宏選自于由存儲器宏、模擬宏、輸入/輸出宏和它們的組合所構(gòu) 成的組。
【文檔編號】H01L27/02GK104009032SQ201410064299
【公開日】2014年8月27日 申請日期:2014年2月25日 優(yōu)先權(quán)日:2013年2月27日
【發(fā)明者】楊國男, 林周坤, 高章瑞, 蔡逸群, 趙堅如, 王中興 申請人:臺灣積體電路制造股份有限公司