包含一層應力產生材料的電路組件及其形成方法
【專利摘要】本發(fā)明涉及包含一層應力產生材料的電路組件及其形成方法，一種晶體管包含源極區(qū)域、漏極區(qū)域、通道區(qū)域、柵極電極以及一層應力產生材料。該應力產生材料提供響應作用在該應力產生材料上的信息而可調變的應力。該層應力產生材料是設置成在至少該通道區(qū)域中提供應力。提供在至少該通道區(qū)域中的應力是響應作用在該應力產生材料上的信息而可調變。提供響應作用在該應力產生材料上的信息而可調變的應力的該層應力產生材料也可以被用在不同于晶體管的電路組件中，舉例而言，電阻器。
【專利說明】包含一層應力產生材料的電路組件及其形成方法
【技術領域】
[0001]一般而言，本發(fā)明關于集成電路的領域，特別是關于包括包含有應力產生材料的晶體管及/或其他電路組件的集成電路。
【背景技術】
[0002]集成電路包含大量的電路組件，該電路組件特別包含場效晶體管。在場效晶體管中，柵極電極可以借由柵極絕緣層和通道區(qū)域分開，柵極絕緣層提供了柵極電極和通到區(qū)域之間的電性絕緣。鄰接于該通道區(qū)域，則形成源極區(qū)域和漏極區(qū)域。
[0003]該通道區(qū)域、源極區(qū)域和漏極區(qū)域可以形成在半導體材料中，其中，該通道區(qū)域的摻雜(doping)不同于該源極區(qū)域和漏極區(qū)域的摻雜。因此，有不同摻雜的半導體材料之間的轉移(transition),例如，p_n轉移(p_n transition)或是p或η摻雜的半導體材料以及實質上未摻雜的半導體材料之間、在源極區(qū)域和通道區(qū)域之間、以及在通道區(qū)域和漏極區(qū)域之間的轉移。
[0004]在η型晶體管中，該源極區(qū)域和漏極區(qū)域是以η型摻雜物(dopant)摻雜的，且該通道區(qū)域可以是P型摻雜的或是實質上未摻雜的。在P型半導體中，該源極區(qū)域和漏極區(qū)域是P型摻雜的，且該通道區(qū)域可以是η型摻雜的或是實質上未摻雜的。
[0005]根據施加在該柵極電極和源極區(qū)域之間的電壓，該場效晶體管可以在開啟狀態(tài)和關閉狀態(tài)之間切換，其中，該開啟狀態(tài)在該源極區(qū)域和漏極區(qū)域之間有相對高的電導，且該關閉狀態(tài)在該源極區(qū)域和漏極區(qū)域之間有相對低的電導。該場效晶體管在開啟狀態(tài)下的通道區(qū)域的電導可以視在該通道區(qū)域中的摻雜物濃度、在該通道區(qū)域中的電荷載子的遷移率、在該晶體管的寬度方向上的通道區(qū)域的延伸、以及該源極區(qū)域和漏極區(qū)域之間的距離(其通常稱為“通道長度”)而定。
[0006]為了增加該晶體管在開啟狀態(tài)下的通道區(qū)域的電導，已提出借由改進通道區(qū)域形成在其中的半導體材料的晶格結構來增加在通道區(qū)域中的電荷載子的遷移率。此可透過在通道區(qū)域中產生拉伸(tensile)或壓縮(compressive)應力來完成。壓縮應力在通道區(qū)域中可以增加電洞的遷移率，導致P型晶體管的通道區(qū)域的導電性的增力卩。相反的，拉伸應力在通道區(qū)域中可以增加電子的遷移率，其可增加η型晶體管的通道區(qū)域的導電性。
[0007]為了在該通道區(qū)域中提供應力，可以在該晶體管上形成具有內在(intrinsic)應力的材料層。該材料層可以包含，例如，氮化硅，且可借由例如等離子體強化化學氣相沉積制程(plasma enhanced chemical vapor deposition process)來形成。依據等離子體強化化學氣相沉積制程的參數(shù)，舉例而言，成份、反應氣體的壓力及/或溫度、在反應器體中產生的射頻放電(radio frequency radio discharge)的功率、及/或施加在設置該晶體管的基板上的偏壓，可以提供該材料層的拉伸或壓縮內在應力。此外，借由改變等離子體強化沉積制程的參數(shù)，可以控制該拉伸或壓縮內在應力的強度。
[0008]然而，由傳統(tǒng)的具有內在應力的材料層所產生的在通道區(qū)域中的應力在沉積該材料層之后一般是實質上的常數(shù)，而無法在之后調整。因此，該晶體管的效能，特別是該晶體管在開啟狀態(tài)下的通道區(qū)域中的電導，其關聯(lián)于由具有內在應力的材料層所提供的在通道區(qū)域內的應力，也實質上的是常數(shù)。
[0009]考慮上述的情況，本發(fā)明提供允許提供在晶體管的制造之后可以被修改的在晶體管的通道區(qū)域中的應力的技術。
[0010]本發(fā)明還提供允許借由修改在半導體區(qū)域中的應力來改變不同于晶體管的電路組件中的半導體區(qū)域的電阻的技術。

【發(fā)明內容】

[0011]本文所揭露的一例示性電路組件包括一半導體區(qū)域以及一層應力產生材料。該應力產生材料提供響應作用在該應力產生材料上的信息而可調變的應力。該層應力產生材料是設置成在該半導體區(qū)域提供應力。提供給該半導體區(qū)域的應力響應作用在該應力產生材料上的信息而可調變。
[0012]本文所揭露的一例示性電路包括電流鏡電路以及校正電路。該電流鏡電路包含第一晶體管在該電流鏡電路的輸入電流路徑中，以及第二晶體管在該電流鏡電路的輸出電流路徑中。各該第一及第二晶體管包含源極區(qū)域、漏極區(qū)域、通道區(qū)域以與柵極電極。該第一及第二晶體管中的至少一者包含一層應力產生材料。該應力產生材料提供響應作用在該應力產生材料上的信息而可調變的應力。該應力產生材料具有應力遲滯，其中，在移除該信息之后，來響應該信息而提供的應力會保持至少一部分。該層應力產生材料是設置成至少在其所設置的該晶體管的通道區(qū)域提供應力，該應力響應作用在該應力產生材料上的信息而可調變。該校正電路是用于校正該電流鏡電路。該校正包含偵測流經該輸入電流路徑的電流之間的電流差異和該輸出電流路徑的電流之間的比率以及乘法因子，并施加信息給該第一晶體管和該第二晶體管中的至少一者內的該應力產生材料以響應所偵測到的電流差異，所施加的該信息降低了該電流差異。
[0013]本文所揭露的一例示性傳感器包括晶體管以及電路。該晶體管包含源極區(qū)域、漏極區(qū)域、通道區(qū)域以與柵極電極，以及一層應力產生材料。該應力產生材料提供響應作用在該應力產生材料上的外部影響而可調變的應力且設置成至少在該晶體管的通道區(qū)域提供應力。提供在該晶體管的至少該通道區(qū)域上的該應力響應作用在該應力產生材料上的該外部影響而可調變。該電路施加第一電壓在該柵極電極和該源極區(qū)域之間、施加第二電壓在該源極區(qū)域和該漏極區(qū)域之間，并量測流經該源極區(qū)域和該漏極區(qū)域之間的電流以響應該第一但第二電壓。
[0014]本文所揭露的一例示性反向器包括上拉晶體管、下拉晶體管以及輸入端子。該上拉晶體管和該下拉晶體管被電性串聯(lián)在高電壓電源供應端子和低電壓電源供應端子之間。該輸入端子電性連接至該上拉晶體管和該下拉晶體管。該上拉晶體管借由施加高電壓至該輸入端子能切換至關閉狀態(tài)且借由施加低電壓至該輸入端子能切換至開啟狀態(tài)。該下拉晶體管借由施加高電壓至該輸入端子能切換至開啟狀態(tài)且借由施加低電壓至該輸入端子能切換至關閉狀態(tài)。該上拉晶體管包含第一層應力產生材料，以提供可調變的應力在該上拉晶體管的通道區(qū)域，其響應施加在該輸入端子上的電壓而可調變。相較于在該上拉晶體管的關閉狀態(tài)下所得到的該上拉晶體管的通道區(qū)域中的電荷載子的遷移率，該可調變的應力增加了在該上拉晶體管的開啟狀態(tài)下所得到的該上拉晶體管的通道區(qū)域中的電荷載子的遷移率。
[0015]該下拉晶體管包含第二層應力產生材料，以提供應力在該下拉晶體管的通道區(qū)域，其響應施加在該輸入端子上的電壓而可調變。相較于在該下拉晶體管的關閉狀態(tài)下所得到的該下拉晶體管的通道區(qū)域中的電荷載子的遷移率，該可調變的應力增加了在該下拉晶體管的開啟狀態(tài)下所得到的該上拉晶體管的通道區(qū)域中的電荷載子的遷移率。
[0016]本文所揭露的一例示性內存單元包括第一晶體管、讀取端子以及寫入端子。該第一晶體管包含源極區(qū)域、漏極區(qū)域、通道區(qū)域、柵極電極、以及一層應力產生材料。該應力產生材料在該晶體管的通道區(qū)域中提供響應作用在該層應力產生材料上的電場而可調變的應力。該應力產生材料具有應力遲滯，其中，在移除該電場之后，響應該電場而提供的應力會保持至少一部分。該第一晶體管還包括至少一個應力控制電極鄰接至該層應力產生材料。該讀取端子電性連接至該第一晶體管的柵極電極。該寫入端子電性連接至該第一晶體管的至少一個該應力控制電極。
[0017]本文所揭露的一例示性的方法包括提供包含半導體材料的基板。在該半導體材料之上形成柵極絕緣層和柵極電極。在鄰接該柵極電極在該半導體材料中形成源極區(qū)域和漏極區(qū)域。在該柵極電極下方的一部分的該半導體材料設置成通道區(qū)域。在該源極區(qū)域、該漏極區(qū)域和該柵極電極上形成一層應力產生材料。該應力產生材料提供在該通道區(qū)域中的應力，其響應作用在該應力產生材料上的信息而可調變。
【專利附圖】

【附圖說明】
[0018]其他具體實施例定義于隨附權利要求中，且參考以下附圖的詳細說明可更加明白該等具體實施例，其中:
[0019]圖1a至Ie顯示根據一具體實施例的方法在不同階段的根據一具體實施例的半導體結構的示意橫截面圖；
[0020]圖2顯示用于依據設置在圖1a至Ie中的半導體結構中的具體實施例的晶體管的電路符號；
[0021]圖3a和3b顯示根據一具體實施例的半導體結構的示意橫截面圖；
[0022]圖4顯示用于依據設置在圖3a至3b中的半導體結構中的具體實施例的晶體管的電路符號；
[0023]圖5顯示一示意圖其例示晶體管的輸出電流與對于通道區(qū)域中的不同應力的漏極區(qū)域電壓的相依性；
[0024]圖6顯示例示應力遲滯的示意圖；
[0025]圖7顯示依據一具體實施例的電路的示意電路圖；
[0026]圖8顯示依據一具體實施例的傳感器的示意電路圖；
[0027]圖9顯示依據一具體實施例的反向器的示意電路圖；
[0028]圖10顯示依據一具體實施例的反向器的示意電路圖；
[0029]圖11顯示依據一具體實施例的內存單元和一部分的支持電路的示意電路圖；
[0030]圖12顯示一示意圖其例示根據圖11的內存單元的運作；
[0031]圖13顯示依據一具體實施例的內存單元的示意電路圖；
[0032]圖14顯示一示意圖其例示根據圖13的內存單元的運作；以及[0033]圖15顯示根據一具體實施例的半導體結構的示意橫截面圖。
【具體實施方式】
[0034]盡管用如以下詳細說明及附圖所圖解說明的具體實施例來描述本發(fā)明的內容，然而應了解，以下詳細說明及附圖并非意圖限定本
【發(fā)明內容】
為所揭示的特定示范具體實施例，而是所描述的具體實施例只是用來舉例說明本揭示內容的各種態(tài)樣，本發(fā)明的范疇由權利要求書定義。
[0035]本發(fā)明提供一種晶體管，其中，設置了一層應力產生材料，其提供響應作用在該應力產生材料上的信息而可調變的應力。該層應力產生材料是可以設置成至少在該通道區(qū)域提供應力，且選擇性的也可以在該晶體管的源極區(qū)域及/或漏極區(qū)域提供應力。由該層應力產生材料所提供的應力響應作用在該應力產生材料上的信息而可調變。在具體實施例中，該應力產生材料可以包含包含壓電材料及/或電致伸縮材料，其中，由該應力產生材料所提供的應力可透過電場來修改。在進一步的具體實施例中，該應力產生材料可以包含電流伸縮材料，其中，該應力可透過流經該應力產生材料的電流來修改，或者該應力產生材料可以包含磁致伸縮材料，該應力可透過磁場來修改。
[0036]既然該晶體管的通道區(qū)域中的電荷載子的遷移率，以及相應的該晶體管在開啟狀態(tài)下所得到的通道區(qū)域的電導，可以被該晶體管的通道區(qū)域中的半導體材料的應力所影響，如上所述的應力產生材料，其提供響應作用在該應力產生材料上的信息而可調變的應力，可以允許在最后的制程之后調整該晶體管的效能。
[0037]舉例而言，當高精度匹配的晶體管要求嚴格的布局規(guī)則時，此可提供增進晶體管匹配的機會，且因此可提供節(jié)省布局空間并增加設計自由度的機會。特別是，既然效能的修改可以造成輸出電流的修改，其也可以用作額外的輸入來修改該晶體管的電性行為(在施加電壓給源極區(qū)域、漏極區(qū)域、柵極電極以及該晶體管所形成的基板之外)，或者用于內存的應用，特別是，包含非易失性內存的實作。
[0038]在具體實施例中，該應力產生材料可以依據觸發(fā)信息來改變應力并在移除該信息之后回到先前的應力值，以至于實質上沒有應力遲滯或只有小量的應力遲滯。因此，依據施加給該應力產生材料的信息，可以控制該晶體管在開啟狀態(tài)下的通道區(qū)域的電導。在其他具體實施例中，該應力產生材料可以具有應力遲滯并在移除該觸發(fā)信息之后保留在修改后的應力值。因此，透過施加信息給該應力產生材料，可以切換該晶體管在開啟狀態(tài)下的通道區(qū)域的電導。
[0039]本發(fā)明并不限于具體實施例，其中響應作用在該層應力產生材料上的信息而可調變的應力是提供在晶體管的通道區(qū)域中。在其他具體實施例中，響應作用在該層應力產生材料上的信息而可調變的應力可以提供在晶體管以外的電路組件的半導體區(qū)域中，例如，設置在電阻器中的半導體區(qū)域。該可調變的應力可以修改半導體區(qū)域中的電子及/或電洞的遷移率，以使該半導體區(qū)域的實值奧姆電阻響應于作用在該層應力產生材料上的信息而可調變。
[0040]在此具體實施例中，該應力產生材料可以具有應力遲滯，以使由該信息所引起的奧姆電阻的變化在移除該信息之后可以維持至少一部分。在其他具體實施例中，該應力產生材料實質上沒有應力遲滯或只有小的應力遲滯，而可以用于提供透過施加在該層應力產生材料上的信息來動態(tài)控制的奧姆電阻。
[0041]在低頻下要求低噪聲及/或高訊雜比時，使用此種電阻器而非場效晶體管可以很有幫助，因為其可以較不易受到閃爍噪聲(flicker noise) (1/f noise)的影響。
[0042]以下，將參照圖示描述進一步的具體實施例。
[0043]圖1a顯示場效晶體管102的制造方法的一階段中，包含場效晶體管102的半導體結構100的示意橫截面圖。
[0044]該半導體結構100包含基板101，其中，形成有晶體管102的源極區(qū)域104、通道區(qū)域103以及漏極區(qū)域105。溝槽絕緣結構106 (其可以是淺溝槽絕緣結構)可以提供晶體管102和在半導體結構100中的其他電路組件(未圖標)的絕緣。
[0045]柵極電極108設在該基板101之上，且透過設在通道區(qū)域103和柵極電極108之間的柵極絕緣層107與基板101電性絕緣。該通道區(qū)域103是設在該柵極電極108下方并位于該源極區(qū)域104和漏極區(qū)域105之間。
[0046]該源極區(qū)域104、漏極區(qū)域105和柵極電極108可以分別包含硅化物部分109、110、111。鄰接該柵極電極108,可設置由例如二氧化娃(silicon dioxide)所形成的側壁間隔物112，以及由不同于側壁間隔物112的材料，例如氮化硅所形成的側壁間隔物113。在一些具體實施例中，襯墊層(未圖示)可以設置在該側壁間隔物112和該柵極電極108之間，以及該側壁間隔物113和該側壁間隔物112之間。
[0047]如圖1a所示的半導體結構100可以由已知制程來形成，其特別可以包含沉積、光亥|J、蝕刻及/或用于形成該溝槽絕緣結構106、該柵極絕緣層107和該柵極電極108的氧化等已知技術。再者，可以執(zhí)行離子布植制程用于將摻雜材料植入通道區(qū)域103、源極區(qū)域104和漏極區(qū)域105中，以使得源極區(qū)域104和漏極區(qū)域105的摻雜不同于通道區(qū)域103的摻雜。由側壁間隔物112及/或側壁間隔物113對離子的吸收可以用于提供源極區(qū)域104和漏極區(qū)域105中想要的雜質剖面(dopant profile)。特別是,該雜質剖面可以包含源極延伸區(qū)域和漏極延伸區(qū)域，其可以設置成鄰接該通道區(qū)域103并分別具有相較于其他源極區(qū)域104和漏極區(qū)域105較淺的深度，如圖1a所示。
[0048]在源極區(qū)域104、漏極區(qū)域105和柵極電極108中的該硅化物部分109、110、111可以分別增加源極區(qū)域104、漏極區(qū)域105和柵極電極108的電導?？梢杂沙练e金屬層，舉例而言，在該半導體結構100上的一層鎳、鉬及/或鎢，并在金屬和在源極區(qū)域104、漏極區(qū)域105和柵極電極108中的半導體材料之間起始化學反應，舉例而言，熱反應來形成該硅化物部分109、110、111。未反應的金屬可以由蝕刻制程移除。
[0049]本發(fā)明并不限于如圖1a所示，其中源極區(qū)域104、通道區(qū)域103和漏極區(qū)域105是形成在塊狀半導體基板101中的具體實施例。在其他具體實施例中，可以使用絕緣底半導體(semiconductor-on-1nsulator)組構，其中，源極區(qū)域104、通道區(qū)域103和漏極區(qū)域105是形成在一半導體層內，該半導體層由一層電性絕緣材料(其可以，例如，包含二氧化娃)與基底晶圓分開。
[0050]圖1b顯示在制程的后續(xù)步驟中的半導體結構100的示意橫截面圖。
[0051]在源極區(qū)域104、漏極區(qū)域105和硅化物部分109、110、111行程之后，側壁間隔物113可以被選擇性的移除。在具體實施例中,此可透過將反應離子蝕刻(reactive ionetch, RIE)制程選擇性地用于側壁間隔物113的材料而相對于側壁間隔物112的材料來完成。在第一材料相對于第二材料的選擇性蝕刻中，第一材料的蝕刻速率大于第二材料的蝕刻速率，使得第一材料相較于第二材料更快地被移除。
[0052]反應離子蝕刻是一種干式蝕刻制程，其中，離子與自由基(radical)是由在反應氣體中所創(chuàng)造的電子輝光放電所提供。在半導體結構100的表面，可以發(fā)生半導體結構100的材料和該離子及/或自由基之間的化學反應。此外，半導體結構100的表面可以被高能離子(energetic ions)轟擊,其可造成該表面的派射(sputtering)。由于該化學反應以及由于濺射，材料可以從半導體結構100的表面被移除。
[0053]反應離子蝕刻制程的選擇性可以由適當?shù)倪x擇反應氣體以及例如反應氣體的壓力和電子放電的功率的參數(shù)的調整來獲得。對于選擇性地移除側壁間隔物113，反應離子蝕亥^制程可以調整成側壁間隔物113(其可以是，例如，氮化硅)以較半導體結構100的其他材料大的蝕刻速率被移除。
[0054]本發(fā)明并不限于如圖1b所示的側壁間隔物113完全被移除的具體實施例。在其他具體實施例中，可以減小側壁間隔物113的尺寸，而部分的側壁間隔物113可以保持在半導體結構100上。
[0055]在進一步的具體實施例中，該側壁間隔物113可以保持在半導體結構100中。
[0056]如上所述，完全地或部分地移除側壁間隔物113可以幫助在一層應力產生材料(其形成將在以下描述)和通道區(qū)域103之間提供較小的距離，其有助于更有效地在通道區(qū)域103中提供由該層應力產生材料所產生的應力。
[0057]可以在半導體結構100上形成電性絕緣層114。該電性絕緣層114可以包含介電材料，舉例而言，二氧 化硅、氮氧化硅及/或氮化硅，且可以由沉積技術來形成，例如化學氣相沉積及/或等離子體強化化學氣相沉積。
[0058]可以在該電性絕緣層114上形成底部應力控制電極115。該底部應力控制電極115可以包含導電材料，例如，氮化鈦(titanium nitride, TiN)或金屬,例如,鶴(W)、金(Au)、鉻(Cr)、鋁(Al)。當包含金屬時，形成該底部應力控制電極115的方法可以包含例如濺鍍或脈沖激光沉積(pulsed laser deposition)的物理氣相沉積技術及/或例如化學氣相沉積及/或等離子體強化化學氣相沉積的化學沉積技術。
[0059]在其他具體實施例中，該底部應力控制電極115可以包含導電性氧化物，例如，氧化鑭銀鈷(lanthanum strontium cobalt oxide, La。.5SrQ.5Co03),縮寫為 LSC0。在此具體實施例中，該底部應力控制電極115可以由脈沖激光沉積來形成，舉例而言，在575°C的溫度、在約2J/cm2的激光能量密度(laser fluence)下低于150mTorr的氧氣局部壓力(oxygenpartial pressure),舉例而言，如 J.Wang 等人在 “Composition control and electricalproperties of PMN-PT thin films abound the morphotropic boundary, ”AppliedPhysics A - Material Science &Processing79, 551-556 (2004)中所揭露的，此揭露合并入本文做為參考。
[0060]在進一步的具體實施例中，該底部應力控制電極115可以包含硅化物。在此具體實施例中，該底部應力控制電極115的形成可以包含透過化學氣相沉積及/或等離子體強化化學氣相沉積沉積多晶硅層，并借由例如濺鍍來沉積例如鎳、鉬及/或鎢的金屬層在該多晶硅層上，再開始該金屬和該多晶硅之間的化學反應，例如，借由退火制程。之后，未反應的金屬可以由蝕刻制程移除。[0061]可以沉積一層應力產生材料116在該底部應力控制電極115上。該應力產生材料提供響應作用在該應力產生材料上的信息而可調變的應力。
[0062]該應力產生材料116可以包含電致伸縮材料。當所提供的信息以電場的形式作用在電致伸縮材料上，可得到依據電場強度而定的電致伸縮材料的變形。該變形可以關聯(lián)于在該層應力產生材料116中的應力，其可以約略的正比于該電場強度的平方。在該層應力產生材料116包含電致伸縮材料的一些具體實施例中，該層應力產生材料116可以包含鎂銀酸鉛(lead magnesium niobate) (Pb (Mg1/3Nb2/3) O3),縮寫為PMN,基于陶瓷材料。PMN可以具有相對小的應力遲滯或實質上沒有應力遲滯(請見，舉例而言，KenjiUchino, “Recent developments in Ceramic Actuators, ” 1996Symposium on SmartMaterial, Structures, and MEMS, SPIE Vol.3321 (1998)，此揭露合并入本文做為參考)。當該層應力產生材料116包含PMN時，其形成的方法可以包含脈沖激光沉積。
[0063]在具體實施例中，可以如P.Verardi等人在“ Inf luence of PZT templatelayer on pulsed laser deposited Pb (Mg1/3Nb2/3) 03thin films,，，Applied SurfaceSciencel68 (2000) 340-344中所揭露的來實行PMN的脈沖激光沉積，此揭露合并入本文做為參考。特別是，可以在約25J/cm2的激光能量密度、包含氧氣的的環(huán)境中約0.2mbar的氣壓、約500°C的溫度下實行脈沖激光沉積制程約90分鐘的時間。之后，該半導體結構可以在約800mbar的氧氣壓力下被冷卻。該激光可以是以約IOHz的重復頻率在1064nm下操作的Nd-YAG激光。在一些具體實施例中，可以在PMN層下方設置模板層，該模板層包括Pb(ZrxTih)O3(PZT)，其中，X可以大約是0.53?？梢栽诩s0.2mbar的氧氣氣壓、約400。。的溫度下、約40分鐘來實行PZT的沉積。之后，可以在約0.2mbar的氧氣氣壓下實行冷卻。
[0064]在其他具體實施例中，可以使用其他沉積制程的參數(shù)，且可以由慣常的實驗方式來決定合適的參數(shù)。此外，可以省略該PZT模板層。
[0065]在進一步的具體實施例中，該層應力產生材料116可以包含壓電材料。當所提供的信息以電場的形式作用在壓電材料上，由于反向壓電效應可得到壓電材料的變形及/或應力。由反向壓電效應得到的應力可以約略的正比于施加在該壓電材料上的電場強度。壓電材料的例子可以包含壓電陶瓷材料，例如，鈦酸鉛鋯(lead zirconatetitanate)、PZT (Pb (ZrxIVx)O3,其中，x可以在大約O到大約I的范圍內，特別是在大約0.4到大約0.6的范圍內，例如，約0.5)或錯欽酸鉛鑭(lanthanum doped lead zirconatetitanate, PLZT)化合物，例如，Pba83Latl.17 (Zr。.3TiQ.7)Q.957503 (PLZT17/30/70)。當該層應力產生材料116包含PZT或PLZT時，其形成的方法可以包含脈沖激光沉積。在一些具體實施例中，脈沖激光沉積制程的參數(shù)可以對應使用在上述PZT模板層的形成。
[0066]在進一步的具體實施例中，該層應力產生材料116可以包含具有應力遲滯的材料，其中，在移除該信息之后，響應該信息(其可以電場的形式來提供)而提供的應力會保持至少一部分。在此具體實施例中，該層應力產生材料116可以包含遲緩性鐵電(relaxorferroelectric)材料，舉例而言，[Pb (Znl73Nb273) O3] (1-x)_[PbTi03]x,其中，x 大于 O 并小于約0.1 (PZN-PT)，及 / 或[Pb(Mg1/3Nb2/3)03] (1_x)_[PbTi03]x，其中，x 大于 O 并小于約 0.5，特別是大于0.3且小于約0.4，例如，約0.32、約0.35或約0.4 (PMN-PT)。
[0067]當該層應力產生材料116包含PMN-PT時，該層應力產生材料116形成的方法可以包含脈沖激光沉積制程，舉例而言，如J.Wang等人在“Composition controland electrical properties of PMN-PT thin films abound the morphotropicboundary，，，Applied Physics A - Material Science&Processing79, 551-556 (2004)中所揭露的，此揭露合并入本文做為參考。
[0068]特別是，在該層應力產生材料116包含PMN-PT的具體實施例中，可以制作PMN-PT標革巴(target),其中，參數(shù)x定義了 PbTiO3的數(shù)量相較于Pb (Mgl73Nb273) O3的數(shù)量，是依據想要的該層應力產生材料116的組成來選擇的，且其中可以提供超量的Pb和Mg以承擔在脈沖激光沉積制程中的再蒸發(fā)(re-evaporation)所造成的損失。舉例而言，可以提供超量40百分比(原子)的Pb和超量35百分比(原子)的Mg。
[0069]使用上述的PMN-PT標靶，可以實行脈沖激光沉積制程?？梢栽诰哂屑s200mbar的壓力氧氣環(huán)境中、約500 V到約650°C的范圍內的溫度下，例如，約600 V下，實行脈沖激光沉積制程。可以使用激光能量密度在約1.5J/cm2到2.5J/cm2的范圍內，例如約2J/cm2的激光能量密度。對于約500nm厚的PMN-PT層，沉積時間可以是約20分鐘，且當要提供厚度較小或較大的該層應力產生材料116時，可以使用較短或較長的沉積時間。
[0070]在沉積該層應力產生材料116之后，可以實行后期退火，其中，溫度可以降低到約450°C到約550°C的范圍內，舉例而言，約500°C，同時該氧氣壓力增加約Ibar。
[0071]在其他具體實施例中，可以使用不同的沉積制程參數(shù)，其中，可以由慣常的實驗方式來決定合適的參數(shù)。
[0072]當該層應力產生材料116包含其他材料，例如，PZN-PT時，可以使用類似的沉積制程用來形成該層應力產生材料116。
[0073]在進一步的具體實施例中，該層應力產生材料116可以包含電流伸縮材料，其提供依據流經該層116的電流的安培數(shù)而定的應力，舉例而言，五族的半導體，例如，鍺。
[0074]在形成該層應力產生材料116之后，可以形成頂部應力控制電極117。該頂部應力控制電極117的材料以及用來形成該頂部應力控制電極117的技術可以包含用于該底部應力控制電極115的材料和技術。該頂部應力控制電極117的材料不需要與該底部應力控制電極115的材料相同。舉例而言，在一具體實施例中，該底部應力控制電極115可以包含氧化鑭鍶鈷，而該頂部應力控制電極117可以包含鎢、氮化鈦、金及/或鉻。在其他具體實施例中，該頂部應力控制電極117和底部應力控制電極115兩者皆可包含氮化鈦、金屬(例如鎢或上述的任何其他金屬)、或上述的硅化物，其中，該頂部應力控制電極117可以由實質上和該底部應力控制電極115相同的材料來形成。
[0075]圖1c顯示在制程的后續(xù)步驟中的半導體結構100的示意橫截面圖。
[0076]在形成該頂部應力控制電極117之后，可以實行蝕刻制程用以移除部分的該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117。選擇性地，也可以移除部分的該電性絕緣層114。
[0077]在蝕刻制程中，可以移除在部分的該源極區(qū)域104、部分的該漏極區(qū)域105及/或該溝槽絕緣結構106上方的部分的該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117，以及，選擇性地，部分的電性絕緣層114以曝露出部分的該源極區(qū)域104和部分的該漏極區(qū)域105，特別是分別在的該源極區(qū)域104和該漏極區(qū)域105的硅化物部分109、111。鄰接該柵極電極108和在該柵極電極108上方的部分的該電性絕緣層114、該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117可以保留在該半導體結構100上。
[0078]對于移除部分的該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117，以及，選擇性地，部分的電性絕緣層114，可以使用光刻與蝕刻技術。特別是，可以由光刻形成覆蓋除了要被移除的部分的該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117，以及，選擇性地，電性絕緣層114之外的半導體結構100的部分的屏蔽。之后，可以實行蝕刻制程，舉里而言，干式蝕刻制程及/或反應離子蝕刻制程，用以移除未被屏蔽覆蓋的部分的該電性絕緣層114、該底部應力控制電極115、該層應力產生材料116和該頂部應力控制電極117。在一些具體實施例中，該蝕刻制程可以是使用感應耦合等離子體反應離子蝕刻系統(tǒng)的深反應離子蝕刻制程，如J.Agnus等人發(fā)表在“24thInternational Conference on Micro Electro Mechanical Systems, MEMS’ 11., Cancun,Mexico(2011)” 的“Dry Etching of Single Crystal PMN-PT Piesoelectric Material”所揭露的，此揭露合并入本文做為參考。特別是，可以使用包括鎳在鉻緩沖層(chiOmiumbuffer)上的屏蔽?？梢栽诎ˋr (約92%)以及C4F8(約8%)的蝕刻氣體、從約_20°C到約600C的范圍內的溫度、從約100W到約500W的范圍內的偏壓功率、從約500W到約1200W的范圍內射頻(RF)來源功率以及從約2mT0rr到約15mT0rr的壓力下實行該蝕刻制程?？梢砸罁瞥牟牧系暮穸葋磉x擇蝕刻制程的持續(xù)時間。
[0079]在其他具體實施例中，可以使用不同的蝕刻制程參數(shù)，其中，可以由慣常的實驗方式來決定合適的參數(shù)。
[0080]之后，可以沉積介電材料118在半導體結構100上，且可實行平坦化制程以獲得該介電材料118實質上平坦的表面。
[0081 ] 該介電材料118可以包含二氧化硅、氮氧化硅及/或氮化硅，且可以由化學氣相沉積及/或等離子體強化化學氣相沉積的技術來沉積。該介電材料118的平坦化可以包含化學機械研磨，其中，半導體結構100相對于一研磨墊移動,且研磨液(slurry)被供應到該半導體結構100和該研磨墊的接口。因為研磨液和介電材料118之間的化學反應及/或機械磨損，可以移除部分的該介電材料118。
[0082]圖1d和Ie顯示在制程的后續(xù)步驟中的半導體結構100的示意橫截面圖。圖1d顯示沿圖1a到Ic相同的平面的橫截面，而圖1e顯示垂直于圖1d的圖示的平面且穿過顯示在圖1d中的線130的橫截面。因此，圖1d顯示沿晶體管102的長度方向的橫截面，而圖1e顯示沿晶體管102的寬度方向穿過柵極電極108的中心的橫截面。
[0083]可以在該介電材料118中形成源極接觸通孔119(source contact via)、柵極接觸通孔120、漏極接觸通孔121以及應力控制接觸通孔122、123。接觸通孔119、120、121、122、123可以由用于形成接觸通孔的習知技術形成在該介電材料118中，包含光刻和非等向性干式蝕刻制程。
[0084]該源極接觸通孔119延伸穿過該介電材料118到在該源極區(qū)域104中的硅化物部分109。該柵極接觸通孔120延伸穿過該介電材料118、該頂部應力控制電極117、該層應力產生材料116、該底部應力控制電極115和該電性絕緣層114到在該柵極電極108中的硅化物部分110。該漏極接觸通孔121延伸穿過該介電材料118到在該漏極區(qū)域105中的硅化物部分111。該應力控制接觸通孔128延伸穿過該介電材料118、該頂部應力控制電極117、該層應力產生材料116到該底部應力控制電極115。該應力控制接觸通孔129延伸穿過該介電材料118到該頂部應力控制電極117。
[0085]在形成該接觸通孔119到123之后，可以形成襯墊層124在該接觸通孔119到123的側壁。該襯墊層124可以包含電性絕緣材料，舉例而言，二氧化硅、氮氧化硅及/或氮化硅，且可以借由非等向性沉積該襯墊層124的材料在該半導體結構100上來形成，并實行非等向性蝕刻制程用以從該接觸通孔119到123的底部以及，選擇性地，該介電材料118的上表面實質上地移除部分的該襯墊層124。
[0086]該襯墊層124可以幫助防止形成在柵極接觸通孔120中的柵極接觸126與應力控制電極115、117之間的電性接觸，且可以幫助形成在應力控制接觸通孔122中的應力控制接觸128與該頂部應力控制電極117之間的電性接觸。該柵極接觸126、應力控制接觸128與進一步的接觸的形成將于以下描述。
[0087]在形成該襯墊層124之后，該接觸通孔119到123可以填充導電材料，舉例而言，例如鎢的金屬。為了此目的，可以用習知沉積技術來沉積該導電材料，且可以移除超出該接觸通孔119到123的部分導電材料，例如用化學機械研磨制程。
[0088]在該源極接觸通孔119中的導電材料提供源極接觸125用以將該源極區(qū)域104與半導體結構100中的其他電路組件電性接觸。在該柵極接觸通孔120中的導電材料提供柵極接觸126用以將該柵極電極108與半導體結構100中的其他電路組件電性接觸，且在該漏極接觸通孔121中的導電材料提供漏極接觸127用以將該漏極區(qū)域105與半導體結構100中的其他電路組件電性接觸。
[0089]在該應力控制接觸通孔122中的導電材料提供應力控制接觸128用以將該底部應力控制電極115與半導體結構100中的其他電路組件電性接觸。在該應力控制接觸通孔123中的導電材料提供應力控制接觸129用以將該頂部應力控制電極117與半導體結構100中的其他電路組件電性接觸。
[0090]之后,可以形成進一步的電性接觸層(未圖示)包含層間介電材料(interlayerdielectric material)和填充有導電材料的接觸通孔與溝槽(trench)以完成該半導體結構 100。
[0091]在一些具體實施例中，在完成該半導體結構100之后，可以實行極化制程(polingprocess)以創(chuàng)造該層116中的應力產生材料的鐵電極性(ferroelectric polarization)。為了這個目的，可以在該應力控制接觸128、129之間施加電壓。因此，在該底部應力控制電極115和該頂部應力控制電極117之間建立了電場。由于施加電場給該層應力產生材料116，該應力產生材料的鐵電極性可以調整成和該電場一致。特別是，在該層應力產生材料116包含多經鐵電壓電陶瓷材料的具體實施例中，極化該層應力產生材料116可以幫助獲得或增加該層應力產生材料116的壓電特性。
[0092]圖2顯示一電路符號，以下，其將被使用于包含類似參考圖1a至Ie的上述晶體管102的晶體管的電路的電路圖中。
[0093]在圖2的電路符號中，該源極接觸125、該源極區(qū)域104、該通道區(qū)域103、該漏極區(qū)域105、該漏極接觸127、該柵極電極108以及該柵極接觸126是依據用于場效晶體管的傳統(tǒng)電路符號顯示。此外，虛線是用來指示該應力控制接觸128電性連接至該底部應力控制電極115以及該應力控制接觸129電性連接至該頂部應力控制電極117。
[0094]依據用于場效晶體管的傳統(tǒng)電路符號，源極區(qū)域104的箭號(未圖示在圖2中)可以用來辨別P通道晶體管以及η通道晶體管，其中，在η通道晶體管中，該箭號從該通道區(qū)域103指向該源極接觸125，而在P通道晶體管中，該箭號從該源極接觸125指向該通道區(qū)域103。
[0095]圖3a及3b顯示根據另一具體實施例的半導體結構300的示意橫截面圖。圖3b顯示垂直于圖3a的圖示的平面且穿過顯示在圖3a中的虛線330的橫截面。顯示在圖3a中的橫截面是沿著垂直于圖3b的圖示的平面的平面且穿過顯示在圖3b中的虛線331。
[0096]該半導體結構300包含場效晶體管302，其中，顯示在圖3a中的橫截面是沿晶體管302的長度方向，而圖3b的橫截面是沿晶體管302的寬度方向。
[0097]該半導體結構300的部分特征可以對應于參考圖1a至Ie的上述該半導體結構100的特征。為了方便起見，一邊在圖3a及3b，另一邊在圖1a至le，相同的組件符號被用來表示相同的組件，且該半導體結構300的特征可以對應于由相同組件符號所表示的該半導體結構100的特征。
[0098]該半導體結構300包含基板101，其中，形成有該晶體管302的源極區(qū)域104、通道區(qū)域103以及漏極區(qū)域105。溝槽絕緣結構106提供該晶體管302和在半導體結構300中的其他電路組件的電性絕緣。柵極電極108形成在基板101上并由柵極絕緣層107與其電性絕緣。在源極區(qū)域104、通道區(qū)域103以及漏極區(qū)域105中，設置有硅化物部分109、110、和 111。
[0099]鄰接該柵極電極108，可以設置側壁間隔物112。在形成該源極區(qū)域104和漏極區(qū)域105中，可以使用由不同于該側壁間隔物112的材料所形成的額外的側壁間隔物(未圖示)，類似參考圖1a的上述側壁間隔物113。隨后可以用如上所述的蝕刻制程完全地或部分地移除該額外的側壁間隔物。
[0100]可以形成一層應力產生材料316在該源極區(qū)域104、該柵極電極108和該漏極區(qū)域105上。該層應力產生材料316可以直接形成在該源極區(qū)域104、該柵極電極108、該二氧化硅側壁間隔物112和該漏極區(qū)域105上，或者如上所述的該層114的相對薄的電性絕緣材料層(未圖示)可以形成在該層應力產生材料316下方以提供該層應力產生材料316和該源極區(qū)域104、該柵極電極108和該漏極區(qū)域105之間的電性絕緣。該電性絕緣材料層可以包含，舉例而言，二氧化硅、氮氧化硅及/或氮化硅，且可以用化學氣相沉積及/或等離子體強化化學氣相沉積的技術來形成。
[0101]在該層應力產生材料316上方，可以形成頂部應力控制電極317。
[0102]該層應力產生材料316的特征可以對應于參考圖1a至Ie的上述該層應力產生材料116的特征。特別是，該層應力產生材料316可以包含電致伸縮、電流伸縮或壓電材料。該頂部應力控制電極317的特征可以對應于參考圖1a至Ie的上述頂部應力控制電極117的特征。
[0103]對于形成該層應力產生材料316和該頂部應力控制電極317，可采用對應于那些使用在形成上述的該層應力產生材料116和該頂部應力控制電極117的技術。
[0104]于圖3a及3b中，可忽略圖1a至Ie的實施例中的該底部應力控制電極115?？山栌稍谠摉艠O電極108和該頂部應力控制電極317之間施加電壓，來提供作用于該層應力產生材料316上的電場。
[0105]在該頂部應力控制電極317上方,可以形成一層介電材料118并用例如化學機械研磨制程來平坦化。在該層介電材料118中，可以形成源極接觸通孔119、柵極接觸通孔120、漏極接觸通孔121以及應力控制接觸通孔122。
[0106]在該源極接觸通孔119中，可以形成源極接觸125。在該柵極接觸通孔120中，可以設置柵極接觸126。在該漏極接觸通孔121中，可以設置漏極接觸127，且在該應力控制接觸通孔122中，可以設置應力控制接觸128。在該源極接觸通孔119、柵極接觸通孔120、漏極接觸通孔121以及應力控制接觸通孔122的側壁，可以形成電性絕緣材料的襯墊層124。
[0107]該層應力產生材料316和該頂部應力控制電極317可以實質上延伸在整個場效晶體管302上，如圖3a及3b所示。在其他具體實施例中，可以實行蝕刻制程用以移除在部分的該源極區(qū)域104、漏極區(qū)域105和溝槽絕緣結構106上方的部分該層應力產生材料316和頂部應力控制電極317，類似圖1a至Ie的具體實施例中的層115、116、117的蝕刻。在此具體實施例中，在整個場效晶體管302中，該層應力產生材料316和該頂部應力控制電極317可以延伸在該柵極電極108的上表面和側表面以及鄰接該柵極電極108的部分該源極區(qū)域104和漏極區(qū)域105，類似顯示在圖1d中的該層應力產生材料116和該頂部應力控制電極117。
[0108]在場效晶體管302中，可以由施加電場給該層應力產生材料316來控制該通道區(qū)域103中的應力。這可以由施加不同的電壓給柵極接觸126和應力控制接觸128來完成，以使電壓施加在該柵極電極108和該頂部應力控制電極317之間。
[0109]類似參考圖1a至Ie的上述具體實施例，在形成該場效晶體管302之后，可以實行該層應力產生材料316的極化。這可以由在該柵極接觸126和應力控制接觸128之間施加電壓，其是用來提供足夠用來提供該層應力產生材料316的鐵電極性的電場給該層應力產生材料316。
[0110]圖4顯示一示意的電路符號，其可以被使用于包含具有該晶體管302的對應特征的晶體管的電路的電路圖中。
[0111]在電路符號中，該源極接觸125、該源極區(qū)域104、該通道區(qū)域103、該漏極區(qū)域105、該漏極接觸127、該柵極電極108以及該柵極接觸126是依據用于場效晶體管的傳統(tǒng)電路符號顯示。此外，該應力控制接觸128是用虛線來指示。類似用于場效晶體管的傳統(tǒng)電路符號，可以畫出表示源極區(qū)域104的箭號(未圖示在圖4中)，其中箭號的方向可以用來辨別P通道晶體管以及η通道晶體管。
[0112]本發(fā)明并不限于如上所述的具體實施例(其中，一層應力產生材料116、316提供響應作用在應力產生材料上的電場或電流而可調變的應力)。在其他具體實施例中，該應力產生材料可以包含提供響應作用在應力產生材料上的磁場而可調變的應力的磁致伸縮材料。在此具體實施例中，該層應力產生材料可以包含鐵電材料，舉例而言，例如鐵、鎳或鈷的金屬、例如鋱和鐵的合金，譬如TbFe2,或鋱、鏑和鐵的合金，譬如Tba3Dya7Fe2,其被稱為“Terfenol-D”。如上所述，形成包含磁致伸縮材料的一層應力產生材料的技術包含濺鍍和脈沖激光沉積。
[0113]包含含有磁致伸縮材料的一層應力產生材料的晶體管可以具有參考圖1a至le、圖3a和3b的上述組構，然而，其中不需要設置譬如應力控制電極115、117和317的應力控制電極和譬如應力控制接觸128、129的應力控制接觸。相反的，電性絕緣材料層可以設置在該磁致伸縮材料之上及/或之下，用以提供該磁致伸縮材料層和該半導體結構的其他電路組件之間的電性絕緣，特別是在該磁致伸縮材料層和該晶體管的源極區(qū)域、柵極電極和漏極區(qū)域之間。此電性絕緣材料層可以防止由磁致伸縮材料引起的短路，特別是其中該磁致伸縮材料是導電的具體實施例。
[0114]圖5顯示一示意圖，例示當施加固定柵極電壓在該源極區(qū)域104和漏極區(qū)域105之間，η通道晶體管的輸出電流對施加在晶體管的漏極區(qū)域105和源極區(qū)域104之間的漏極-源極電壓的相依性，該晶體管可以具有對應參考圖1a至Ie的上述晶體管102的組構、或對應參考圖3a和3b的上述晶體管302的組構。
[0115]水平坐標軸501表示漏極-源極電壓，而垂直坐標軸502表示輸出電流。曲線503示意地例示了在通道區(qū)域103中沒有應力下輸出電流對漏極-源極電壓地相依性。該輸出電流隨著正的漏極-源極電壓增加而增加，其中，在相對小的漏極-源極電壓得到相對大幅度的增加，且在相對大的漏極-源極電壓得到相對小的斜率。
[0116]曲線504示意地例示了在通道區(qū)域103中有拉伸應力下輸出電流對漏極_源極電壓地相依性。拉伸應力可以增加通道區(qū)域中電子的遷移率，以至于得到較大的輸出電流。曲線505示意地例示了在通道區(qū)域103中有壓縮應力下輸出電流對漏極-源極電壓地相依性。壓縮應力可以降低通道區(qū)域中電子的遷移率，以至于得到較小的輸出電流。
[0117]輸出電流也依據施加在該晶體管的柵極電極108和源極區(qū)域104之間的柵極電壓而定。在η通道晶體管的例子中，輸出電流隨著增加柵極電壓而增加，對應于該晶體管從關閉狀態(tài)到開啟狀態(tài)的切換。當施加相對小的柵極電壓時，η通道場效晶體管可以是關閉狀態(tài)，且當施加相對大的柵極電壓時，可以是開啟狀態(tài)。
[0118]在P通道晶體管的例子中，典型地是在該晶體管的漏極區(qū)域105和源極區(qū)域104之間施加負的電壓，以使得該源極區(qū)域104相較于漏極區(qū)域105有較高的電位能。此外，在P通道晶體管中，輸出電流依據通道區(qū)域103中的電洞的遷移率而定。當施加壓縮應力給通道區(qū)域103時，可以增加電洞的遷移率，而當施加拉伸應力給通道區(qū)域103時，可以降低電洞的遷移率。因此，在P通道晶體管中，在通道區(qū)域103中的拉伸應力可以降低輸出電流，而在通道區(qū)域103中的壓縮應力可以增加輸出電流。
[0119]此外，在P通道晶體管的例子中，增加施加在該晶體管的柵極電極和源極區(qū)域之間的柵極電壓可以降低晶體管的輸出電流，對應于該晶體管從開啟狀態(tài)到關閉狀態(tài)的切換。當施加相對低的柵極電壓時，P通道晶體管可以是開啟狀態(tài)，且當施加相對高的柵極電壓時，其可以是關閉狀態(tài)。
[0120]在包含有參考圖1a至Ie及圖3a和3b的一層應力產生材料的晶體管中，由該層應力產生材料所提供的在該晶體管的該通道區(qū)域103中的應力可以透過其支持該晶體館的操作而改變。特別是，于η通道晶體管中，當該晶體管為開啟狀態(tài)時，在該通道區(qū)域103中可提供相對強的拉伸應力，以至于在開啟狀態(tài)時獲得相對高的輸出電流，而當該晶體管為關閉狀態(tài)時，在該通道區(qū)域103中可提供較小拉伸應力、實質上無應力或壓縮應力。
[0121]在P通道晶體管中，當該晶體管為開啟狀態(tài)時，在該通道區(qū)域103中可提供相對強的壓縮應力，而當該晶體管為關閉狀態(tài)時，在該通道區(qū)域103可提供較小壓縮應力、實質上無應力或拉伸應力。
[0122]在參考圖1a至Ie的上述晶體管102中，可借由控制施加在應力控制接觸128、129之間的電壓來支持該晶體管102的操作。當改變該晶體管102的柵極電壓用以在開啟狀態(tài)和關閉狀態(tài)之間切換該晶體管102時，也可以改變施加在應力控制接觸128、129之間的電壓用以改變該晶體管102的通道區(qū)域103中的應力。
[0123]在參考圖3a及3b的上述晶體管302中，可借由改變施加在該柵極電極108和該頂部應力控制電極317之間的電壓來支持該晶體管302的操作。因為，當晶體管302在關閉狀態(tài)和開啟狀態(tài)之間切換時，施加在該柵極電極108的電壓改變，可以改變作用該晶體管302的通道區(qū)域103附近的該層應力產生材料316上的電場，即使該頂部應力控制電極317維持在實質上相同的電壓。因此，在該晶體管302中，當晶體管302在開啟狀態(tài)和關閉狀態(tài)之間切換時，可以得到該晶體管302的通道區(qū)域103中的應力的變化，即使該頂部應力控制電極317維持在實質上固定的偏壓或是接地。
[0124]分別根據該層應力產生材料116和該層應力產生材料316的特性，且根據想要提供在晶體管的通道區(qū)域103中的應力，可以選擇施加給晶體管102中的該層應力產生材料116的電場強度(其依據施加在晶體管102中的底部應力控制電極114和頂部應力控制電極117之間的電壓而定)，以及施加給晶體管302中的該層應力產生材料316的電場強度(其依據施加在晶體管302中的柵極電極108和頂部應力控制電極317之間的電壓而定)。
[0125]在具體實施例中，該應力產生材料可以是實質上沒有應力遲滯或只提供小量的應力遲滯的材料。因此，提供在通道區(qū)域103中的應力可以獨立于該晶體管的操作歷史。因此，依據該晶體管的電流狀態(tài)可以方便的提供通道區(qū)域103中的應力來支持該晶體管的運作，例如，增進該晶體管的切換速率。
[0126]在其他具體實施例中，可以設置具有應力遲滯的應力產生材料在參考圖1a至Ie的上述晶體管102的該層應力產生材料116中，或在參考圖3a及3b的上述晶體管302的該層應力產生材料316中。
[0127]圖6顯示了例示應力遲滯的示意圖。水平坐標軸601代表施加在具有應力遲滯的應力產生材料，例如，PMN-PT上的電場強度，而垂直坐標軸602代表由該層應力產生材料所提供的應力，其也可以關聯(lián)于該層應力產生材料的應變(變形)。
[0128]在圖不600中，電場的負值和正值被用來代表電場的方向。電場的負值對應于其場線在第一方向延伸的電場，而電場的正值對應于其場線在與該第一方向相反的第二方向延伸的電場。
[0129]若施加給該層應力產生材料相對強的負電場，例如，在點608上，可以分別得到相對強的負的或壓縮的應力。若從相對強的負電場開始，降低該電場的絕對值，由該層應力產生材料所提供的應力可以依據曲線603的分支604而改變。特別是，當電場接近零時，可得到該層應力產生材料的殘余應力607。
[0130]當隨后施加正電場時，可以得到較弱的該層應力產生材料的壓縮應力。在相對高的電場的正值，例如，在點609上，可以得到相對弱的壓縮應力或實質上沒有壓縮應力。
[0131]若從點609開始，降低該電場的強度，由該層應力產生材料所提供的應力可以依據曲線603的分支605而改變。特別是，若從相對強的電場的正直開始，將電場的強度降低到實質零，可以得到相對弱的殘余應力606。從相對弱的殘余應力606開始，可以借由施加相對強的負電場來得到該層應力產生材料實質上的壓縮應力。
[0132]因此，該層應力產生材料所提供的應力可以依據施加在該層應力產生材料上的電場的歷史而定。如圖6所示，即使不再施加電場，依據已經施加給該層應力產生材料正或負電場，可以分別得到不同的殘余應力606、607。此外，殘余應變的特定值可以依據已經施加的電場的特定正或負值而定。
[0133]因此，提供具有應力遲滯的一層應力產生材料可允許改變透過施加電場至該層應力產生材料由該層應力產生材料所提供的應力，且當不再施加該電場時，由該層應力產生材料所提供的應力可被保持至少一部分。
[0134]例示由該層應力產生材料所提供的應力對施加在該層應力產生材料的電場的曲線603不需要具有如圖6所示的形狀。舉例而言，若施加相對強的正電場，由該層應力產生材料所提供的應力不需要接近零。在其他具體實施例中，當施加相對強的正電場時，可以提供相對強的正的或拉伸的應力。在此具體實施例中，在存在相對強的負電場時，所得到的應力可以是負的或接近零。在進一步的具體實施例中，當施加相對強的負電場時，可以提供相對強的正的或拉伸的應力，且若施加正電場，可以得到負的或壓縮的應力，或是當施加正電場時，可以得到實質為零的應力。
[0135]由該層應力產生材料所提供的應力的特定相依性可以依據形成該層應力產生材料的材料、以及沉積制程的參數(shù)、和該層應力產生材料的極化而定，特別是當該層應力產生材料極化時所施加的電場方向，請見，舉例而言，T.Wu等人的“Domain engineeredswitchable strain states in ferroelectric (Oil) [Pb (Zn1/3Nb2/3) O3] (1_x)-[PbTiO3]x (PMN-PT, X ^ 0.32) single crystals, ^J.App1.Phys.109，124101 (2011)，此揭露合并入本文做為參考。
[0136]以下，將描述包含含有一層應力產生材料的晶體管的電路的具體實施例。
[0137]圖7顯示依據一具體實施例的電路700的示意電路圖。
[0138]該電路700包含電流鏡電路701。該電流鏡電路701包含晶體管702和晶體管703，在具體實施例中，其可以是η通道場效晶體管。該晶體管702可以是包含源極區(qū)域704、漏極區(qū)域706和柵極電極705的傳統(tǒng)晶體管。在具體實施例中，該晶體管702可以包含形成在該源極區(qū)域704、漏極區(qū)域706及/或柵極電極705上方的一層具有內在應力的材料。該層具有內在應力的材料可以在晶體管702的通道區(qū)域中提供實質上的固定應力。在其他具體實施例中，晶體管702的通道區(qū)域可以是實質上未受到應力的。
[0139]該晶體管703可以具有對應于參考圖3a及3b的上述晶體管302的特征。特別是，該晶體管703可以包含類似源極區(qū)域104的源極區(qū)域707、類似漏極區(qū)域105的漏極區(qū)域709、以及類似柵極電極108的柵極電極708。
[0140]此外，該晶體管703包含一層應力產生材料，其在該晶體管703的通道區(qū)域中提供響應作用在該應力產生材料上的電場而可調變的應力。該層應力產生材料可以包含參考圖6的上述具有應力遲滯的材料。該層應力產生材料的進一步的特征可以對應于上述的該層應力產生材料316的特征。
[0141]該晶體管703還包含類似應力控制接觸128的應力控制接觸710，其可以連接至類似該晶體管302的頂部應力控制電極317的應力控制電極。由該層應力產生材料所提供的應力響應以電場的形式作用在該層應力產生材料上的信息而可調變，該電場可以借由施加在該晶體管703的柵極電極708和應力控制接觸710之間的電壓差來產生。 [0142]該電路700還包括校正電路713。
[0143]該校正電路713可以電性連接到該電流鏡電路701的輸入端子711和輸出端子712，并電性連接到該晶體管703的應力控制接觸710。
[0144]如以下將述述的，該校正電路713可以電性連接到該電流鏡電路701的輸入端子711和輸出端子712，并電性連接到該晶體管703的應力控制接觸710以校正該電流鏡電路701。在校正該電流鏡電路701之后，該校正電路713可以從該輸入端子711、應力控制接觸710和輸出端子712電性斷開，且該輸入端子711和輸出端子712可以電性連接至電路700的其他組件(未圖標)。為了連接和斷開該校正電路713與該輸入端子711和輸出端子712,該電路700可以包含傳輸柵(transmission gate)電路。
[0145]在具體實施例中，該電路700可以包含多個類似電流鏡電路701的電流鏡電路，且該校正電路713可以輪流地與各該電流鏡電路連接。因此，在該電路700中的其他電流鏡電路可以在校正該電流鏡電路701的之前或之后被校正。
[0146]在該電流鏡電路701中，晶體管702、703的柵極電極705、708彼此電性連接并電性連接到輸入端子711。晶體管702、703的源極區(qū)域704、707可以電性連接到地。
[0147]該電流鏡電路701包括由輸入端子711、該晶體管702和該晶體管702的源極區(qū)域704到地的連接提供的輸入電流路徑。此外，該電流鏡電路701包括由輸出端子712、該晶體管703和該晶體管703的源極區(qū)域707到地的連接提供的輸出電流路徑。因此，施加給輸入端子711的電流流經該輸入電流路徑，且施加給該輸出端子712的電流流經該輸出路徑。
[0148]若電流施加給該輸入端子711，該電流流經該晶體管702的漏極區(qū)域706、通道區(qū)域和源極區(qū)域704。由于該晶體管702的柵極電極705和輸入端子711之間的連接，其是電性連接到該晶體管702的漏極區(qū)域706，可以得到對應施加給該輸入端子711的電流的柵極電壓。由于晶體管702、703的柵極電極705、708之間的電性連接，該晶體管702的柵極電壓也施加到該晶體管703的柵極電極708。因此，可以透過施加到輸入端子711的電流控制從輸出電流路徑流出的電流。
[0149]若晶體管702、703的特性是實質上相同的，流經該晶體管702的電流和流經該晶體管703的電流是實質上相同的。若晶體管702、703具有不同的特性，流經該輸入端子711及該晶體管702的電流與流經該輸出端子712及該晶體管703的電流可不相同。在給定流經該輸入端子711的電流下，流經輸出端子712的電流可以依據晶體管703的特性而定，例如，晶體管的通道區(qū)域的寬度，且其也可以依據在晶體管703的通道區(qū)域中的應力而定。
[0150]在一些具體實施例中，該電流鏡電路701可以用于提供實質上相同電流流經該輸入端子711和輸出端子712。在此具體實施例中，晶體管703可以形成擁有具有與晶體管702的通道區(qū)域寬度實質上相同的寬度的通道區(qū)域。在其他具體實施例中，該電流鏡電路701可以用于提供流經輸出端子712的電流是約略等于一乘法因子和流經該輸入端子711的電流的乘積。在此具體實施例中，該晶體管703的通道區(qū)域的寬度可以約略等于一乘法因子和晶體管702的通道區(qū)域的寬度的乘積。舉例而言，為了提供約略等于流經該輸入端子711的電流的兩倍的流經輸出端子712的電流，該晶體管703的通道區(qū)域的寬度可以是約略等于晶體管702的通道區(qū)域的寬度的兩倍。
[0151]由于電路700的制程的容許誤差(tolerance)，在流經輸出端子712的電流和流經該輸入端子711的電流之間的比率可能和乘法因子不同。為了補償這個偏差，可以用校正電路713實行該電流鏡電路701的校正，將于以下詳細描述。[0152]為了實行該電流鏡電路701的校正，該校正電路713連接到該輸入端子711、輸出端子712和該應力控制接觸710。然后，該校正電路713施加電流給該輸入端子711并施加電壓給該輸出端子712。該校正電路713偵測流經該輸入端子711的電流的電流差值和流經輸出端子712的電流和乘法因子的比率，并施加電壓給該應力控制接觸710以響應偵測到的電流差值以降低該電流差值。
[0153]在該校正電路713的具體實施例中可以包含比較器。該比較器可以具有非反向輸入和反向輸入，以及輸出。若施加給該非反向輸入的電壓大于加給該反向輸入的電壓，該比較器可以用來提供正的輸出電壓，且若施加給該非反向輸入的電壓小于加給該反向輸入的電壓，該比較器輸出負的輸出電壓。
[0154]該比較器的輸出可以電性連接到該晶體管703的應力控制接觸710。該校正電路可以包含用來施加電壓的電路，該電壓代表流經該電流鏡電路701的輸入端子711到該比較器的非反向輸入的電流。此外，該校正電路713可以包含用來施加電壓的電路，該電壓代表流經該電流鏡電路701的輸出端子712以及該乘法因子到該比較器的反向輸入的電流之間的比率。特別是，在想要該電流鏡電路701的輸出電流等于該電流鏡電路701的輸入電流的具體實施例中，代表流經輸出端子712的電流的電壓可以被施加給該比較器的反向輸入。
[0155]因此，若在流經該輸入端子711的電流和流經輸出端子712的電流以及乘法因子間的比率之間的電流差值大于零，該比較器的輸出是正電壓，若該電流差值是負的，該比較器的輸出是負電壓。
[0156]施加到晶體管703的應力控制接觸710的該比較器的輸出電壓可以影響在該晶體管703的通道區(qū)域中由該晶體管703的該層應力產生材料所提供的應力。
[0157]在該晶體管703是如圖7所示的η通道晶體管的具體實施例中，可以使用該晶體管703的該層應力產生材料，以使得當施加正電壓在該應力控制接觸710時，較大的拉伸應力被提供在該晶體管703的通道區(qū)域中及/或在通道區(qū)域中的壓縮應力被降低，以及當施加負電壓在該應力控制接觸710時，該晶體管703的通道區(qū)域中的拉伸應力被降低及/或較大的壓縮應力被提供在通道區(qū)域中。如上所述，這可以借由適當?shù)倪x擇在晶體管703中的該層應力產生材料的材料及/或適當?shù)倪x擇該層應力產生材料的沉積所使用的參數(shù)及/或該層應力產生材料適當?shù)臉O化而達成。
[0158]在η通道晶體管的通道區(qū)域中的拉伸應力的增加及/或壓縮應力的降低可以增加在一給定柵極電壓下所得到的該晶體管的輸出電流。因此，借由施加正電壓給該晶體管703的應力控制接觸710，可以增加流經輸出端子712的該電流鏡電路701的輸出電流，且借由施加負電壓給該應力控制接觸710，可以降低該電流鏡電路701的流經輸出端子712的該電流鏡電路701的輸出電流。
[0159]因此，借由施加該比較器的輸出給應力控制接觸710，可以降低該輸入電流和輸出電流和乘法因子之間的比率的電流差值的絕對值。因此，可以降低晶體管702、703之間匹配的缺乏，以使得該電流鏡電路701的輸出電流和該電流鏡電路701的輸入電流之間的比率和乘法因子有較佳的一致性。
[0160]本發(fā)明并不限于該比較器的非反向輸入接收代表輸入電流的電壓以及反向輸入接收代表輸出電流和乘法因子之間的比率的電壓的具體實施例。在其他具體實施例中，代表輸出電流和乘法因子之間的比率的電壓可以施加到非反向輸入，而代表輸入電流的電壓可以施加到反向輸入。
[0161]因此，在若施加正電壓給該應力控制接觸710，該晶體管703的該層應力產生材料提供較小的拉伸應力及/或較大的壓縮應力以及若施加負電壓給該應力控制接觸710，該晶體管703的該層應力產生材料提供較大的拉伸應力及/或較小的壓縮應力的具體實施例中，可以增進晶體管702、703的匹配。
[0162]此外，本發(fā)明并不限于晶體管703具有對應參考圖3a及3b的上述晶體管302的組構的具體實施例。在其他具體實施例中，該晶體管703可以具有對應參考圖1a及Ie的上述晶體管102的組構，其中，該頂部應力控制電極和底部控制電極分別設置在該層應力產生材料的上方和下方。
[0163]在此具體實施例中，該比較器的輸出可以電性連接到與該頂部應力控制電極電性連接的頂部應力控制接觸和與該底部應力控制電極電性連接的底部應力控制接觸的其中一者，該頂部應力控制電極和底部控制電極的另一者可以接地，或是可以施加實質上固定的偏壓給該頂部應力控制電極和底部控制電極的另一者。因此，可以實質上獨立于施加給該晶體管703的柵極電極708的電壓來控制由該晶體管703的該層應力產生材料提供的應力。
[0164]在進一步的具體實施例中，該晶體管702和晶體管703兩者都可以包含一層應力產生材料，且該校正電路713可以用來調整由該晶體管702的該層應力產生材料提供的應力以及由該晶體管703的該層應力產生材料提供的應力。
[0165]在該電流鏡電路701的校正之后，該校正電路713可以從該電流鏡電路701電性斷開。由于在晶體管702及/或晶體管703中的該層應力產生材料的應力遲滯，可以實質上維持該應力，以借由保持該校正制程而得到該晶體管702、703之間的匹配。
[0166]在進一步的具體實施例中，該校正電路713可以用來設定乘法因子。在此具體實施例中，該校正電路713可以具有用于設定乘法因子的外部輸入。
[0167]圖8顯示依據一具體實施例的傳感器800的示意電路圖。
[0168]該傳感器800包含還有源極區(qū)域802、漏極區(qū)域804和柵極電極803的晶體管801。該晶體管801可以是η通道晶體管，如圖8所述。在其他具體實施例中，該晶體管801可以是P通道晶體管。該晶體管801的柵極電極803可以電性連接到讀取端子806且該漏極區(qū)域804可以電性連接到輸出端子807。該晶體管801的源極區(qū)域802可以接地。
[0169]該晶體管801包含一層應力產生材料，其設置成提供應力在晶體管801的通道區(qū)域中，其中，提供在晶體管801的通道區(qū)域的應力響應作用在該應力產生材料的外部影響而可調變。該應力產生材料可以是磁致伸縮材料，如上所述，且該外部影響可以是磁場805。因此，提供在晶體管801的通道區(qū)域的應力響應作用在該應力產生材料的磁場805而可調變。
[0170]為了用傳感器800實行測量，可以施加柵極電壓給該讀取端子806用以將該晶體管801切換成開啟狀態(tài)。此外，可以施加電壓給該輸出端子807。因為晶體管801是在開啟狀態(tài)，可以得到流經該晶體管801的電流，其流經該晶體管801的通道區(qū)域。
[0171]如上所詳述，晶體管801的通道區(qū)域的導電性依據該通道區(qū)域中的應力而定。因為晶體管801包含在晶體管的通道區(qū)域中提供應力的一層應力產生材料，該應力響應作用在該層應力產生材料的例如磁場805的外部影響而可調變，流經該晶體管801的電流可以依據該外部影響的強度而定。因此，該外部影響的強度，特別是，該磁場805的強度可以借由量測流經該晶體管801的電流而判定。
[0172]為了施加電壓給該讀取端子806以及輸出端子807，以及為了量測流經該輸出端子807和該晶體管801的電流，可以設置一電路(未圖標)。
[0173]圖9顯示依據一具體實施例的反向器900的示意電路圖。該反向器900可以包含上拉晶體管(pull-up transistor)901,其可以是P通道晶體管以及下拉晶體管(pull-down transistor) 902,其可以是η通道晶體管。該上拉晶體管901包含源極區(qū)域906、漏極區(qū)域907和柵極電極908。該下拉晶體管902包含源極區(qū)域910、漏極區(qū)域911和柵極電極912。
[0174]該上拉晶體管901和該下拉晶體管902可以串聯(lián)地電性連接在高電壓電源供應端子903和低電壓電源供應端子904之間，其中，該上拉晶體管901和該下拉晶體管902的漏極區(qū)域907、911彼此連接，該上拉晶體管901的源極區(qū)域906電性連接到高電壓電源供應端子903，且該下拉晶體管902的源極區(qū)域910電性連接到低電壓電源供應端子904。
[0175]該上拉晶體管901和該下拉晶體管902的柵極電極908、912電性連接到輸入端子905。反向器900的輸出端子914電性連接到該上拉晶體管901和該下拉晶體管902的漏極區(qū)域907、911。
[0176]若施加相對高的電壓給該輸入端子905，該上拉晶體管901作為ρ通道晶體管，會被切換到關閉狀態(tài)，而該下拉晶體管902作為η通道晶體管，會被切換到開啟狀態(tài)。因此，該輸出端子914是電性連接到該低電壓電源供應端子904，且在該輸出端子914可得到相對低的電壓。若施加相對低的電壓給該輸入端子905,該上拉晶體管901會被切換到開啟狀態(tài)，而該下拉晶體管902會被切換到關閉狀態(tài)。因此，該輸出端子914是電性連接到該高電壓電源供應端子903，且在該輸出端子914可得到相對高的電壓。
[0177]各該上拉晶體管901和下拉晶體管902可以具有對應于參考圖3a和3b的上述晶體管302的特征。特別是，該上拉晶體管901包含在上拉晶體管的通道區(qū)域中提供應力的一層應力產生材料，該應力響應作用在該應力產生材料的電場而可調變。此外，該上拉晶體管901包含應力控制接觸909，其電性連接到設置在該層應力產生材料上相對于該上拉晶體管的柵極電極908的一側的應力控制電極。因此，在應力控制電極909和柵極電極908之間的電壓差創(chuàng)造了該上拉晶體管的該層應力產生材料中的電場。
[0178]相同的，該下拉晶體管902包含在下拉晶體管902的通道區(qū)域中提供應力的一層應力產生材料，該應力響應作用在該應力產生材料的電場而可調變。此外，該下拉晶體管902包含設置在該層應力產生材料上相對于該拉晶體管902的柵極電極912的一側的應力控制電極和電性連接到該應力控制電極的應力控制接觸913，以使得在應力控制接觸913和柵極電極912之間的電壓差創(chuàng)造了該下拉晶體管902的該層應力產生材料中的電場。
[0179]在該晶體管901、902中的該層應力產生材料可以用于提供實質上無應力遲滯或只有小量的應力遲滯。
[0180]該上拉晶體管901和下拉晶體管902的應力控制接觸909、913可以彼此電性連接并接地。因此，該應力控制接觸909、913可以維持在實質上固定的電壓，其可以約略等于上述的相對低的電壓。因此，若施加相對高的電壓給該輸入端子905，相對強的電場會施加在該上拉晶體管901和下拉晶體管902的該層應力產生材料，且若施加相對低的電壓給該輸入端子905，相對小的電場或實質上的零電場會施加在該上拉晶體管901和下拉晶體管902的該層應力產生材料。
[0181]該上拉晶體管901和下拉晶體管902的該層應力產生材料可以用于當施加在該層應力產生材料的電場增加時，提供在晶體管901、902的通道區(qū)域中的拉伸應力的增加及/或壓縮應力的降低，且當施加在該層應力產生材料的電場降低時，提供拉伸應力的降低及/或壓縮應力的增加。
[0182]因此，若施加相對高的電壓給該輸入端子905，該晶體管901、902的通道區(qū)域會比施加相對低的電壓給該輸入端子905時曝露在更多的拉伸應力下。拉伸應力的增加或壓縮應力的降低可以增加作為η通道晶體管的下拉晶體管902的通道區(qū)域的導電性，且可以降低作為P通道晶體管的上拉晶體管901的通道區(qū)域的導電性。拉伸應力的降低或壓縮應力的增加，其可以在施加相對低的電壓給該輸入端子905時獲得，增加上拉晶體管901的通道區(qū)域的導電性并降低下拉晶體管902的通道區(qū)域的導電性。
[0183]因此，可以增加開啟狀態(tài)下的該上拉晶體管901和下拉晶體管902中的一者的通道區(qū)域的導電性，并降低關閉狀態(tài)下該上拉晶體管901和下拉晶體管902中的一者的通道區(qū)域的導電性。這可以允許反向器901的切換速率的增進，相較于沒有該層應力產生材料提供該上拉晶體管和下拉晶體管中可調變的應力的反向器而言。
[0184]圖10顯示依據另一具體實施例的反向器1000。類似于參考圖9的上述反向器900，該反向器1000包含作為ρ通道晶體管的上拉晶體管1001和作為η通道晶體管的下拉晶體管1002，其中，串聯(lián)地電性連接在高電壓電源供應端子1003和低電壓電源供應端子1004之間。該上拉晶體管1001的漏極區(qū)域1007和該下拉晶體管1002的漏極區(qū)域1011彼此連接，并連接到輸出端子1016。
[0185]該上拉晶體管1001的源極區(qū)域1006電性連接到高電壓電源供應端子1003，且該下拉晶體管1002的源極區(qū)域1010電性連接到低電壓電源供應端子1004。該上拉晶體管1001的柵極電極1008和該下拉晶體管1002的柵極電極1012彼此連接，并連接到輸入端子1005。
[0186]各該上拉晶體管1001和下拉晶體管1002可以具有對應于參考圖1a到Ie的上述晶體管102的特征。特別是，各該上拉晶體管1001和下拉晶體管1002包含類似該層應力產生材料116的一層應力產生材料、類似底部應力控制電極115的底部應力控制電極，以及類似頂部應力控制電極117的頂部應力控制電極。各該上拉晶體管1001和下拉晶體管1002分別包含應力控制接觸1009和1014，其電性連接到頂部應力控制電極和底部應力控制電極中的一者，并分別包含應力控制接觸1010和1015，提供電性連接到頂部應力控制電極和底部應力控制電極中的另一者。
[0187]該上拉晶體管1001的該層應力產生材料和該下拉晶體管1002的該層應力產生材料可以適用于具有實質上無應力遲滯或只有小量的應力遲滯。
[0188]該應力控制接觸1009、1014可以彼此電性連接并連接到該高電壓電源供應端子1003，以使得相對高的電壓施加到該應力控制接觸1009、1014。該應力控制接觸1010、1015可以電性連接到輸入端子1005。
[0189]若施加相對高的電壓給該輸入端子1005,相對小的電場或實質上的零電場會施加在該上拉晶體管1001和下拉晶體管1002的該層應力產生材料，且若施加相對低的電壓給該輸入端子1005，相對強的電場會施加在該晶體管1001、1002的該層應力產生材料。
[0190]該上拉晶體管1001和下拉晶體管1002的該層應力產生材料可以由存在相對強的電場比沒有電場存在時，提供較強的壓縮應力或較弱的拉伸應力的材料所形成。因此，若施加相對低的電壓給該輸入端子1005，較弱的拉伸應力或較強的壓縮應力會提供在晶體管1001,1002的通道區(qū)域中，且若施加相對高的電壓給該輸入端子1005，較小的壓縮應力或較大的拉伸應力會提供在晶體管1001、1002的通道區(qū)域中。
[0191]因此，類似參考圖9的上述反向器900，在開啟狀態(tài)下，晶體管1001、1002的通道區(qū)域的導電性增加，且在關閉狀態(tài)下，晶體管1001、1002的通道區(qū)域的導電性降低。因此，增進了反向器的切換速率。
[0192]圖10的反向器允許在該上拉晶體管和下拉晶體管的該層應力產生材料中使用不同的應力提供材料，它們在存在電場時的行為與圖9的具體實施例中的應力產生材料的行為反向。
[0193]圖11顯示依據一具體實施例的內存單元1100和部份的支持電路的示意電路圖。
[0194]該內存單元1100包含存儲晶體管1101。該存儲晶體管1101可以是類似參考圖3a及3b的上述晶體管302的晶體管。特別是，晶體管1101包含源極區(qū)域1102、漏極區(qū)域1103和柵極電極1104。此外，該存儲晶體管1101包含類似該層應力產生材料316的一層應力產生材料以及應力控制接觸1105電性連接到類似頂部應力控制電極317的應力控制電極，其設置在該層應力產生材料相對于柵極電極1104的一側。
[0195]在該存儲晶體管1101的該層應力產生材料中的應力產生材料是用來提供應力到該存儲晶體管1101的通道區(qū)域中，該應力響應施加在該層應力產生材料的電場而可調變?？梢越栌墒┘与妷涸谠摯鎯w管1101的應力控制接觸1105和柵極電極1104之間來提供施加在該層應力產生材料的電場。該應力產生材料具有應力遲滯，以使得在移除電場后，響應該電場而提供的應力會保留一部分。因此，可以借由施加電壓在該柵極電極1104和該應力控制接觸1105之間來設定該存儲晶體管1101的該層應力產生材料的應力，且當不再施加電壓時，該設定的該層應力產生材料的應力可以維持。
[0196]該支持電路1120包含高電壓電源供應端子1108且該內存單元1100包含低電壓電源供應端子1109。該存儲晶體管1101以及設置在支持電路1120中的感測晶體管1111串聯(lián)地電性連接在高電壓電源供應端子1108和低電壓電源供應端子1109之間。
[0197]該內存單元1100可以是包括多個具有對應于該內存單元1100的組構的內存單元的內存數(shù)組中的一部分。該支持電路1120可以設置在圍繞該數(shù)組的支持電路區(qū)塊中，且當數(shù)據從內存單元1100被讀取或被寫入內存單元1100時，可以電性連接該內存單元1100。當數(shù)據從另一內存單元被讀取或被寫入另一內存單元時，該支持電路1120可以電性連接到其他內存單元。為了此目的，可以設置進一步的電路組件(未圖標)，如圖11中以點(…)所示者。因此，在內存單元的數(shù)組中，只需要設置一個晶體管給各個內存單元，以使得內存單元的數(shù)組需求的空間的數(shù)量可以降低。
[0198] 該存儲晶體管1101可以是η通道晶體管且該感測晶體管1111可以是ρ通道內存。在此具體實施例中，該存儲晶體管1101的源極區(qū)域可以電性連接到該低電壓電源供應端子1109，且該感測晶體管1111的源極區(qū)域1112可以電性連接到該高電壓電源供應端子1108。該存儲晶體管1101的柵極電極1104和該感測晶體管1111的柵極電極1114可以電性連接到讀取端子1106。該存儲晶體管1101的應力控制接觸1105可以電性連接到寫入端子1107。晶體管1101、1111的漏極區(qū)域可以電性連接到位線端子1110。
[0199]該存儲晶體管1101作為η通道晶體管和作為ρ通道晶體管的該感測晶體管1111的低限電壓可以用來作為施加在讀取端子116的電壓的范圍，其中，該存儲晶體管1101和該感測晶體管1111兩者都是電性導通為開啟狀態(tài)。
[0200]將參考圖12解釋該內存單元1100的運作。
[0201]圖12顯示例示了該位線端子1110的電壓和流經該存儲晶體管1101和該感測晶體管1111的電流之間的關系的示意圖。水平坐標軸1201表示該位線端子1110的電壓，而垂直坐標軸1202表示該電流的安培數(shù)。以下，假設沒有電流流過位線端子1110，其可以借由將該位線端子1110連接到具有高輸入阻抗的感測放大器而得。
[0202]因此，流經該感測晶體管1111的電流和流經該存儲晶體管1101的電流實質上相同。曲線1203表示該位線端子1110的電壓和流經該存儲晶體管1101的電流之間的關系，該電流可以由于該存儲晶體管1101的通道區(qū)域中的第一應力而獲得。曲線1204表示該位線端子1110的電壓和流經該存儲晶體管1101的電流之間的關系，該電流可以由于該存儲晶體管1101的通道區(qū)域中的第二應力而獲得，其中，第一應力是比第二應力有較大的拉伸或較小的壓縮。既然在η通道存儲晶體管1101的通道區(qū)域中的電荷載子的遷移率隨著通道區(qū)域中的拉伸應力的增加而增加，在既定的位線端子1110的電壓下，第一應力下的流經該存儲晶體管1101的電流大于第二應力下的電流。
[0203]曲線1205表示流經該感測晶體管1111的電流和該位線端子1110的電壓之間的關系。既然施加在該感測晶體管1111的源極區(qū)域1112和漏極區(qū)域1113之間的電壓在位線端子1110的電壓增加時降低，且在位線端子1110的電壓降低時增加，流經該感測晶體管1111的電流隨該位線端子1110的電壓的增加而降低。
[0204]在沒有實質上的電流經過該位線端子1110時，流經該感測晶體管1111和流經該存儲晶體管1101的電流實質上相等，使得該位線端子1110的電壓是由該區(qū)線1205和該區(qū)線1203、1204中的一者的交叉所給定的，該區(qū)線1203、1204是對應由該存儲晶體管1101的該層應力產生材料所提供的應力的電流。
[0205]因此，對于第一應力，可以得到該位線端子1110的電壓1206，而對于第二應力，可以得到該位線端子1110的電壓1207。
[0206]這個在該存儲晶體管1101的該層應力產生材料所提供的應力之間的關系可以用來在內存單元1100中儲存一位的數(shù)據。該第一應力(由曲線1203表示)可以被視為邏輯的零，而該第二應力(由曲線1204表示)可以被視為邏輯的一。
[0207]為了讀取此位的數(shù)據，可以施加柵極電壓給該讀取端子1106，且可以量測在該位線端子1110所得到的電壓。為了寫入數(shù)據到內存單元1100，可以在寫入端子1107和讀取端子1106之間施加電壓，其適合用來在該存儲晶體管1101的該層應力產生材料中提供該第一應力(用來儲存邏輯的零)和第二應力(用來儲存邏輯的一)。
[0208]圖13顯示依據一具體實施例的內存單元1300的示意電路圖。
[0209]該內存單元1300的部分特征可以對應于參考圖11的上述內存單元1100的特征。在圖13和11中，對應的特征以用相同的編號表示，且該內存單元1300的組件的特征可以對應該內存單元1100由相同編號表示的組件的特征。類似內存單元110，內存單元1300包含含有源極區(qū)域1102、漏極區(qū)域1103和柵極電極1104的存儲晶體管1101。應力控制接觸1105電性連接到應力控制電極，用以施加電場給該層應力產生材料。
[0210]此外，該內存單元1300包含存儲晶體管1301，其在高電壓電源供應端子1108和低電壓電源供應端子1109之間與存儲晶體管1101串聯(lián)地電性連接。晶體管1101、1301電性連接到位線端子1110。
[0211]類似該存儲晶體管1101，該存儲晶體管1301可以具有對應參考圖3a及3b的上述晶體管302的組構。該存儲晶體管1301可以是ρ通道晶體管且該存儲晶體管1101可以是η通道晶體管。該存儲晶體管1301進一步的特征可以對應該該存儲晶體管1301特征。特別是，該存儲晶體管1301可以包含由與該存儲晶體管1101的該層應力產生材料實質上相同的材料所形成的一層應力產生材料。該存儲晶體管1301的應力控制接觸1305可以電性連接到應力控制電極，其設置在該存儲晶體管1301的該層應力產生材料相對于柵極電極1304的一側。
[0212]該存儲晶體管1101、1301的應力控制接觸1105、1305可以彼此電性連接并連接到寫入端子1107。柵極電極1104、1304可以彼此電性連接并連接至讀取端子1106。因此，施加在該存儲晶體管1101、1301的該層應力產生材料的電場可以約略相等，且既然該存儲晶體管1101、1301的該層應力產生材料可以由實質上相同的材料所形成，提供在該存儲晶體管1101、1301的通道區(qū)域中的應力可以約略相等。
[0213]然而，該存儲晶體管1101是η通道晶體管且該存儲晶體管1301是ρ通道晶體管，應力對該存儲晶體管1101、1301的導電性的影響是不同的。增加該存儲晶體管1301的通道區(qū)域的導電性的特定應力可以降低該存儲晶體管1101的通道區(qū)域的導電性，而增加該存儲晶體管1101的通道區(qū)域的導電性的應力可以降低該存儲晶體管1301的通道區(qū)域的導電性。
[0214]將參考圖14來解釋該內存單元1300的運作。
[0215]圖14顯示例示了該位線端子1110的電壓和流經該存儲晶體管1101、1301的電流之間的關系的示意圖1400。類似參考圖11的上述內存單元1100，可以將該位線端子1110連接到具有高輸入阻抗的感測放大器，以使得實質上沒有電流流過位線端子1110。因此，流經該存儲晶體管1101的電流可以約略等于流經該存儲晶體管1301的電流。
[0216]在圖14中，水平坐標軸1401表示該位線端子1110的電壓，而垂直坐標軸1402表示流經該存儲晶體管1101、1301的電流。曲線1403、1404分別示意地例示了對于第一應力和第二應力下，流經該存儲晶體管1101的電流和該位線端子1110的電壓之間的關系，其中，第一應力相較于第二應力是較大的拉伸或較小的壓縮，類似顯示在圖12中的曲線1203,1204ο
[0217]曲線1405、1406分別示意地例示了對于第一應力和第二應力下，該位線端子1110的電壓和流經該存儲晶體管1301的電流之間的關系。由于應力對于在P通道晶體管和η通道晶體管的通道區(qū)域中的不同影響，在該存儲晶體管1301中，在既定的源極-柵極電壓下，在第一應力中可以得到比第二應力中較小的電流。
[0218]既然流經該存儲晶體管1101、1301的電流約略相等，在第一應力下所得到的該位線端子1110的電壓對應于曲線1403、1405之間的交點，且在第二應力下所得到的該位線端子1110的電壓對應于曲線1404、1406之間的交點。因此，在第一應力下，得到電壓1407，而在第二應力下，得到電壓1408。
[0219]可以用與參考圖11的上述內存單元1100相同的方式實行從該內存單元1300讀取數(shù)據或寫入數(shù)據到內存單元1300。然而，既然在內存單元1300中，該存儲晶體管1101和該存儲晶體管1301兩者中的通道區(qū)域中的應力皆可改變，可以得到對應于電壓1408、1407之間的差值的較大的信息裕度(margin)。
[0220]圖15顯示依據一具體實施例的包含電阻器1528的半導體結構1500的示意橫截面圖。
[0221]該半導體結構1500包含基板1501，其包含將該電阻器1528與該半導體結構1500中的其他電路組件分開的溝槽絕緣結構1506?；?501和溝槽絕緣結構1506的特征可以對應于參考圖1a至Ie的上述基板101和溝槽絕緣結構106的特征，且可使用其對應的形成方法。
[0222]該電阻器1528還包括形成在基板1501中的半導體區(qū)域1504。相較于位于該半導體區(qū)域1504下方的基板1501的部分，該半導體區(qū)域1504不同的摻雜，使得該半導體區(qū)域1504和位于該半導體區(qū)域1504下方的基板1501的部分之間有pn過渡(pn_transition)。該pn過渡可以提供該半導體區(qū)域1504和位于該半導體區(qū)域1504下方的基板1501的部分之間的電性絕緣。可以用離子布植來形成該半導體區(qū)域1504，類似參考圖1a至Ie的上述源極和漏極區(qū)域104、105。
[0223]在該半導體區(qū)域1504上,可以設置電性絕緣層1514、底部應力控制電極1515、一層應力產生材料1516、以及頂部應力控制電極1517。該電性絕緣層1514、該底部應力控制電極1515、該層應力產生材料1516以及頂部應力控制電極1517可以具有對應于參考圖1a至Ie的上述電性絕緣層114、底部應力控制電極115、該層應力產生材料116、以及頂部應力控制電極117的特征、以及包含用來形成它們的沉積及/或蝕刻方法的對應技術。
[0224]該半導體結構1500還包括形成在電阻器1528上的介電材料1518。在該介電材料中，可以形成接觸通孔1519、1520、1521、1522?？梢孕纬呻娦越^緣襯墊層1523在該接觸通孔 1519、1520、1521、1522 的側壁。
[0225]在該接觸通孔1519、1522中，可以形成電阻器接觸1524、1525，其提供該半導體區(qū)域1504的端點的電性連接。穿過該半導體區(qū)域1504，電流可以在該電阻器接觸1524、1525之間流動，其中，該半導體區(qū)域1504可以提供實質上的奧姆電阻給該電流。
[0226]在該接觸通孔1520、1521中，可以設置應力控制接觸1526、1527分別提供電性連接到該底部應力控制電極1515和該頂部應力控制電極1517。
[0227]該介電材料、該接觸通孔1519、1520、1521、1522、該襯墊層1523、該電阻器接觸1524、1525以及該應力控制接觸1526、1527的進一步特征可以對應于參考圖1a至Ie的上述該介電材料118、該接觸通孔119-123、該襯墊層124、以及接觸125-129，以及用來形成它們的對應方法。
[0228]借由施加電壓在該應力控制接觸1526、1527之間，可以在該底部應力控制電極1515和該頂部應力控制電極1517之間產生電場。響應該電場，該層應力產生材料1516可以提供其強度依據施加在該應力控制接觸1526、1527之間的電壓而定的應力。
[0229]由該層應力產生材料1516所提供的應力可以提供應力給位于該層應力產生材料1516下方的該半導體區(qū)域1504，其可以影響電荷載子的遷移率(電子或電洞，依據該半導體區(qū)域1504是η摻雜或P摻雜)。在該半導體區(qū)域1504中電荷載子的遷移率的增加可以導致該半導體區(qū)域1504較小的電阻，而電荷載子的遷移率的降低可以導致該半導體區(qū)域1504較大的電阻。因此，該電阻器1528所提供的電阻可以由改變施加在該應力控制接觸1526、1527之間的電壓來控制。
[0230] 本領域的技術人員基于本說明可明白本揭示內容的其他修飾或改變。因此，本說明應被視為只供例示而且目的是教導本領域的技術人員實施本揭示內容的一般方式。應了解，應將圖示及描述在本文的形式視為目前是較佳的具體實施例。
【權利要求】
1.一種電路組件，包括: 半導體區(qū)域；以及 一層應力產生材料，該應力產生材料提供響應作用在該應力產生材料上的信息而可調變的應力； 其中，該層應力產生材料是設置成在該半導體區(qū)域提供應力，提供給該半導體區(qū)域的該應力響應作用在該應力產生材料上的信息而可調變。
2.如權利要求1所述的電路組件，其中，該電路組件包括包含有源極區(qū)域、漏極區(qū)域、通道區(qū)域以及柵極電極的晶體管以及該半導體區(qū)域，其中，該可調變的應力是提供在至少該通道區(qū)域。
3.如權利要求2所述的電路組件，其中，作用在該層應力產生材料上的該信息包含電場、電流以及磁場中的至少一者。
4.如權利要求3所述的電路組件，其中，該層應力產生材料包含壓電材料、電致伸縮材料、磁致伸縮材料以及電流伸縮材料中的至少一者。
5.如權利要求2所述的電路組件，其中，該層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，該電路組件包含至少一個應力控制電極鄰接至該層應力產生材料，用于施加電場至該層應力產生材料，該電場提供該作用在該應力產生材料的信息。
6.如權利要求5 所述的電路組件，其中，該至少一個應力控制電極包含第一及第二應力控制電極，是設在該層應力產生材料的相對二側。
7.如權利要求5所述的電路組件，包含一個應力控制電極，設在該層應力產生材料的一側，其是該柵極電極的相反側，其中，在該柵極電極與該應力控制電極之間的電壓差產生電場以提供作用在該應力產生材料上的信息。
8.如權利要求2所述的電路組件，其中，該層應力產生材料是形成在該源極區(qū)域、該漏極區(qū)域以及該柵極電極的上方。
9.如權利要求2所述的電路組件，其中，該源極區(qū)域、該漏極區(qū)域以及該通道區(qū)域是形成在半導體材料中，該柵極電極是形成在該半導體材料的上方，且該層應力產生材料是形成在該半導體材料及該柵極電極的上方。
10.如權利要求2所述的電路組件，其中，該應力產生材料具有應力遲滯，其中，在移除該信息之后，響應該信息而提供的該應力會保持至少一部分。
11.如權利要求1O所述的電路組件，其中，該應力產生材料包含以下三者中的至少一者，X 大于 O 并小于約 0.1、[Pb (Mgl73Nb273)O3] (1_x)-[PbTiO3]x，其中，X 大于 O 并小于約 0.5、以及 0.99 [Bi1/2 (Na0.82K0.18) 1/2 (Ti1^xZrx)O3]-0.01LiSbO3，其中，X位于從大約O到大約0.03的范圍內。
12.如權利要求11所述的電路組件，其中，該應力產生材料包含[Pb(Mg1/3Nb2/3)03](1_x)-[PbTiOJx，其中，X位于從大約0.3到大約0.4的范圍內。
13.如權利要求2所述的電路組件，其中，該應力產生材料具有實質上無應力遲滯以及小的應力遲滯中的至少一者。
14.如權利要求13所述的電路組件，其中，該應力產生材料包含Pb(Mgl73Nb273) 03。
15.如權利要求2所述的電路組件，其中，該應力產生材料包含遲緩性鐵電材料及壓電陶瓷材料中的至少一者。
16.如權利要求1所述的電路組件，其中，該電路組件包括電阻器，其中，該半導體區(qū)域電性連接在第一電阻器接點和第二電阻器接點之間，并提供實質的奧姆電阻，其可調變以響應由該層應力產生材料所提供的可調變的應力。
17.如權利要求16所述的電路組件，其中，該層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，且其中，該電路組件還包含至少一個應力控制電極鄰接至該層應力產生材料，該電場提供作用在該應力產生材料的該信息。
18.如權利要求17所述的電路組件，其中，該應力產生材料具有應力遲滯，其中，在移除該信息之后，響應該信息而提供的該應力會保持至少一部分。
19.如權利要求17所述的電路組件，其中，該應力產生材料具有實質上無應力遲滯以及小的應力遲滯中的至少一者。
20.—種電路,包括: 電流鏡電路，該電流鏡電路包含第一晶體管在該電流鏡電路的輸入電流路徑中，以及第二晶體管在該電流鏡電路的輸出電流路徑中，其中，各該第一及第二晶體管包含源極區(qū)域、漏極區(qū)域、通道區(qū)域以及柵極電極，且該第一及第二晶體管中的至少一者包含一層應力產生材料，該應力產生材料提供響應作用在該應力產生材料上的信息而可調變的應力，該應力產生材料具有應力遲滯，其中，在移除該信息之后，響應該信息而提供的該應力會保持至少一部分，其中，該層應力產生材料是設置成至少在該晶體管的通道區(qū)域提供應力，該應力響應作用在該應力產生材料上的信息而可調變； 校正電路，用于校正該電流鏡電路，該校正包含偵測流經該輸入電流路徑的電流之間的電流差異和流經該輸出電流路徑的電流之間的比率以及乘法因子，并施加信息給該第一晶體管和該第二晶體管中的至少一者內的該應力產生材料以響應所偵測到的電流差異，所施加的該信息降低了該電流差異。
21.如權利要求20所述的電路，其中，該乘法因子是一。
22.如權利要求20所述的電路，還包括在執(zhí)行校正時，用于電性連接該校正電路至該電流鏡電路，以及在校正之后，用于電性斷開該校正電路與該電流鏡電路的電路。
23.—種傳感器,包括: 晶體管，該晶體管包含源極區(qū)域、漏極區(qū)域、通道區(qū)域以及柵極電極，以及一層應力產生材料，該應力產生材料提供響應作用在該應力產生材料上的外部影響而可調變的應力； 其中，該層應力產生材料是設置成至少在該晶體管的通道區(qū)域提供應力，提供在該晶體管的至少該通道區(qū)域上的該應力響應作用在該應力產生材料上的該外部影響而可調變； 電路，施加第一電壓在該柵極電極和該源極區(qū)域之間、施加第二電壓在該源極區(qū)域和該漏極區(qū)域之間并量測流經該源極區(qū)域和該漏極區(qū)域之間的電流以響應該第一和該第二電壓。
24.如權利要求23所述的傳感器，其中，該應力產生材料包含磁致伸縮材料且該外部影響包含磁場。
25.—種反向器,包括: 上拉晶體管和下拉晶體管，該上拉晶體管和該下拉晶體管被電性串聯(lián)在高電壓電源供應端子和低電壓電源供應端子之間；輸入端子，電性連接至該上拉晶體管和該下拉晶體管，該上拉晶體管借由施加高電壓至該輸入端子能切換至關閉狀態(tài)且借由施加低電壓至該輸入端子能切換至開啟狀態(tài)，該下拉晶體管借由施加高電壓至該輸入端子能切換至開啟狀態(tài)且借由施加低電壓至該輸入端子能切換至關閉狀態(tài)； 其中，該上拉晶體管包含第一層應力產生材料，以提供可調變的應力在該上拉晶體管的通道區(qū)域，其響應施加在該輸入端子上的電壓而可調變，其中，相較于在該上拉晶體管的關閉狀態(tài)下所得到的該上拉晶體管的通道區(qū)域中的電荷載子的遷移率，該可調變的應力增加了在該上拉晶體管的開啟狀態(tài)下所得到的該上拉晶體管的通道區(qū)域中的電荷載子的遷移率； 其中，該下拉晶體管包含第二層應力產生材料，以提供應力在該下拉晶體管的通道區(qū)域，其響應施加在該輸入端子上的該電壓而可調變，其中，相較于在該下拉晶體管的關閉狀態(tài)下所得到的該下拉晶體管的通道區(qū)域中的電荷載子的遷移率，該可調變的應力增加了在該下拉晶體管的開啟狀態(tài)下所得到的該上拉晶體管的通道區(qū)域中的電荷載子的遷移率。
26.如權利要求25所述的反向器,其中，該第一層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，且該上拉晶體管包含至少一個應力控制電極鄰接至該第一層應力產生材料，用于施加電場至該第一層應力產生材料來響應施加在該輸入端子的該電壓。
27.如權利要求26所述的反向器,包含一個應力控制電極,設在該層應力產生材料的一側，其是該上拉晶體管的柵極電極的相反側，其中，施加在該輸入端子上的該電壓被供應到該上拉晶體管的該柵極電極，且在該柵極電極與該應力控制電極之間的電壓差產生供應給該第一層應力產生材料的該電場。
28.如權利要求27所述的反向器，其中，該應力控制電極實質上地維持在低電壓。
29.如權利要求26所述的反向器，包含第一應力控制電極和第二應力控制電極，設在該第一層應力產生材料的相對側，其中，施加在該輸入端子上的該電壓被供應到該上拉晶體管的柵極電極以及該第一應力控制電極和該第二應力控制電極中的一者，且在該第一應力控制電極和該第二應力控制電極中的一者與該第一應力控制電極和該第二應力控制電極中的另一者之間的電壓差產生供應給該第一層應力產生材料的該電場。
30.如權利要求29所述的反向器，其中，該第一應力控制電極和該第二應力控制電極中的另一者實質上地維持在低電壓。
31.如權利要求25所述的反向器，其中，該第二層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，且該下拉晶體管包含至少一個應力控制電極鄰接至該第二層應力產生材料，用于施加電場至該第二層應力產生材料來響應施加在該輸入端子的該電壓。
32.如權利要求31所述的反向器,包含一個應力控制電極,設在該層應力產生材料的一側，其是該下拉晶體管的柵極電極的相反側，其中，施加在該輸入端子上的該電壓被供應到該下拉晶體管的該柵極電極，且在該柵極電極與該應力控制電極之間的電壓差產生供應給該第一層應力產生材料的該電場。
33.如權利要求32所述的反向器，其中，該應力控制電極實質上地維持在低電壓。
34.如權利要求31所述的反向器，包含第一應力控制電極和第二應力控制電極，設在該第二層應力產生材料的相對側，其中，施加在該輸入端子上的該電壓被供應到該下拉晶體管的柵極電極以及該第一應力控制電極和該第二應力控制電極中的一者，且在該第一應力控制電極和該第二應力控制電極中的一者與該第一應力控制電極和該第二應力控制電極中的另一者之間的電壓差產生供應給該第二層應力產生材料的該電場。
35.如權利要求34所述的反向器，其中，該第一應力控制電極和該第二應力控制電極中的另一者實質上地維持在高電壓。
36.一種內存單兀,包括: 第一晶體管，該第一晶體管包含源極區(qū)域、漏極區(qū)域、通道區(qū)域、柵極電極、一層應力產生材料，該應力產生材料在該通道區(qū)域中提供響應施加在該層應力產生材料上的電場而可調變的應力，該應力產生材料具有應力遲滯，其中，在移除該電場之后，響應該電場而提供的該應力會保持至少一部分，且至少一個應力控制電極鄰接至該層應力產生材料； 讀取端子，電性連接至該第一晶體管的該柵極電極；以及 寫入端子，電性連接至該第一晶體管的該至少一個應力控制電極的一個。
37.如權利要求36所述的內存單元，其中，該第一晶體管電性連接在位線端子和接地線之間。
38.如權利要求36所述的內存單元，還包括: 第二晶體管，該第二晶體管包含源極區(qū)域、漏極區(qū)域、通道區(qū)域、柵極電極、一層應力產生材料，該應力產生材料提供響應施加在該層應力產生材料上的電場而可調變的應力，該應力產生材料具有應 力遲滯，其中，在移除該電場之后，響應該電場而提供的該應力會保持至少一部分，且至少一個應力控制電極鄰接至該層應力產生材料； 其中，該第二晶體管的該柵極電極電性連接至該讀取端子，且該第二晶體管的該至少一個應力控制電極的一個電性連接至該寫入端子； 其中，該第一晶體管是P通道晶體管且該第二晶體管是η通道晶體管，又該第一晶體管和該第二晶體管是電性串聯(lián)在高電壓電源供應端子和低電壓電源供應端子之間，該第一晶體管和該第二晶體管的該漏極區(qū)域被電性連接至該內存單元的位線端子。
39.一種方法,包括: 提供包含半導體材料的基板； 在該半導體材料之上形成柵極絕緣層和柵極電極； 在該半導體材料中形成源極區(qū)域和漏極區(qū)域鄰接該柵極電極，在該柵極電極下方的一部分的該半導體材料設置成通道區(qū)域；以及 在該源極區(qū)域、該漏極區(qū)域和該柵極電極之上形成一層應力產生材料，該層應力產生材料提供在該通道區(qū)域中的應力，其響應作用在該應力產生材料上的信息而可調變。
40.如權利要求39所述的方法，其中，該層應力產生材料包含磁致伸縮材料，且其中，該方法還包括: 在該層應力產生材料上形成介電材料； 形成源極接觸以提供電性連接給該源極區(qū)域、漏極接觸以提供電性連接給該漏極區(qū)域以及柵極接觸以提供電性連接給在該介電材料中的該柵極電極。
41.如權利要求39所述的方法，其中，該層應力產生材料包含電致伸縮材料以及壓電材料中的至少一者，且其中，該方法還包括: 在該層應力產生材料上形成第一應力控制電極； 在該第一應力控制電極上形成介電材料；形成源極接觸以提供電性連接給該源極區(qū)域、漏極接觸以提供電性連接給該漏極區(qū)域、柵極接觸以提供電性連接給在該柵極電極以及第一應力控制接觸以提供電性連接給在該介電材料中的該第一應力控制電極。
42.如權利要求41所述的方法，還包括: 在形成該層應力產生材料之前，在該源極區(qū)域、該漏極區(qū)域和該柵極電極上形成電性絕緣層，并在該電性絕緣層上形成第二應力控制電極，該層應力產生材料被形成在該第二應力控制電極上。
43.如權利要求41所述的方法，還包括:形成第二應力控制接觸以提供電性連接給在該介電材料中的該第二應力控制電極。
44.如權利要求39所述的方法，其中，該層應力產生材料的形成包含實行脈沖激光沉積制程。
45.如權利要求44所述的方法，其中，以下至少一者，[Pb(Znl73Nb273) O3] (1_x)-[PbTiO3]x,其中，X大于O并小于約0.1、[Pb (Mgl73Nb273) O3] (1-x)-[PbTiO3]x，其中，x大于O并小于約0.5，特別是在大約 0.3 到大約 0.4 的范圍內、Pb (Mgl73Nb273) 03、0.99 [Bi1/2 (Naa82Ka 18) 1/2 (Ti1^xZrx)O3]-0.01LiSbO3， 其中，X位于從大約O到大約0.03的范圍內，遲緩性鐵電材料及壓電陶瓷材料在該脈沖激光沉積制程中被沉積。
【文檔編號】H01L21/336GK103996699SQ201410052718
【公開日】2014年8月20日 申請日期:2014年2月17日 優(yōu)先權日:2013年2月15日
【發(fā)明者】J·馮克魯格 申請人:格羅方德半導體公司