Cmos電子器件與光子器件的垂直集成的制作方法
【專利摘要】制造復合半導體結構的方法包括：提供包括多個硅基器件的SOI襯底；提供包括多個光子器件的化合物半導體襯底；以及切割化合物半導體襯底以提供多個光子管芯。每個管芯包括上述多個光子器件中的一個或更多個光子器件。方法還包括：提供具有基層和包括多個CMOS器件的器件層的組裝襯底；將多個光子管芯安裝在組裝襯底的預定部上；以及將SOI襯底與組裝襯底對齊。方法還包括將SOI襯底與組裝襯底結合以形成復合襯底結構以及將組裝襯底的至少基層從復合襯底結構去除。
【專利說明】CMOS電子器件與光子器件的垂直集成
[0001]相關申請的交叉引用
[0002]本申請要求2012年I月18日提交的題為“Vertical Integrat1n of CMOSElectronics with Photonic Devices”的美國臨時專利申請第61/588080號的優(yōu)先權,將其全部公開內容通過弓I用并入本文用于所有目的。

【背景技術】
[0003]通常在硅集成電路上部署先進的電子功能例如光子器件偏置控制、調制、放大、數據序列化或反序列化、成幀、路由及其他功能。其關鍵原因是存在用于硅集成電路的設計和制造的全球基礎設施，該全球基礎設施能夠以市場可接受的成本制造具有非常先進的功能和性能的器件。硅由于其間接能帶隙而尚未用于光發(fā)射或光放大。該缺點妨礙了在硅上制造單片集成的光電子集成電路。
[0004]化合物半導體例如磷化銦、砷化鎵以及相關的三元和四元材料由于其直接能帶隙而對光通信、特別是發(fā)光器件和光電二極管極為重要。同時，由于在這些材料中制造器件和電路的成本高得多，所以在這些材料上集成先進的電功能限于小生境(niche)、高性能應用。
[0005]因而，本領域中存在改進涉及復合集成硅器件和化合物半導體器件的方法和系統(tǒng)的需要。


【發(fā)明內容】

[0006]本發(fā)明的實施方案涉及用于半導體晶片(也稱為襯底)的模板輔助接合的方法和系統(tǒng)。更具體地，本發(fā)明的實施方案涉及用于將光子器件在晶片尺度上接合到包括CMOS器件的SOI晶片的方法和設備。本發(fā)明的實施方案與該實施例相比具有更廣的適用性并且還包括在硅上異質生長半導體材料或集成用于高速器件的第II1-V族材料的應用。
[0007]根據本發(fā)明的一個實施方案，提供了能夠在硅光子器件中進行晶片尺度上的處理的方法。作為實施例，根據本發(fā)明的實施方案，提供了一種制造復合半導體結構的方法。該方法包括:提供包括多個硅基器件的SOI襯底；提供包括多個光子器件或其他器件例如高速晶體管的化合物半導體襯底；以及切割或以另外方式形成化合物半導體襯底以提供多個光子管芯。每個管芯均包括多個光子器件或電子器件中的一個或更多個。該方法還包括:提供可以已經包括多個硅基器件例如CMOS器件的組裝襯底；將多個化合物半導體管芯安裝在組裝襯底的預定部分上；將SOI襯底與組裝襯底對齊；將SOI襯底與組裝襯底結合以形成復合襯底結構；以及從復合襯底結構去除組裝襯底的至少一部分。
[0008]使硅基器件包括在組裝晶片內提供了若干個優(yōu)點。例如，在SOI襯底上制造與使用組裝晶片集成的化合物半導體兼容的硅基器件所需的處理可以不與集成工藝所需的其他硅基器件例如CMOS器件兼容。在組裝晶片中包括硅基器件使得能夠將需要不兼容處理技術的大范圍的硅器件技術進行集成。作為實施例，在具體實施方案中，SOI晶片可以包括要求130納米CMOS工藝的硅器件，同時組裝晶片包括要求65納米CMOS工藝的硅器件。因為這兩個工藝通常不能在相同晶片上執(zhí)行，所以模板輔助接合使得以65納米工藝制造的更小、更快的器件能夠與除化合物半導體器件之外的較大的130納米器件集成。
[0009]根據本發(fā)明的另一實施方案，提供了一種在硅基襯底上生長化合物半導體結構的方法。該方法包括:提供具有接合表面的SOI基底晶片；提供籽晶晶片；以及切割籽晶晶片以提供多個籽晶管芯。該方法還包括:提供模板晶片；將多個籽晶管芯安裝在模板晶片上；以及將模板晶片接合到SOI基底晶片。多個籽晶管芯結合到SOI基底晶片的接合表面。該方法還包括:去除模板晶片的至少一部分；露出多個籽晶管芯的表面的至少一部分；以及在露出的籽晶管芯上生長化合物半導體結構。
[0010]根據本發(fā)明的一個實施方案，提供了一種制造復合半導體結構的方法。該方法包括:提供包括多個硅基器件的SOI襯底；提供包括多個光子器件的化合物半導體襯底；以及切割化合物半導體襯底以提供多個光子管芯。每個管芯均包括多個光子器件中的一個或更多個。該方法還包括:提供具有基層的組裝襯底和包括多個CMOS器件的器件層；將多個光子管芯安裝在組裝襯底的預定部分上；以及將SOI襯底與組裝襯底對齊。該方法還包括將SOI襯底與組裝襯底結合以形成復合襯底結構以及從復合襯底結構至少去除組裝襯底的基層。
[0011]根據本發(fā)明的另一實施方案，提供了一種在硅基襯底上生長化合物半導體結構的方法。該方法包括:提供具有接合表面的SOI基底晶片；提供籽晶晶片；以及切割籽晶晶片以提供多個籽晶管芯。該方法還包括:提供包括多個CMOS器件的模板晶片；將多個籽晶管芯安裝在模板晶片上；以及將模板晶片接合到SOI基底晶片。多個籽晶管芯結合到SOI基底晶片的接合表面。該方法還包括:去除模板晶片的至少一部分；露出多個籽晶管芯的表面的至少一部分；以及在露出的籽晶管芯上生長化合物半導體結構。
[0012]使用優(yōu)于常規(guī)技術的本發(fā)明實現了許多益處。例如，在根據本發(fā)明的一個實施方案中，模板晶片的使用使得較昂貴的第II1-V族材料能夠節(jié)省地用在例如僅需要實現特定器件功能的地方。因而，本文所述的實施方案通過使所需的第II1-V族或其他材料的量最小化改進了成品的成本結構。另外，根據一些實施方案可以通過在模板晶片中的在用來產生分離平面的退火工藝之后保留的圖案化區(qū)域中路由光學信號來在光子學集成電路中形成多層次的光學互連。本文所述的附接和分離工藝可以使用一次或多次。
[0013]在一個特定的實施方案中，采用多個接合工藝并且形成使結晶硅與穿插的第II1-V族、第I1-VI族或其他材料的平面交替的三維結構。本發(fā)明的實施方案所提供的又一益處為與硅基底晶片的對齊是基于晶片尺度進行。另外，可以在晶片接合工藝之后對第II1-V族或其他材料進行有源條形或區(qū)域的限定，顯著放寬了對準公差。
[0014]根據實施方案，可以存在這些益處中的一個或更多個。貫穿本說明書以及下面更具體地描述了這些益處和其他益處。參照下面的【具體實施方式】和附圖可以更全面地理解本發(fā)明的各種附加目的、特征和優(yōu)點。

【專利附圖】

【附圖說明】
[0015]圖1為根據本發(fā)明的實施方案的集成光電子器件的簡化示意圖；
[0016]圖2為示出根據本發(fā)明的實施方案的制造集成光電子器件的方法的簡化流程圖；
[0017]圖3A為根據本發(fā)明的實施方案的經處理的SOI襯底的簡化平面圖；
[0018]圖3B為根據本發(fā)明的實施方案的經處理的第II1-V族襯底和對所述經處理的第II1-V族襯底進行切割的簡化透視圖；
[0019]圖3C為根據本發(fā)明的實施方案的包括多個第II1-V族管芯的組裝襯底的簡化平面圖；
[0020]圖3D為示出根據本發(fā)明的實施方案的對經處理的SOI襯底和包括多個第II1-V族管芯的組裝襯底進行結合的簡化分解透視圖；
[0021]圖3E為從圖3D中所示的接合的襯底結構將組裝襯底中的一部分去除的簡化透視圖；
[0022]圖4為示出根據本發(fā)明的實施方案的在晶片接合、組裝襯底分離以及拋光之后的復合襯底結構中的一部分的簡化示意圖；
[0023]圖5為根據本發(fā)明的實施方案的具有集成光電子器件的襯底的簡化平面圖；
[0024]圖6為示出根據本發(fā)明的另一實施方案的制造集成光電子器件的方法的簡化流程圖；
[0025]圖7A為示出根據本發(fā)明的實施方案的器件限定期間的復合襯底結構中的一部分的簡化示意圖；
[0026]圖7B為示出根據本發(fā)明的實施方案的處理之后的復合襯底結構的一部分的簡化示意圖；
[0027]圖7C為根據本發(fā)明的實施方案的多層結構的簡化示意圖；
[0028]圖8為示出根據本發(fā)明的實施方案的執(zhí)行異質外延生長的方法的簡化流程圖；
[0029]圖9A至圖9E為根據本發(fā)明的實施方案的在各個制造階段的復合襯底結構的一部分的簡化示意圖；
[0030]圖10為根據本發(fā)明的實施方案制造的多層結構的簡化示意圖；
[0031]圖1lA至圖1lC為示出根據本發(fā)明的實施方案的利用模板輔助接合工藝垂直集成CMOS器件的過程的簡化示意圖；
[0032]圖12為示出根據本發(fā)明的實施方案的利用模板輔助接合工藝垂直集成CMOS器件的方法的簡化流程圖；
[0033]圖13為示出根據本發(fā)明的實施方案的制造復合半導體結構的方法的簡單流程圖；以及
[0034]圖14為示出根據本發(fā)明的實施方案的在硅基襯底上生長化合物半導體結構的方法的簡化流程圖。

【具體實施方式】
[0035]根據本發(fā)明，提供了一種涉及半導體晶片的模板輔助接合的方法和系統(tǒng)。僅通過示例的方式，本發(fā)明已經應用于利用組裝襯底(也稱為模板晶片/襯底)將第II1-V族管芯(或用于更復雜電路的器件設計)接合到晶片水平的襯底的方法。該方法和設備可以應用于各種半導體處理應用，包括使硅器件與化合物半導體器件進行光電集成，以及使高速電子功能元件(funct1ns)與化合物半導體器件進行硅電路集成的晶片尺度上處理。
[0036]發(fā)明人已經確定如果能夠在不犧牲性能的情況下相對于分立的方案減少成本和功率則將增強硅光子器件的商業(yè)意義。根據本發(fā)明的實施方案，性能對等通過作為晶片尺度處理的將第II1-V族材料集成到硅光子晶片上來實現。如貫穿本說明書更完整地描述的，模板輔助接合提供了一種適合批次處理(由盒到盒的)的將第II1-V族材料與硅或絕緣體上硅復合集成的晶片尺度處理的范式。
[0037]在未限制本發(fā)明的實施方案的情況下，以下限定用于限定本文中所描述的工藝和結構:
[0038]復合接合:一種使用金屬至金屬、金屬界面層輔助、和/或直接半導體接合的組合來實現這些技術中的每種技術的期望特性的組合的晶片接合工藝。這些技術所提供的益處非限制性地包括:金屬至金屬接合的強度；金屬界面層輔助的調節(jié)熱膨脹系數失配和表面粗糙度的能力；以及直接半導體接合的光的透過性。
[0039]復合的絕緣體上半導體(C-SOI): —種在絕緣體上硅襯底上組合晶片接合的第II1-V族材料以產生第II1-V族、硅和可能的其他材料的復合的硅光子晶片。得到的堆疊體稱為復合的絕緣體上半導體晶片或C-SOI晶片或襯底。
[0040]模板輔助接合:通過制造模板的中間步驟在晶片尺度水平將片進行晶片接合。如貫穿本說明書所描述的，在實施方案中，采用了一種中間載體(也稱為組裝襯底)，例如制備成包括用于使模板上的材料與載體襯底更干凈地分離的注入區(qū)的載體。
[0041]圖1為根據本發(fā)明的實施方案的集成光電子器件100的簡化示意圖。參照圖1，對包括硅處理晶片112、氧化層114和單晶硅層116的SOI襯底110 (也稱為基體晶片)進行處理以形成一個或更多個電子電路、光子元件(波導、多模干涉耦合器、光柵、指數調諧元件、馬赫_曾德調制器(Mach-Zehnder modulator, MZM)等)。作為實施例，CMOS電路可以在提供各種各樣的電子器件功能性的硅層116中制造。在圖1中所示的示意圖中，雖然實際器件部件可以延伸到層116之外，但是這些電路和元件形成在層116中。雖然在圖1中示出了 SOI襯底110，但是一些實施方案采用硅晶片代替SOI襯底。
[0042]形成在組裝襯底(貫穿本說明書更全面地描述)的器件層中的波導130示出在圖1中。如圖1所示，該器件層提供了包括通過過孔132連接到形成在SOI襯底的單晶硅層116中的CMOS電路系統(tǒng)的電互連層的多種功能性。波導130可以為限定在器件層中的光學波導以互連光子器件或將光學信號從結構的一個部分帶到另一部分。因而，組裝襯底模板晶片本身的器件層可以處理成若干種不同類型的功能應用。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0043]組裝晶片中的器件層的另一功能可以包括形成如在圖11中所描繪的通常不能在基底晶片中形成的CMOS電路系統(tǒng)。在單獨的晶片中形成CMOS電路系統(tǒng)使得能夠使用CMOS工藝，如果在基底晶片中僅形成CMOS電路則不可用該CMOS工藝。在組裝晶片中形成CMOS電路系統(tǒng)之后，本文所述的用于模板輔助接合的隨后處理步驟仍然適用。
[0044]在一個實施方案中，可以在金屬圖案化之前根據標準硅工藝流程(例如，CMOS工藝流程)去除襯底。缺少金屬圖案化使得能夠在本文所述的模板輔助接合工藝期間執(zhí)行更高溫度的處理。在該實施方案中，為了在模板輔助接合工藝之后完成標準硅工藝可以將襯底返回到制造設備或其他合適的處理設備。圖3A為與圖1中所示的SOI襯底110對應的經處理的SOI襯底的簡化平面圖。經處理的SOI襯底包括通過圖3A中示出的網格所示的多個器件區(qū)域。
[0045]圖3B為根據本發(fā)明的實施方案的經處理的第II1-V族襯底和對經處理的第II1-V族襯底進行切割的簡化透視圖。在圖3B中所示的實施方案中，使用鋸片執(zhí)行切割，但本發(fā)明的實施方案不限于該具體切割方法并且其他技術包括在本發(fā)明的范圍內。通常，第II1-V族襯底小于圖3A中所示的經處理的SOI襯底。在圖3B中所示的切割操作之后，可獲得多個第II1-V族管芯以用于安裝到組裝襯底(如貫穿本說明書更全面描述的)。第II1-V族管芯可以包括適合作為增益芯片、光探測器、MZM、環(huán)行器、各種電子器件例如高速晶體管等的元件，由此提供了光子器件和電子器件兩者。盡管就一些實施方案討論了切割，但是本發(fā)明不限于用于將材料分割為的較小部分以用于接合的該特定技術。對于本領域的普通技術人員明顯的是，切割為適合本發(fā)明的實施方案使用的一種方法，而其他分割方法例如劈裂、蝕刻等也包括在本發(fā)明的范圍內并且也可以使用。
[0046]圖3C為根據本發(fā)明的實施方案的包括多個第II1-V族管芯的組裝襯底的簡化平面圖。盡管在圖3C中未示出，但是對組裝襯底(也稱作模板襯底或晶片)進行處理以提供用于晶片分離的構造。在實施方案中，對組裝襯底(例如，與經處理的SOI襯底相同尺寸的硅襯底)進行氧化和離子注入(例如，使用H2+或He2+離子)以在進入組裝襯底的預定深度處形成晶片分離區(qū)(即，斷裂面)。這樣的處理示出在如圖3D中所示的組裝襯底-基層(也稱作基區(qū))和組裝襯底-器件層(也稱作器件區(qū))中。根據所示的實施方案，注入分離用于完成襯底去除，但也可以通過機械減薄或其他研磨技術物理地去除大部分模板晶片。
[0047]在圖3C中，平面圖包括與管芯相鄰的基層的表面和各種第II1-V族管芯。然后可以將組裝襯底的器件層圖案化為如圖3C所示的用于附接第II1-V族管芯的排列特征和/或接合位置。除第πι-v族管芯之外，為了適合于具體應用，可以將其他器件、結構和材料結合至組裝襯底或安裝在組裝襯底上。在一些實施方案中，第II1-V族管芯與組裝襯底之間的接合強度為了適合于具體的應用而改變。因而，這些元件之間的強接合和弱接合兩者均包括在本發(fā)明的范圍內?？梢愿浇拥浇M裝襯底上的限定的接合位置的其他材料的實例為一種或多種第II1-V族材料、第I1-VI族材料、磁性材料、硅基材料(例如，具有與來自組裝襯底的硅不同特性的硅材料)、非線性光學材料或者給通過經處理的SOI襯底上的器件所提供的功能提供功能性增強的其他材料。第II1-V族管芯或其他材料的附接可以使用取放工具或其他合適的管芯附接系統(tǒng)來執(zhí)行。
[0048]圖3D為示出根據本發(fā)明的實施方案的對經處理的SOI襯底和包括多個第II1-V族管芯的組裝襯底進行結合的分解透視圖。安裝在組裝襯底上的第II1-V族管芯表示為圖3D中的第II1-V族器件矩陣并且本領域的普通技術人員將理解參照矩陣示出的不是連續(xù)層而是其中分布有第II1-V族管芯的維度。如圖3D所示，使經處理的SOI襯底上的器件與安裝在組裝襯底上的第πι-v族管芯對齊并且兩個襯底結合以形成接合的襯底結構。對本領域的普通技術人員將明顯的是，元件的排列提供了安裝在組裝襯底上的第II1-V族管芯相對于存在于SOI襯底上的電子電路和/或光子電路的布局。在本發(fā)明的范圍內包括若干種執(zhí)行晶片接合的方法，包括在2010年10月12日提交的美國專利申請第12/902621號中所討論的方法，將其全部公開內容通過引用并入本文用于所有目的。
[0049]在具體實施方案中，在半導體元件之間(例如，第II1-V族管芯和SOI襯底的層之間)形成有界面輔助接合，其中中間層(例如，InxPdy,例如Ina7Pda3)提供歐姆接觸和包括透明度的光學質量、應力調節(jié)以及其他益處。
[0050]圖3E為從圖3D中所示的接合的襯底的組裝襯底部分中的器件區(qū)將組裝襯底中的基區(qū)去除的簡化透視圖。在實施方案中，如上所述對組裝襯底執(zhí)行的離子注入處理使得組裝襯底中的一部分(基區(qū))的晶片分離能夠如圖3E所示的那樣發(fā)生。如圖3E所示，組裝襯底的基區(qū)被去除，并且可以以類似于與SOI襯底制造和再利用技術相關聯(lián)的襯底再利用的方式再次使用。盡管晶片分離過程示出為遵循襯底接合過程，但是這不是本發(fā)明所必需的并且可以在晶片接合過程之前、期間或之后執(zhí)行晶片分離。
[0051]在一些實施方案中，將圖3D和圖3E所示的工藝組合成來自接合工藝的熱量使組裝襯底沿著通過注入物質的峰值所限定的面分開。在其他實施方案中，組裝襯底在接合工藝之前或之后執(zhí)行的退火工藝期間分開。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。在另外一些實施方案中，采用研磨和/或拋光步驟來移除基層部分。
[0052]可以使用CMP工藝或其他拋光工藝對如圖3E所示的經處理的SOI襯底、附接的第II1-V族管芯矩陣以及組裝襯底的器件區(qū)進行拋光以去除分開工藝所產生的任何殘余粗糙度，其中組裝襯底的器件區(qū)可以包括與組裝襯底的器件區(qū)相關聯(lián)的薄硅層或氧化物/硅層。因而，實施方案提供了包括適合用在制造集成光電子器件中的硅-第II1-V族-硅堆疊體的襯底350?？梢詫D3E中得到的襯底350進行進一步處理以限定薄硅層中的附加的光學或電子器件。電互連制成所需的其他材料。參照圖1，將組裝襯底的器件層中的一部分保留在器件的左部上，而對另一部進行處理以形成波導。過孔示出為穿過組裝襯底的器件層以與經處理的SOI襯底上的硅層116形成電接觸。沉積平面化材料以平面化和鈍化各種器件元件的表面。平面化材料的實例包括二氧化硅、氮化硅、氧氮化硅、聚酰亞胺或其他聚合物材料、旋涂玻璃、甲基環(huán)戍烯醇酮(cyclotene)、批拉啉(pyraline)等。平面化材料可以首先施加到基底晶片結構110，然后圖案化以打開穿過其可以將器件元件附接到基底晶片的通道區(qū)域。
[0053]作為實施例，如果組裝襯底的器件區(qū)包括硅層(例如，單晶硅)，則該硅層可以被去除或圖案化以在芯片上形成光互連。這使得能夠在工藝中提供光學路由，該工藝可重復以用于多個光學水平。在將經處理的SOI襯底在金屬化工藝之前從制造設備去除的實施方案中，為了待執(zhí)行的那些處理步驟將經處理的SOI襯底返回。
[0054]作為如圖3E中所示的基于離子注入工藝的晶片分開的替代方案，其他實施方案采用例如使用化學機械拋光(CMP)工藝塊體去除組裝襯底中的一部分。該技術在最終結構中期望有較厚的硅頂層時是有用的。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0055]在實施方案中，如圖3E所示包括大量集成光電子器件的襯底350可以用作新的組裝襯底，以便通過重復圖3C至圖3E中所示的工藝制造硅和其他材料的多層堆疊體。圖案化和平面化可以在重復工藝以限定光學互連的多層時執(zhí)行。在處理之后，可以對襯底350進行切割以提供用于測試和使用的單片化管芯(例如圖1所示的器件)。
[0056]采用圖3A至圖3E所示的模板輔助接合工藝，將包括第II1-V族管芯、適合用作增益芯片、光探測器、MZM、環(huán)行器、高速電子器件等的其他材料的各種器件安裝在組裝襯底上，該組裝襯底可以是圖案化為具有對齊的目標和/或材料附接位點的氫注入硅晶片。在一些實現方案中，在圖案化之前執(zhí)行氫、氦或其他注入工藝來限定圖3E中所示的分開平面，SOI晶片例如在退火步驟期間沿該分開平面分開。參照圖3E，所示出的實施方案包括薄的硅器件層，產生硅-第II1-V族-硅堆疊體?？梢匀コ驁D案化器件層以在芯片上形成光學互連并且能夠進行光學路由，該過程可以重復以用于多個光學水平。作為實施例，可以在硅中圖案化跡線以有效地形成光學波導的上平面。作為另一實施例，在SOI襯底中的多核處理器與器件層中的光學波導之間可以形成連接。在一些實施方案中，可以對組裝襯底進行再拋光和再利用。如圖10中所示，可以重復本文中所述的工藝以制造第II1-V族管芯和硅的多層堆疊體，使得多層光學互連能夠形成。
[0057]參照圖3C，處理器件層312以制造多個CMOS器件并且在第II1-V族器件矩陣的頂部上提供適合于在復合襯底結構的接合之后進行進一步處理的硅層。如在本文中更全面地描述的，在一些實施方案中，器件層312的處理在將第II1-V族管芯安裝在組裝襯底上之前執(zhí)行。作為實施例，該層可以被拋光并且用于制造另外的器件，提供垂直集成器件的堆疊體。因而，本發(fā)明的實施方案提供了可以在器件層312中制造CMOS器件的方法和技術。隨后，可以將第II1-V族器件矩陣安裝并接合到器件層312。然后，當如圖3D所示形成接合的襯底結構并且如圖3E所示去除基層的情況下，第II1-V族器件矩陣存在于所示的器件層312，其可以包括CMOS器件、元件、電子器件和結構。此外，然后可以對器件層312執(zhí)行另外的處理，例如在接合以完成在該器件層中的一個或更多個CMOS電子器件的制造工藝之后的后續(xù)工藝，例如形成金屬互連。因而，本發(fā)明的實施方案包括CMOS制造技術，在該CMOS制造技術中在復合襯底結構的接合之前形成CMOS元件中的一部分并且在復合襯底結構的接合之后形成CMOS元件的其他部分。
[0058]圖2為示出根據本發(fā)明的實施方案的制造集成光電子器件的方法200的簡化流程圖。該方法包括對第II1-V族襯底進行處理以形成第II1-V族器件(210)，例如激光器、光學增益介質、探測器、調制器、光子元件等。除形成第II1-V族器件之外可以對其他材料進行處理以形成用于器件例如光學環(huán)路器或隔離器的磁性器件元件、其他光電元件等。在器件處理之后，可以研磨第II1-V族襯底以形成均勻的厚度并且進行切割以提供第II1-V族管芯(212)。研磨不是必需的。
[0059]該方法還包括制備組裝襯底(220)。在實施方案中，對硅襯底進行氧化、注入和圖案化以為以上所述的第II1-V族管芯提供安裝位置(222)。該實施方案中的組裝襯底包括由通過注入劑量的峰值限定的分開平面(例如，在氫注入工藝期間形成的)分隔的基區(qū)和器件區(qū)。圖案化工藝可以包括在對半導體片(例如，第πι-v族半導體器件)進行接合的位置進行限定的模板晶片上限定金屬圖案。在一些實施方案中，除金屬圖案之外或代替金屬圖案，在圖案化工藝期間形成目標以提供直接接合半導體片(例如，第II1-V族半導體器件)的位置的指示。如貫穿本說明書更全面描述的，器件區(qū)接合到經處理的SOI襯底并且用于器件制造并且基區(qū)被去除且可能再利用。處理SOI襯底(230)以提供CMOS器件、電子器件、光子元件等。制備SOI襯底用于包括表面制備的晶片接合操作(232)。使組裝襯底和SOI襯底對齊(240)并且執(zhí)行晶片接合工藝以結合兩個襯底并且形成復合襯底結構(242)。
[0060]因而，本發(fā)明的實施方案提供了可以提供光子和/或電子功能性的第II1-V族器件，以及可以補充通過第II1-V族器件所提供的功能性的在組裝襯底上制造的CMOS器件(例如，電子器件)。因此，根據具體應用，電子功能性中的一些可以在成本效益CMOS元件中實現，同時其他電子功能性中的一些可以在第πι-v族器件中實現，只要適合于具體應用即可。
[0061]然后使用退火工藝以在注入劑量的峰值所在的深度處使組裝襯底分開(244)。在一些實施方案中，省略該步驟，原因是組裝襯底由于晶片接合工藝(242)而分開。在一些實施方案中，對分開后的襯底進行拋光(246)以去除由于分開工藝而引起的表面粗糙度。圖4為示出根據本發(fā)明的實施方案的在晶片接合、組裝襯底分開以及拋光之后的復合襯底結構中的一部分的簡化示意圖。也可以執(zhí)行后續(xù)工藝以圖案化組裝襯底的器件層中的光學波導(248)并且形成電互連(250)。如在以上所引用的美國專利申請第12/902621號中所述的，接合焊盤、SOI襯底和第II1-V族管芯之間的接合以及第II1-V族管芯和SOI襯底之間的接合可以為金屬輔助接合、半導體-半導體接合等。
[0062]盡管組裝襯底可以在注入劑量峰值的深度處或附近分開，但是本發(fā)明的實施方案不限于該特定的分開深度并且可以實現除注入劑量的峰值之外的其他深度。另外，應該注意的是，雖然在本文中將使用退火工藝的分開被描述為去除組裝襯底的方法，但是其他方法例如(非限制性的)研磨以去除組裝襯底的塊體或其他合適的技術也包括在本發(fā)明的范圍內。
[0063]應該理解的是，圖2中所示的特定步驟提供了一種根據本發(fā)明的實施方案的制造集成光電子器件的具體方法。也可以執(zhí)行根據替代方案的其他次序的步驟。例如，本發(fā)明的替代方案可以以不同順序執(zhí)行上述步驟。此外，圖2中所示的單個步驟可以包括多個子步驟，這些多個子步驟可以以適合于該單個步驟的各種次序執(zhí)行。此外，根據具體應用可以添加或去除另外的步驟。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0064]圖5為根據本發(fā)明的實施方案的具有集成光電子器件的襯底的簡化平面圖。參照圖5，SOI襯底示出為具有形成在SOI襯底的周邊部分處的電接合焊盤。通常在SOI襯底中形成CMOS電路。形成在組裝襯底的器件層中的硅波導提供了位于第II1-V族器件區(qū)的第II1-V族器件和形成在SOI襯底和/或其他第II1-V族器件中的CMOS元件之間的光通信。作為實施例，制造在CMOS電路系統(tǒng)區(qū)的四個所示部分中的四個多核處理器可以使用光學耦合到所示的第II1-V族器件的光學波導進行互連。
[0065]圖6為示出根據本發(fā)明的實施方案的制造集成光電子器件的方法的簡化流程圖。在圖6中所示的實施方案中，將未經處理的外延材料減薄并且附接到組裝襯底以用于進一步處理。方法600包括生長外延結構并制備其他材料(610)以用于激光器、探測器、調制器、光子元件、高速電子器件、磁性器件等?？梢詫@些未經處理的晶片進行切割￠12)以形成器件元件以用于進一步處理。未經處理的晶片可以在外延生長工藝之后或作為外延生長工藝的一部分而進行減薄。
[0066]例如通過對硅晶片進行氧化、注入和圖案化來形成器件層和基層來制備組裝晶片(620)。在一些實施方案中，不執(zhí)行這些步驟中的一個或更多個步驟以適合于具體應用。如在工藝620中所示的，除以上所述的對組裝襯底的處理之外，可以在組裝襯底上制造CMOS器件以提供各種CMOS元件功能性。
[0067]將來自未經處理的晶片的器件元件安裝到組裝晶片上￠22)。因為在組裝襯底上提供了 CMOS元件或器件，所以在工藝622中安裝的器件元件可以與在工藝620中所提供的CMOS器件共同安裝。
[0068]對SOI基底晶片進行處理(630)，該處理可以包括形成CMOS電路、電子器件和光子元件并且為晶片接合(632)作準備。在實施方案中，在以下所述的晶片接合工藝期間將另外的金屬沉積到SOI基底晶片上以形成與未經處理的外延材料的接觸區(qū)。
[0069]對齊組裝晶片和SOI基底晶片(640)并且接合晶片(642)。在實施方案中，組裝晶片與SOI基底晶片對齊，但這并不是本發(fā)明的實施方案所必需的。使用退火工藝例如在大約注入劑量的峰值處分開組裝晶片(644)。使用拋光工藝(例如，CMP)以去除由于組裝晶片的器件層與組裝襯底的基層分離而引起的表面粗糙度(646)。
[0070]在晶片接合工藝和去除組裝晶片的基層之后，可以執(zhí)行另外的處理步驟例如用于形成光學波導的對器件層進行的圖案化￠48)以及質子注入或第II1-V族氧化(650)以在外延材料上限定有源條形區(qū)。例如，在質子注入工藝期間，注入的能量選擇為使得穿過器件結構(以第πι-v族材料形成)的“背面”的注入在與SOI基底晶片的接合相鄰的材料中限定條形區(qū)。層的平面化(652)和對圖6中所示的步驟中的一個或更多個步驟進行的重復可以用來建立多層結構。在一些實施方案中執(zhí)行對與第II1-V族材料的電互連進行的圖案化(654)。
[0071]在圖6中所示的實施方案中，對外延材料進行接合并且然后進行后處理以限定條形區(qū)和對經處理的SOI襯底上的區(qū)域的互連，所述經處理的SOI襯底可以包括光子器件并且具有限定在光子器件上的其他跡線。圖6中所示的實施方案的優(yōu)點在于減小或消除了與第II1-V族器件上的與預定特征相關聯(lián)的嚴格的對準公差。因而，盡管圖6中所示的實施方案與圖3中所示的實施方案包括共同的元件，但是圖6中所示的方法可以提供使用圖1中所示的方法不能獲得的益處。作為實施例，因為有源條形區(qū)在圖6中所示的實施方案中的接合之后形成，所以對組裝晶片進行的附接的工藝和將組裝晶片與SOI基底晶片對齊兩者的對準公差均顯著減小(在約± I μ m至約± 10 μ m的量級)。
[0072]應理解，圖6中所示的特定步驟提供了一種根據本發(fā)明的實施方案的制造集成光電子器件的具體方法。也可以執(zhí)行根據替代方案的其他次序的步驟。例如，本發(fā)明的替代方案可以以不同順序執(zhí)行上述步驟。此外，圖6中所示的單個步驟可以包括多個子步驟，這些多個子步驟可以以適合于該單個步驟的各種次序執(zhí)行。此外，根據具體應用可以添加或去除另外的步驟。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0073]圖11示出根據本發(fā)明的另一實施方案的垂直集成CMOS電路系統(tǒng)的方法。在圖11中所示的實施方案中，CMOS電路系統(tǒng)在制備組裝晶片期間形成在組裝晶片的器件層中。形成在組裝晶片的器件層中的CMOS器件可以包括但不限于CMOS器件、邏輯電路、或發(fā)射極耦合邏輯電路、BiCMOS電路、SiGe BiCMOS電路、NMOS電路、PMOS電路、或其他硅基器件或電路。在具體實施方案中，形成在器件層中的CMOS器件為采用與在制造基底晶片或SOI晶片中所采用的工藝不兼容的工藝的器件。在形成CMOS電路系統(tǒng)之后，以與圖6所描述的方式類似的方式使用組裝晶片，該方式為將未經處理的第πι-v族器件元件安裝到組裝晶片。制備具有光子器件元件的SOI晶片以用于晶片接合。對齊并接合SOI晶片和組裝晶片、在接合工藝之后，在該實施方案中，使用化學機械拋光、蝕刻工藝或其他合適的技術去除組裝晶片的塊體。在去除組裝晶片襯底的塊體之后，可以執(zhí)行另外的處理步驟以在第II1-V族材料中限定器件區(qū)。使用金屬化工藝以形成CMOS電路系統(tǒng)與光子器件之間的互連。
[0074]圖7A為示出根據本發(fā)明的實施方案的器件限定期間的復合襯底結構中的一部分的簡化示意圖。如圖7A所示，第II1-V族器件元件(或其他材料)接合到SOI基底晶片使得平面化材料可以在器件層下方或器件層上方。在本發(fā)明的實施方案所提供的一個工藝流程中，在平面化材料中限定開口以使得第II1-V族器件能夠被接合。如果模板晶片中的通道區(qū)使得在緊接著模板晶片的圖案化之后但在限定注入掩模之前能夠形成該平面化材料則可以發(fā)生在器件下方形成平面化材料。打開區(qū)域以進入第II1-V族器件并且在第II1-V族器件元件的“背”側上形成注入掩模并且如上所述，注入限定了有源區(qū)。在注入之后，執(zhí)行后處理以限定互連，提供平面化等。
[0075]圖7B為示出根據本發(fā)明的實施方案的處理之后的復合襯底結構的一部分的簡化示意圖。如圖7B所示，已經去除了注入掩模并且附加平面化材料已經沉積且進行平面化以提供除其他益處之外的鈍化。
[0076]圖7C為根據本發(fā)明的實施方案的多層結構的簡化示意圖。如圖7C中的橫截面所示，通過使用本文中所述的實施方案形成多層次的硅和第II1-V族材料。硅層可以用來制造光學波導或者可以通過過孔圖案化以執(zhí)行與層堆疊體中的第II1-V族材料或其他材料的電連接。采用本發(fā)明的實施方案，可以在所示的硅器件層(最初來自組裝晶片)中制造電路，從而制造“3-D”集成光電子電路。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0077]圖8為示出根據本發(fā)明的實施方案的執(zhí)行異質外延生長的方法的簡化流程圖。方法800采用附接到組裝晶片然后接合到經處理的晶片(例如，使用例如直接晶片接合或金屬輔助接合的硅或SOI晶片)的晶體“籽晶”。在一些實施方案中采用金屬輔助接合，原因是金屬層有助于調節(jié)具有不同熱膨脹系數的材料之間的應力。籽晶材料可以為在硅上的任意期望的非硅晶體材料，例如InP或GaAs籽晶材料或其他合適的材料。盡管在圖8所示的實施方案中采用了組裝晶片，但這不是本發(fā)明所必需的，并且一些實施方案無需使用組裝晶片而是在具有不同晶格常數的普通晶片上生長外延材料。在其他實施方案中，安裝在組裝晶片上的第II1-V族材料形成籽晶的層，該籽晶的層用于在下面的高溫CMOS處理步驟中在SOI晶片上外延生長第II1-V族材料。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0078]參照圖8，方法800包括將籽晶材料晶片研磨至均勻厚度(810)。在一些實施方案中，接收的籽晶材料晶片厚度均勻并且省略步驟810。也可以在將籽晶材料安裝到組裝晶片(822)之后將籽晶材料研磨或拋光至均勻厚度。對籽晶材料晶片進行切割(812)以提供多個籽晶材料管芯。在各種實施方案中，籽晶材料為第II1-V族材料、第I1-VI族材料、磁性材料、非線性光學材料等。制備組裝晶片并且在組裝晶片的器件層中制造一個或更多個CMOS 器件(820)。
[0079]將籽晶材料管芯安裝到組裝晶片(822)。在制備組裝晶片期間(820)，氧化、注入和圖案化步驟可以全部使用或者可以使用一部分，作為CMOS器件元件制造步驟的一部分或附加到CMOS器件元件制造步驟。例如，根據整體3-D層堆疊體的具體結構，可以取消任意步驟或所有步驟。在組裝晶片上制造CMOS器件能夠將在工藝822中安裝的籽晶材料與各種CMOS器件集成。
[0080]對SOI基底晶片進行處理直到(但不貫穿)金屬沉積工藝(830)并且為晶片接合準備SOI基底晶片(832)。在所示的實施方案中，處理SOI基底晶片直到金屬沉積工藝，但這不是本發(fā)明的實施方案所必需的。在其他實施方案中，在繼續(xù)金屬沉積工藝的步驟之前停止SOI處理并且在外延生長之后(例如，在步驟850時)隨后執(zhí)行金屬沉積工藝之前的這些步驟。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0081]將組裝晶片與SOI基底晶片對齊(840)并且執(zhí)行晶片接合以將晶片結合到一起(842)。圖9A示出在晶片接合之前具有與SOI晶片對齊的附接的第II1-V族籽晶管芯的經注入的組裝晶片。如下面更全面地描述的，圖9A至圖9E中所示的實施方案在選擇性外延生長工藝中采用第II1-V族籽晶。作為實施例，不是接合包含各種外延層的InP結構，而是將一組InP籽晶接合到組裝襯底，所述組裝襯底隨后接合到SOI襯底。制作開口以露出InP籽晶，并且執(zhí)行選擇性外延以限定器件區(qū)(例如，第一區(qū)中的增益材料、另一區(qū)中的探測器、第三區(qū)中的MZM器件等)，從而提供了在重疊在硅器件上的選擇區(qū)域上選擇性生長第II1-V族材料的一般性方法?？梢允褂没旌系淖丫Р牧?，例如InP和GaAs、第II1-V族材料和第I1-VI族材料等。
[0082]圖9B示出在執(zhí)行CMP工藝以平面化籽晶管芯的表面和組裝晶片的器件層之后注入的組裝晶片。兩個晶片的晶片接合示出在圖9C中。在采用注入工藝的實施方案中，組裝晶片在大約注入劑量峰值處分開以形成器件層和基層。在其他實施方案中，對組裝晶片進行拋光以去除組裝晶片的一部分。在圖9D所示的實施方案中，使用CMP工藝以去除分開平面處的表面粗糙度。去除基層并且在圖9D中未示出。在將經處理的器件附接到組裝晶片的一些實施方案中，控制第II1-V族籽晶的厚度公差(例如，通過拋光工藝)以提供SOI襯底和第II1-V族籽晶管芯上的接合位點之間的均勻接合。除CMP工藝之外，干法或濕法化學蝕刻工藝可以用來在第II1-V族籽晶上方打開孔洞以提供用于穿過孔洞進行外延生長的區(qū)域。
[0083]打開用于在籽晶材料管芯上進行生長的通道區(qū)域(848)并且如圖9E所示使用選擇性外延來生長外延結構?？梢酝ㄟ^濕法或干法蝕刻、CMP等進入籽晶材料。因而，盡管在工藝的該階段籽晶材料管芯安裝在SOI晶片上，但是可以執(zhí)行具有不同于硅的晶格常數的材料的外延生長以形成與籽晶材料管芯晶格匹配的外延材料。因而，本發(fā)明的實施方案提供了異質生長(硅襯底(例如，SOI襯底)上第II1-V族材料)。
[0084]在生長與籽晶材料晶格匹配的外延結構之后，可以執(zhí)行CMOS處理的剩余步驟以及對籽晶材料(例如，第II1-V族材料)的處理，包括在步驟830中未執(zhí)行的金屬沉積步驟。在實施方案的工藝中(在該實施方案中執(zhí)行在多個不同籽晶材料上的生長(例如，GaAs和InP兩者))，可以在不同的點進入不同的籽晶材料?？梢詧?zhí)行對襯底的預定部分進行掩蔽以進入這些不同的籽晶材料。
[0085]根據本文中所述的方法和系統(tǒng)對不同籽晶材料的適用性，應該注意的是本發(fā)明的實施方案由此用于高速第II1-V族器件或電路集成到硅晶片上的應用，并且本發(fā)明的實施方案不限于結合到硅襯底的光子元件。作為另一實施例，本發(fā)明的實施方案用于制造可以與長程光學器件組合的短距離光學互連(例如，核至核、芯片至芯片等)。其他實施例可以將包括用于電路的高速晶體管(例如功率放大器)與形成在CMOS中的其他電路以用于無線通信應用。
[0086]可以重復圖8中所示的各個步驟以形成如關于圖6所討論的多層次結構。應該理解的是，圖8中所示的特定步驟提供了一種根據本發(fā)明的實施方案的執(zhí)行異質外延生長的具體方法。也可以執(zhí)行根據替代方案的其他的步驟次序。例如，本發(fā)明的替代方案可以以不同順序執(zhí)行上述步驟。此外，圖8中所示的單個步驟可以包括多個子步驟，這些多個子步驟可以以適合于該單個步驟的各種次序執(zhí)行。此外，根據具體應用可以添加或去除另外的步驟。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0087]采用參照圖8和圖9A至圖9E所示的方法，將籽晶附接到組裝襯底并且然后使用直接晶片接合、金屬輔助接合等接合到硅或SOI襯底。一些實施方案采用金屬輔助接合，原因是金屬層將有助于調節(jié)具有不同TCE的材料之間的應力。籽晶材料可以為與硅集成的非硅晶體材料，例如InP、GaAs、其他第II1-V族、第I1-VI族或其他合適的籽晶材料。在替代方案中，不使用組裝襯底并且在具有不同晶格常數的襯底上形成外延結構。如所示的，可以通過濕法或干法蝕刻、CMP等進入籽晶材料。
[0088]如果期望在多個不同籽晶材料(例如，GaAs和InP兩者或第I1-VI族)上進行生長，則可以在工藝中的不同點處提供和/或進入不同的籽晶。多個籽晶材料的使用對于高速第II1-V族器件或電路集成到硅結構上的應用是有用的。因而，本發(fā)明的實施方案不限于光學互連應用。作為另一實施例，該工藝將適用于短距離光學互連(例如，核至核、芯片至芯片)與長程光學器件的組合。
[0089]圖10為根據本發(fā)明的實施方案制造的多層結構的簡化示意圖。在圖10中所示實施方案中，將包括CMOS器件的SOI襯底設置為包括SOI基底晶片1024、埋置氧化物(BOX)層1022、硅層1020以及CMOS電路系統(tǒng)。將硅器件層1018結合到SOI襯底并且在與硅器件層1018集成的籽晶上生長外延層1016。示出了在器件層1018的平面上的平面化材料。
[0090]隨后的器件層和外延層示出為組成多層結構。這些層通過重復具有帶有籽晶材料、外延材料等的附加模板的模板輔助接合工藝來形成。例如，可以依次接合具有籽晶材料1014和1012的模板晶片。模板晶片中蝕刻的開口提供了用于外延結構的選擇區(qū)域生長的通道。也可以在層之間和層內形成過孔和互連。也可以在堆疊體中的模板晶片上形成附加的電子器件或電路。
[0091]因而，多層結構使用本文中所述的籽晶方法制造。如圖10所示，當逐層建立結構時，在與各種組裝晶片分離的硅器件層中制造電子器件(例如，CMOS電路)的多個層次。盡管示出了硅上的第II1-V族的生長，但是其他實施方案采用其他材料系統(tǒng)例如藍寶石上GaN以及其他晶格失配結構。在實施方案中，最終第II1-V族外延材料的生長在SOI晶片上的籽晶區(qū)上執(zhí)行。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0092]圖1lA至圖1lC為示出根據本發(fā)明的實施方案的利用模板輔助接合工藝垂直集成CMOS器件的工藝的簡化示意圖。如圖1lA至圖1lC所示，垂直集成CMOS器件的方法采用本文中所述的模板輔助接合法，其中CMOS器件形成在組裝晶片的器件層中。因而，本發(fā)明的實施方案將模板輔助接合法擴展為包括使用組裝襯底或晶片經由接合對第πι-v族器件進行集成，但是組裝晶片已經集成有CMOS器件。如本文中所述，CMOS器件通過其中組裝襯底或晶片采用與CMOS工藝相關聯(lián)的工藝進行處理的工藝來集成到組裝襯底中。在CMOS工藝中的預定階段處，停止處理并且將第II1-V族器件接合到完全或部分處理的包括CMOS器件的組裝襯底。參照圖11A，處理包括基層1110的硅基襯底(即，組裝襯底1100)以在器件層1112中形成多個CMOS器件。因而，根據本發(fā)明的實施方案，除了在SOI襯底上實現的CMOS器件之外，除在SOI襯底上實現的CMOS器件(或者代替在SOI襯底上實現的CMOS器件，或者與在SOI襯底上實現的CMOS器件組合)，可以在組裝襯底上實現各種CMOS器件。應理解，CMOS器件可以在僅SOI襯底、僅組裝襯底或在SOI襯底和組裝襯底兩者上制造。將器件集成在組裝襯底上的能力能夠制造在SOI襯底上不能實現的CMOS器件。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。可以制造的CMOS器件的實例包括各種CMOS電路，其包括基于晶體管的器件，例如可以用于驅動與第II1-V族器件、CMOS器件等相關聯(lián)的光子學元件。
[0093]參照圖11A，接合到組裝晶片的第II1-V族器件矩陣1120可以包括接合到CMOS器件的一部分的第II1-V族器件、布置在制造在組裝襯底上的各種CMOS器件之間的第II1-V族器件、通過CMOS器件和電路驅動的第II1-V族器件，或者其組合等。如圖1lA所示，使用所述例如與圖2中的工藝220和230相關的技術制備SOI襯底1130和組裝襯底。應該注意的是，第II1-V族器件矩陣可以包括從未處理的外延材料至完成的器件的各種器件類型以及這些類型之間的范圍內的器件類型。
[0094]如關于圖2中的工藝230所描述的,SOI襯底可以處理成包括包含CMOS器件(未示出)的各種器件和元件。這些器件和元件可以包括光學結構、集成電路、微處理器、存儲器等。在一些實施方案中，在經處理的SOI襯底(也稱為器件晶片)上形成凹陷區(qū)，但這不是本發(fā)明所必需的。
[0095]參照圖11B，使包括CMOS器件的SOI襯底和組裝襯底與接合的第II1-V族器件矩陣對齊并接合。因而本文中所描述的模板輔助接合工藝提供了組裝襯底的包括CMOS器件的器件層，其中組裝襯底接合到SOI襯底。
[0096]參照圖11C，可以去除組裝襯底的一部分，例如模板或組裝襯底(例如，基層1110或襯底的背側)的一部分以露出組裝襯底1100的器件層1112?？梢圆捎酶鞣N材料去除技術，例如CMP工藝、蝕刻等。如圖1lC所示，在去除工藝之后器件層中存在CMOS器件并且與器件層以及與在SOI襯底中制造的元件垂直集成，該元件可以包括光子器件。在去除組裝襯底中的期望部分之后，只要適合于具體應用，可以執(zhí)行用于互連的金屬化和包括CMOS處理步驟例如注入、蝕刻、沉積、平面化及其組合等其他后處理步驟。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0097]除圖2中的將CMOS器件垂直集成為模板輔助接合工藝中的一部分的修改之外，可以修改本文中所述的其他工藝以提供具有CMOS器件的組裝襯底。作為實施例，可以修改關于圖6所述的工藝以采用具有制造在其上的CMOS器件的組裝襯底。在該實施例中，可以修改工藝620以制造具有附接有器件元件的CMOS器件的組裝襯底以便提供在基座形成之后將未經處理的管芯附接到基座的工藝?？商娲?，在管芯附接之后形成基座的工藝中，應該添加工藝622與640之間的附加步驟以在接合到SOI襯底之前形成基座(642)。此外，可以執(zhí)行圖8中示出的工藝的修改以使用包括其中已經制造CMOS器件的器件層的組裝襯底。作為實施例，工藝820可以修改為制備包括CMOS器件的組裝襯底，其中組裝襯底具有安裝或附接有籽晶材料管芯的基座。在該實施例中，可以在工藝846中與包括源極粗糙度的其他特征一起去除基座的全部或一部分。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0098]圖12為示出根據本發(fā)明的實施方案的利用模板輔助接合工藝垂直集成CMOS器件的方法的簡化流程圖。該方法包括處理第II1-V族襯底以形成第II1-V族器件例如激光器、光學增益介質、探測器、調制器、光子元件等(1210)。除形成第II1-V族器件之外，可以對其他材料進行處理以形成用于器件的磁性器件元件例如光學環(huán)路器或隔離器、其他光電元件等。在器件處理之后，可以研磨第II1-V族襯底以形成均勻厚度并且進行切割以提供第II1-V族管芯(1212)。研磨不是必需的。
[0099]該方法還包括制備組裝襯底(1220)。在實施方案中，對硅襯底進行氧化、注入和圖案化以提供用于上述第II1-V族管芯的安裝位置，以及對硅襯底進行處理以形成一個或更多個CMOS器件。該實施方案中的組裝襯底包括通過由注入劑量的峰值(例如，在氫注入工藝期間形成的)限定的分開平面分離基區(qū)和器件區(qū)。圖案化工藝可以包括對模板晶片上的限定接合半導體片(例如，第πι-v族半導體器件)的位置的金屬圖案進行限定。在一些實施方案中，除金屬圖案之外或代替金屬圖案，在圖案化工藝期間形成目標以提供直接接合半導體片(例如，第II1-V族半導體器件)的位置的指示。
[0100]可以在組裝襯底或模板襯底上制造一個或更多個CMOS器件，提供可以與在工藝1212中提供且在工藝1222中安裝在組裝襯底上的第II1-V族管芯結合使用的電子功能性。因而，第II1-V族器件可以與在組裝襯底、特別地組裝襯底的CMOS器件層上制造的CMOS電子器件相互作用。如貫穿本說明書更全面地描述的，可以包括CMOS器件的器件區(qū)接合到經處理的SOI襯底并且用于器件制造，而且基區(qū)被去除且有可能再利用。
[0101]在實施方案中，處理SOI襯底(1230)以提供CMOS器件、電子器件、光子元件等。在一些實施方案中，SOI襯底不經受該處理，原因是這些器件和元件(包括CMOS器件)在模板襯底上制造。制備SOI襯底以用于包括表面制備的晶片接合操作(1232)。對齊組裝襯底和SOI襯底(1240)并且執(zhí)行晶片接合工藝以結合兩個襯底并且形成復合襯底結構(1242)。
[0102]然后使用退火工藝以在注入劑量的峰值所在的深度處使組裝襯底分開(1244)。在一些實施方案中，省略該步驟，原因是組裝襯底因為晶片接合工藝(1242)而分開。在一些實施方案中，對分開后的襯底進行拋光(1246)以去除由于分離工藝而引起的表面粗糙度。也可以執(zhí)行后續(xù)工藝以圖案化組裝襯底的器件層中的光學波導(1248)并且形成電互連(1250)。如在本文中所述的，接合焊盤、SOI襯底和第II1-V族管芯之間的接合以及第II1-V族管芯和SOI襯底之間的接合可以為金屬輔助接合、半導體-半導體接合等。
[0103]盡管組裝襯底可以在注入劑量峰值的深度處或附近分開，但是本發(fā)明的實施方案不限于該特定的分開深度并且可以實現除注入劑量的峰值之外的其他深度。另外，應該注意的是，雖然在本文中描述了使用退火工藝的分開為去除組裝襯底的方法，但是其他方法例如(非限制性的)研磨以去除組裝襯底的塊體或其他合適的技術也包括在本發(fā)明的范圍內。
[0104]應該理解的是，圖12中所示的特定步驟提供了一種根據本發(fā)明的實施方案的使用模板輔助接合工藝的垂直集成CMOS器件的具體方法。也可以執(zhí)行根據替代方案的其他次序的步驟。例如，本發(fā)明的替代方案可以以不同順序執(zhí)行上述步驟。此外，圖12中所示的單個步驟可以包括多個子步驟，這些多個子步驟可以以適合于該單個步驟的各種次序執(zhí)行。此外，根據具體應用可以添加或去除另外的步驟。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0105]根據本發(fā)明的實施方案，如圖13所示，提供了一種制造復合半導體結構的方法。該方法包括:提供包括多個硅基器件的SOI襯底(1310);提供包括多個光子器件的化合物半導體襯底(例如，第II1-V族晶片或第I1-VI族晶片)(1312);以及對化合物半導體襯底進行切割以提供多個光子管芯(1314)。每個管芯均可以包括多個光子器件中的一個或更多個光子器件。作為實施例，多個硅基器件可以包括在SOI襯底上制造的CMOS器件。另夕卜，多個硅基器件可以包括探測器、(XD、邏輯電路、發(fā)射極耦合邏輯電路、BiCMOS電路、SiGeBiCMOS電路、NMOS電路、PMOS電路或其他硅基器件或電路。
[0106]作為實施例，多個光子器件可以包括激光器、探測器、調制器等。另外，化合物半導體襯底可以包括電子器件，例如HBT、HEMT或FET。多個光子器件可以包括包含成像光學器件、磁性材料、雙折射材料或非線性光學材料的各種器件。
[0107]該方法還包括提供具有包括多個CMOS器件的基層和器件層的組裝襯底(1316)。多個CMOS器件可以包括包含硅基CMOS器件或硅/鍺CMOS器件的各種電子電路。這些CMOS器件可以包括探測器、用于CCD的元件、邏輯電路、發(fā)射極耦合邏輯電路、BiCMOS電路、NMOS電路、PMOS電路等。
[0108]制造組裝襯底可以包括:對硅襯底進行氧化；對氧化的硅襯底進行注入以形成注入區(qū)；以及對注入的襯底進行圖案化以形成預定部分。作為實施例，對氧化的硅襯底進行注入可以包括注入氫或氦中至少之一。
[0109]該方法還包括:將多個光子管芯安裝在組裝襯底的預定部分上(1318);將SOI襯底和組裝襯底對齊(1320);結合SOI襯底和組裝襯底以形成復合襯底結構(1322);以及從復合襯底結構至少去除組裝襯底的基層(1324)。在實施方案中，其上安裝有多個光子管芯的組裝襯底的預定部分為包括多個CMOS器件的器件層。另外，至少去除組裝襯底的基層可以包括對復合襯底結構進行退火以在注入區(qū)處分開組裝襯底?？商娲兀辽偃コM裝襯底的基層可以包括研磨組裝襯底的一部分。
[0110]應該理解的是，圖13中所示的特定步驟提供了一種根據本發(fā)明的實施方案的制造復合半導體結構的具體方法。也可以執(zhí)行根據替代方案的其他次序的步驟。例如，本發(fā)明的替代方案可以以不同順序執(zhí)行上述步驟。此外，圖13中所示的單個步驟可以包括多個子步驟，這些多個子步驟可以以適合于該單個步驟的各種次序執(zhí)行。此外，根據具體應用可以添加或去除另外的步驟。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0111]根據本發(fā)明的另一實施方案，如圖14所示，提供了一種在硅基襯底上生長化合物半導體結構的方法。該方法包括:提供具有接合表面的SOI基底晶片(1410);提供籽晶晶片(例如，第II1-V族晶片或第I1-VI族晶片)(1412);以及對籽晶晶片進行切割以提供多個籽晶管芯(1414)。SOI基底晶片可以包括可以使用CMOS工藝制造的與晶體管相關聯(lián)的慘雜區(qū)。
[0112]該方法還包括:提供包括多個CMOS器件的模板晶片(1416);將多個籽晶管芯安裝在模板晶片上(1418);以及將模板晶片接合到SOI基底晶片(1420)。多個籽晶管芯結合到SOI基底晶片的接合表面。多個CMOS器件可以包括硅基CMOS器件、硅/鍺CMOS器件等。作為包括在本發(fā)明的范圍內的各種CMOS器件的實施例，CMOS器件可以包括探測器、CCD、邏輯電路、發(fā)射極耦合邏輯電路、BiCMOS電路、NMOS電路、PMOS電路等。將多個籽晶管芯安裝在模板晶片上可以包括將多個籽晶管芯安裝在模板晶片的預定區(qū)上。
[0113]提供模板晶片可以包括:對硅襯底進行氧化；將摻雜劑注入氧化的硅襯底以形成注入區(qū)；以及對注入的襯底進行圖案化以形成預定部分。作為實施例，注入區(qū)可以定位距模板晶片的表面約0.1 μ m至約5 μ m的范圍內。將I旲板晶片接合到SOI基底晶片可以形成半導體-半導體接合或金屬輔助半導體-半導體接合中至少之一。作為實施例，金屬輔助半導體接合可以包括一層或更多層InxPdy (例如Ina7Pda3)。關于金屬輔助半導體-半導體接合的附加描述提供在2010年10月12日提交的美國專利申請第12/902621號中，通過引用將其全部公開內容并入本文中以用于所有目的。InxPdy材料的使用不限于關于圖14所討論的器件而是可以如貫穿本說明書所描述的與其他器件共同使用。
[0114]該方法還包括:去除模板晶片的至少一部分以露出多個籽晶管芯的表面中的一部分(1422);以及通過例如執(zhí)行外延生長工藝在露出的籽晶管芯上生長化合物半導體結構(1424)。作為實施例，去除模板晶片的至少一部分可以包括對接合的模板晶片和SOI基底晶片進行退火以及在注入區(qū)處分開模板晶片。在一些實施方案中多個CMOS器件可以仍然接合到SOI襯底。另外，一些實施方案在分開模板晶片之后執(zhí)行CMP工藝。
[0115]露出多個籽晶管芯的表面中的至少一部分可以包括對模板晶片中的一部分進行圖案化和蝕刻。在一些實施方案中，該方法還包括在生長化合物半導體結構之后制造柵極金屬或制造晶體管互連。
[0116]應該理解的是，圖14中所示的特定步驟提供了一種根據本發(fā)明的實施方案的在硅基襯底上生長化合物半導體結構的具體方法。也可以執(zhí)行根據替代方案的其他次序的步驟。例如，本發(fā)明的替代方案可以以不同順序執(zhí)行上述步驟。此外，圖14中所示的單個步驟可以包括多個子步驟，這些多個子步驟可以以適合于該單個步驟的各種次序執(zhí)行。此外，根據具體應用可以添加或去除另外的步驟。本領域的普通技術人員應當認識到許多變化方案、修改方案以及替代方案。
[0117]應該注意的是，本文中所討論的第II1-V族器件可以具有除光學功能之外的其他功能。例如，本發(fā)明的實施方案可以用于將用于高速器件(例如手機功率放大器)接合到具有其他功能的第II1-V材料硅或SOI晶片上。其他非光學應用也包括在本發(fā)明的范圍內。
[0118]也應該理解，本文中所述的實施例和實施方案僅為說明性目的并且本領域技術人員可提出根據實施例和實施方案的各種修改和改變并且所述各種修改和改變包括在該申請的精神和范圍以及所附權利要求的范圍之內。
【權利要求】
1.一種制造復合半導體結構的方法，所述方法包括: 提供包括多個硅基器件的SOI襯底； 提供包括多個光子器件的化合物半導體襯底； 切割所述化合物半導體襯底以提供多個光子管芯，每個管芯包括所述多個光子器件中的一個或更多個； 提供具有基層和包括多個CMOS器件的器件層的組裝襯底； 將所述多個光子管芯安裝在所述組裝襯底的預定部分上； 將所述SOI襯底與所述組裝襯底對齊； 將所述SOI襯底與所述組裝襯底結合以形成復合襯底結構；以及 從所述復合襯底結構至少去除所述組裝襯底的所述基層。
2.根據權利要求1所述的方法，其中所述多個硅基器件包括CMOS器件。
3.根據權利要求1所述的方法，其中所述多個硅基器件包括探測器、CCD、邏輯電路、發(fā)射極耦合邏輯電路、BiCMOS電路、NMOS電路、PMOS電路或其他硅基器件或電路中至少之一。
4.根據權利要求1所述的方法，其中所述化合物半導體襯底包括第II1-V族晶片。
5.根據權利要求1所述的方法，其中所述化合物半導體襯底包括第I1-VI族晶片。
6.根據權利要求1所述的方法，其中所述多個光子器件包括激光器、探測器或調制器中至少之一。
7.根據權利要求1所述的方法，其中所述化合物半導體襯底還包括電子器件。
8.根據權利要求7所述的方法，其中所述電子器件包括HBT、HEMT或FET中至少之一。
9.根據權利要求6所述的方法，其中所述多個光子器件還包括成像光學器件、磁性材料、雙折射材料或非線性光學材料中至少之一。
10.根據權利要求1所述的方法，其中所述多個CMOS器件包括硅基CMOS器件。
11.根據權利要求1所述的方法，其中所述多個CMOS器件包括硅/鍺CMOS器件。
12.根據權利要求1所述的方法，其中所述多個CMOS器件包括探測器、CCD、邏輯電路、發(fā)射極耦合邏輯電路、BiCMOS電路、SiGeBiCMOS電路、NMOS電路或PMOS電路中至少之一。
13.根據權利要求1所述的方法，其中提供所述組裝襯底包括: 對硅襯底進行氧化: 對經氧化的硅襯底進行注入以形成注入區(qū)；以及 對經注入的襯底進行圖案化以形成所述預定部分。
14.根據權利要求13所述的方法，其中對所述經氧化的硅襯底進行注入包括注入氫或氦中至少之一。
15.根據權利要求13所述的方法，其中至少去除所述組裝襯底的所述基層包括對所述復合襯底結構進行退火以使所述組裝襯底在所述注入區(qū)處分開。
16.根據權利要求13所述的方法，其中至少去除所述組裝襯底的所述基層包括研磨所述組裝襯底中的一部分。
17.—種在硅基襯底上生長化合物半導體結構的方法，所述方法包括: 提供具有接合表面的SOI基底晶片； 提供桿晶晶片； 切割所述籽晶晶片以提供多個籽晶管芯； 提供包括多個CMOS器件的模板晶片； 將所述多個籽晶管芯安裝在所述模板晶片上； 將所述模板晶片接合到所述SOI基底晶片，其中所述多個籽晶管芯結合到所述SOI基底晶片的所述接合表面； 去除所述模板晶片的至少一部分； 露出所述多個籽晶管芯的表面的至少一部分；以及 在所露出的籽晶管芯上生長所述化合物半導體結構。
18.根據權利要求17所述的方法，其中生長所述化合物半導體結構包括執(zhí)行外延生長處理。
19.根據權利要求17所述的方法，其中所述SOI基底晶片包括與晶體管相關聯(lián)的摻雜區(qū)。
20.根據權利要求17所述的方法，其中所述籽晶晶片包括第II1-V族晶片。
21.根據權利要求17所述的方法，其中將所述多個籽晶管芯安裝在所述模板晶片上包括將所述多個籽晶管芯安裝在所述模板晶片的預定區(qū)上。
22.根據權利要求17所述的方法，其中提供所述模板晶片包括: 對硅襯底進行氧化； 將摻雜劑注入到經氧化的硅襯底中以形成注入區(qū)；以及 對經注入的襯底進行圖案化以形成所述預定部分。
23.根據權利要求22所述的方法，其中所述注入區(qū)在距所述模板晶片的表面約0.Ιμπι至約5 μ m的范圍內。
24.根據權利要求23所述的方法，其中去除所述模板晶片的至少一部分包括: 對所述接合的模板晶片和SOI基底晶片進行退火；以及 使所述模板晶片在所述注入區(qū)處分開，其中所述多個CMOS器件保持接合到所述SOI基底晶片。
25.根據權利要求24所述的方法，還包括在使所述模板晶片分開之后執(zhí)行CMP工藝。
26.根據權利要求17所述的方法，還包括在生長所述化合物半導體結構之后制造柵極金屬或制造晶體管互連中至少之一。
27.根據權利要求17所述的方法，其中露出所述多個籽晶管芯的表面的至少一部分包括對所述模板晶片的部分進行圖案化和蝕刻。
28.根據權利要求17所述的方法，其中將所述模板晶片接合到所述SOI基底晶片包括形成半導體-半導體接合或金屬輔助半導體接合中至少之一。
29.根據權利要求28所述的方法，其中所述金屬輔助半導體接合包括InPd。
30.根據權利要求17所述的方法，其中所述多個CMOS器件包括硅基CMOS器件。
31.根據權利要求17所述的方法，其中所述多個CMOS器件包括硅/鍺CMOS器件。
32.根據權利要求17所述的方法，其中所述多個CMOS器件包括探測器、CCD、邏輯電路、發(fā)射極耦合邏輯電路、BiCMOS電路、NMOS電路或PMOS電路中至少之一。
【文檔編號】H01L27/12GK104137262SQ201380005678
【公開日】2014年11月5日 申請日期:2013年1月18日 優(yōu)先權日:2012年1月18日
【發(fā)明者】約翰·達拉薩斯, 斯蒂芬·B·克拉蘇利克, 蒂莫西·克雷亞佐, 埃爾頓·馬切納 申請人:斯考皮歐技術有限公司