半導體器件結構及其形成方法
【專利摘要】本發(fā)明提出一種半導體器件結構及其形成方法，在半導體襯底上依次形成緩沖層、拉應力層以及溝道層；接著在溝道層上形成柵介質層和柵極；接著刻蝕所述拉應力層，使所述拉應力層凹陷預定深度并位于溝道層和緩沖層的中間位置；接著形成外延層以及源/漏極；由于所述拉應力層凹陷預定深度并位于溝道層和緩沖層的中間位置，從而能夠對所述溝道層中間位置有頂起的作用，能夠增加所述溝道層中的拉應力，進而可以增加載流子的遷移率，提高半導體器件的性能。
【專利說明】半導體器件結構及其形成方法

【技術領域】
[0001]本發(fā)明涉及半導體制造領域，尤其涉及一種半導體器件結構及其形成方法。

【背景技術】
[0002]隨著半導體行業(yè)的發(fā)展，人們對半導體器件性能的要求也越來越高。提高半導體器件的性能是現(xiàn)在工藝發(fā)展的趨勢之一。
[0003]請參考圖1，現(xiàn)有工藝中的半導體器件包括:半導體襯底10 ;依次形成在半導體襯底10表面的柵氧化層30以及柵極40 ;形成于半導體襯底10內并位于所述柵氧化層30以及柵極40兩側的源/漏極20 ;形成于所述柵氧化層30以及柵極40兩側的側墻50。
[0004]現(xiàn)隨著工藝的進步，能夠使用應力工藝對所述半導體器件源/漏極20之間的溝道施壓相應的應力，例如對PMOS管的溝道施加一定的壓應力，對NMOS管的溝道施加一定的拉應力，從而提高PMOS管和NMOS管載流子的遷移率，進而提高半導體器件的反應速度，減少反應時間，對半導體器件的性能提升具有很大的推進作用。
[0005]然而，現(xiàn)有工藝中的半導體器件NMOS管的拉應力較難實現(xiàn)，無法較大程度的對所述半導體器件源/漏極20之間的溝道施壓拉應力，也就無法提升NMOS管的性能，那么如何提高對NMOS管源/漏極20之間溝道的拉應力，也就成了本領域技術人員急需解決的技術問題。


【發(fā)明內容】

[0006]本發(fā)明的目的在于提供一種半導體器件結構及其形成方法能夠增加對溝道的拉應力，增加載流子的遷移率。
[0007]為了實現(xiàn)上述目的，本發(fā)明提出一種半導體器件的形成方法，包括步驟:
[0008]提供半導體襯底；
[0009]在所述半導體襯底上依次形成緩沖層、拉應力層以及溝道層；
[0010]在所述溝道層上形成柵介質層、柵極以及側墻，其中所述柵極形成于所述柵介質層表面，所述側墻形成于所述柵極以及柵介質層的兩側；
[0011]依次刻蝕所述溝道層、拉應力層以及緩沖層，使所述溝道層、拉應力層以及緩沖層殘留在所述側墻和柵介質層的下方；
[0012]刻蝕殘留的所述拉應力層，使所述拉應力層的側壁相對于所述溝道層和緩沖層的側壁凹陷一預定深度；
[0013]在半導體襯底上形成一外延層，所述外延層包圍所述緩沖層、拉應力層、溝道層以及側墻的部分高度；
[0014]在所述外延層中形成源/漏極，所述源/漏極位于所述側墻的兩側。
[0015]進一步的，在所述的半導體器件的形成方法中，所述緩沖層的材質為碳化硅或硅。
[0016]進一步的，在所述的半導體器件的形成方法中，所述緩沖層的厚度范圍是1nm?50nmo
[0017]進一步的，在所述的半導體器件的形成方法中，所述拉應力層的材質為鍺硅。
[0018]進一步的，在所述的半導體器件的形成方法中，所述拉應力層的厚度范圍是20nm ?80nmo
[0019]進一步的，在所述的半導體器件的形成方法中，所述拉應力層的單邊凹陷預定深度范圍是柵極特征尺寸的1/5?1/3。
[0020]進一步的，在所述的半導體器件的形成方法中，所述溝道層的材質為單晶硅或多晶娃。
[0021]進一步的，在所述的半導體器件的形成方法中，所述溝道層的厚度范圍是是5nm ?20nmo
[0022]進一步的，在所述的半導體器件的形成方法中，所述外延層的材質為碳化硅。
[0023]進一步的，在所述的半導體器件的形成方法中，所述源/漏極采用離子注入或原位摻雜方式形成。
[0024]進一步的，在所述的半導體器件的形成方法中，所述柵介質層的材質為二氧化硅。
[0025]進一步的，本發(fā)明還提出一種半導體器件結構，采用如上文中任意一種方法形成，包括:
[0026]半導體襯底；依次形成在所述半導體襯底上的緩沖層、拉應力層、溝道層、柵介質層、柵極、側墻以及外延層；其中，所述拉應力層的側壁相對于所述溝道層和緩沖層的側壁凹陷一預定深度；所述側墻位于所述柵介質層和柵極的兩側；所述外延層形成于所述側墻的兩側，并包圍所述緩沖層、拉應力層以及溝道層；形成于所述外延層內位于所述側墻兩側的源/漏極。
[0027]與現(xiàn)有技術相比，本發(fā)明的有益效果主要體現(xiàn)在:在半導體襯底上依次形成緩沖層、拉應力層以及溝道層；接著在溝道層上形成柵介質層和柵極；接著刻蝕所述拉應力層，使所述拉應力層凹陷預定深度并位于溝道層和緩沖層的中間位置；接著形成外延層以及源/漏極；由于所述拉應力層凹陷預定深度并位于溝道層和緩沖層的中間位置，從而能夠對所述溝道層中間位置有頂起的作用，能夠增加所述溝道層中的拉應力，進而可以增加載流子的遷移率，提高半導體器件的性能。

【專利附圖】

【附圖說明】
[0028]圖1為現(xiàn)有技術中半導體器件的結構示意圖；
[0029]圖2為本發(fā)明一實施例中半導體器件形成方法的流程圖；
[0030]圖3-圖7為本發(fā)明一實施例中半導體器件形成過程中半導體器件的剖面圖。

【具體實施方式】
[0031]以下結合附圖和具體實施例對本發(fā)明提出的半導體器件結構及其形成方法作進一步詳細說明。根據(jù)下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0032]請參考圖2，在本實施例中，提出一種半導體器件的形成方法，包括步驟:
[0033]SlOO:提供半導體襯底100，如圖3所示；
[0034]其中，所述半導體襯底可以為單晶硅、多晶硅或者絕緣體上硅等。
[0035]S200:在所述半導體襯底100上依次形成緩沖層210、拉應力層220以及溝道層230，如圖3所示；
[0036]其中，所述緩沖層210的材質為碳化硅或硅，其厚度范圍是1nm?50nm，例如是20nm ;所述拉應力層220的材質為鍺娃,其厚度范圍是20nm?80nm,例如是40nm,所述溝道層230的材質為單晶硅或多晶硅，其厚度范圍是5nm?20nm，例如是10nm。
[0037]S300:在所述溝道層230上形成柵介質層300、柵極400以及側墻500，其中，所述柵極400形成于所述柵介質層300的表面，所述側墻500形成于所述柵極400以及柵介質層300的兩側，如圖3所示；
[0038]其中，所述柵介質層300為二氧化硅，所述柵極400可以為多晶硅柵極或者金屬柵極；所述側墻500可以為氮化硅。
[0039]S400:依次刻蝕所述溝道層230、拉應力層220以及緩沖層210，使所述溝道層230、拉應力層220以及緩沖層210殘留在所述側墻500和柵介質層300的下方，如圖4所示；
[0040]其中，刻蝕完畢后，所述溝道層230、拉應力層220以及緩沖層210的兩端與所述側墻500的兩端分別處于同一平面。
[0041]S500:刻蝕殘留的拉應力層220，使所述拉應力層200的側壁相對于所述溝道層230和緩沖層210的側壁凹陷一預定深度，并分別與所述溝道層230和緩沖層210緊貼，如圖5所示；
[0042]其中，所述拉應力層220的單邊凹陷預定深度L的范圍是所述柵極400的特征尺寸L2的1/5?1/3，例如是1/4 ;刻蝕完畢后，所述溝道層230以及緩沖層210的兩端與所述側墻500的兩端處于同一平面，而所述拉應力層220的兩端平面均凹陷預定深度LI ;由于所述拉應力層220位于所述溝道層230的中間位置，所述拉應力層220能夠對所述溝道層230造成一定的擠壓，從而使所述溝道層230具有較大的拉應力，進而能夠提高載流子的遷移率。
[0043]S600:在半導體襯底100上形成一外延層600,所述外延層600包圍所述緩沖層210、拉應力層220、溝道層230以及側墻300的部分高度，如圖6所示；
[0044]其中，所述外延層600包圍所述緩沖層210、拉應力層220以及溝道層230，在本實施例中，所述外延層600的材質與所述緩沖層210的材質一致均為碳化硅；所述外延層600形成于所述側墻500的兩側，略低于所述柵極400的表面，但是略高于所述柵介質層300的表面。
[0045]S700:在所述外延層600中形成源/漏極700，所述源/漏極700位于所述側墻500的兩側，如圖7所示；
[0046]其中，所述源/漏極700采用離子注入或原位摻雜方式形成，離子注入能量可以使用2KeV至500KeV，例如是10KeV,劑量范圍是3el4至lel5，例如是5el4 ;原位摻雜的劑量范圍是lel9至le21，例如是le20。
[0047]在本實施例中，還提出一種半導體器件結構，采用如上文中任意一種方法形成，請參考圖7,包括:
[0048]半導體襯底100 ;依次形成在所述半導體襯底100上的緩沖層210、拉應力層220、溝道層230、柵介質層300、柵極400、側墻500以及外延層600 ;其中，所述拉應力層220凹陷預定深度位于所述緩沖層210和溝道層230中間位置；所述側墻500位于所述柵介質層300和柵極400的兩側；所述外延層600形成于所述側墻500的兩側，并包圍所述緩沖層210、拉應力層220以及溝道層230 ;形成于所述外延層600內位于所述側墻500兩側的源/漏極700。
[0049]綜上，在本發(fā)明實施例提供的半導體器件結構及其形成方法中，在半導體襯底上依次形成緩沖層、拉應力層以及溝道層；接著在溝道層上形成柵介質層和柵極；接著刻蝕所述拉應力層，使所述拉應力層凹陷預定深度并位于溝道層和緩沖層的中間位置；接著形成外延層以及源/漏極；由于所述拉應力層凹陷預定深度并位于溝道層和緩沖層的中間位置，從而能夠對所述溝道層中間位置有頂起的作用，能夠增加所述溝道層中的拉應力，進而可以增加載流子的遷移率，提高半導體器件的性能。
[0050]上述僅為本發(fā)明的優(yōu)選實施例而已，并不對本發(fā)明起到任何限制作用。任何所屬【技術領域】的技術人員，在不脫離本發(fā)明的技術方案的范圍內，對本發(fā)明揭露的技術方案和技術內容做任何形式的等同替換或修改等變動，均屬未脫離本發(fā)明的技術方案的內容，仍屬于本發(fā)明的保護范圍之內。
【權利要求】
1.一種半導體器件的形成方法，包括步驟: 提供半導體襯底； 在所述半導體襯底上依次形成緩沖層、拉應力層以及溝道層； 在所述溝道層上形成柵介質層、柵極以及側墻，其中所述柵極形成于所述柵介質層表面，所述側墻形成于所述柵極以及柵介質層的兩側； 依次刻蝕所述溝道層、拉應力層以及緩沖層，使所述溝道層、拉應力層以及緩沖層殘留在所述側墻和柵介質層的下方； 刻蝕殘留的所述拉應力層，使所述拉應力層的側壁相對于所述溝道層和緩沖層的側壁凹陷一預定深度； 在半導體襯底上形成一外延層，所述外延層包圍所述緩沖層、拉應力層、溝道層以及側墻的部分高度； 在所述外延層中形成源/漏極，所述源/漏極位于所述側墻的兩側。
2.如權利要求1所述的半導體器件的形成方法，其特征在于，所述緩沖層的材質為碳化硅或硅。
3.如權利要求2所述的半導體器件的形成方法，其特征在于，所述緩沖層的厚度范圍是 1nm ?50nm。
4.如權利要求1所述的半導體器件的形成方法，其特征在于，所述拉應力層的材質為錯娃。
5.如權利要求4所述的半導體器件的形成方法，其特征在于，所述拉應力層的厚度范圍是20nm?80nm。
6.如權利要求1所述的半導體器件的形成方法，其特征在于，所述拉應力層的單邊凹陷預定深度范圍是柵極特征尺寸的1/5?1/3。
7.如權利要求1所述的半導體器件的形成方法，其特征在于，所述溝道層的材質為單晶硅或多晶硅。
8.如權利要求6所述的半導體器件的形成方法，其特征在于，所述溝道層的厚度范圍是 5nm ?20nm。
9.如權利要求1所述的半導體器件的形成方法，其特征在于，所述外延層的材質為碳化硅。
10.如權利要求1所述的半導體器件的形成方法，其特征在于，所述源/漏極采用離子注入或原位摻雜方式形成。
11.如權利要求1所述的半導體器件的形成方法，其特征在于，所述柵介質層的材質為二氧化硅。
12.—種半導體器件結構，采用如權利要求1至11中任意一種方法形成，包括: 半導體襯底；依次形成在所述半導體襯底上的緩沖層、拉應力層、溝道層、柵介質層、柵極、側墻以及外延層；其中，所述拉應力層的側壁相對于所述溝道層和緩沖層的側壁凹陷一預定深度；所述側墻位于所述柵介質層和柵極的兩側；所述外延層形成于所述側墻的兩偵牝并包圍所述緩沖層、拉應力層以及溝道層；形成于所述外延層內位于所述側墻兩側的源/漏極。
【文檔編號】H01L21/336GK104425280SQ201310407723
【公開日】2015年3月18日 申請日期:2013年9月9日 優(yōu)先權日:2013年9月9日
【發(fā)明者】趙猛 申請人:中芯國際集成電路制造(上海)有限公司