半導(dǎo)體器件制造方法
【專利摘要】本發(fā)明半導(dǎo)體器件制造方法,提供了一種CMOS金屬柵極的形成方法，采用了新的金屬柵極堆棧結(jié)構(gòu)，不需要在高K柵極絕緣層與刻蝕停止層之間形成擴(kuò)散阻擋層也可阻擋Al擴(kuò)散，避免了由金屬原子擴(kuò)散而引起的高K柵極絕緣層和PMOS柵極功函數(shù)控制層的劣化；同時，由于取消了擴(kuò)散阻擋層，在NMOS區(qū)域的NMOS柵極功函數(shù)控制層更加接近高K柵極絕緣層，從而能夠更有效地控制NMOS功函數(shù)。本發(fā)明的金屬柵極結(jié)構(gòu)簡化，厚度減小，適用于高集成度、小尺寸的CMOS器件。
【專利說明】半導(dǎo)體器件制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件制造方法領(lǐng)域，特別地，涉及一種CMOS器件金屬柵極的制造方法。

【背景技術(shù)】
[0002]半導(dǎo)體集成電路技術(shù)在進(jìn)入到90nm特征尺寸的技術(shù)節(jié)點(diǎn)后，維持或提高晶體管性能越來越具有挑戰(zhàn)性。在90nm節(jié)點(diǎn)后，應(yīng)力技術(shù)逐漸被采用以提高器件的性能。與之同時，在制造工藝方面，后柵工藝(gate last)中的高K金屬柵技術(shù)(HKMG)也逐漸被采用以應(yīng)對隨著器件不斷減小而帶來的挑戰(zhàn)。HKMG的應(yīng)用，可以在抑制泄露電流的同時，確保柵極絕緣層的 EOT (Effective Oxide Thickness)。
[0003]通常，CMOS器件的金屬柵極結(jié)構(gòu)和制造方法如下(可以參見副圖8 (a)和9 (a)):在襯底上先后依次形成高K柵極絕緣層31，擴(kuò)散阻擋層32(通常為TiN)，刻蝕停止層33(通常為TaN)，PMOS柵極功函數(shù)控制層34 (通常為TiN)，然后，去除覆蓋在NMOS區(qū)域的PMOS柵極功函數(shù)控制層34 ;接著，依次形成NMOS柵極功函數(shù)控制層35(通常為TiAl )，金屬填充層36 (通常為TiN/Al疊層或TiN/W疊層)；進(jìn)行平坦化處理，去除多余的柵極堆棧材料，從而形成所需要的柵極堆棧。其中，擴(kuò)散阻擋層32的作用是為了阻擋NMOS柵極功函數(shù)控制層35中的金屬元素?cái)U(kuò)散而引起的高K柵極絕緣層31和PMOS柵極功函數(shù)控制層34的劣化。由此可以看出，在現(xiàn)有技術(shù)中，PMOS金屬柵極堆棧至少包括高K柵極絕緣層31，擴(kuò)散阻擋層32，刻蝕停止層33，PMOS柵極功函數(shù)控制層34，NMOS柵極功函數(shù)控制層35，金屬填充層36這樣6層結(jié)構(gòu)，而NMOS金屬柵極堆棧至少包括高K柵極絕緣層31，擴(kuò)散阻擋層32，刻蝕停止層33，NMOS柵極功函數(shù)控制層35，金屬填充層36這樣5層結(jié)構(gòu)，它們的結(jié)構(gòu)均較為復(fù)雜，層數(shù)繁多。更不利的情況是，隨著器件尺寸縮小，以及諸如FinFET等立體結(jié)構(gòu)器件的出現(xiàn)，金屬柵極堆棧的尺寸也越來越小，所要填充的空間的深寬比變大，使得多層結(jié)構(gòu)、厚度較大的傳統(tǒng)金屬柵極堆棧在形成過程中存在問題，參見附圖1，其中在襯底I上形成有容納柵極凹槽的結(jié)構(gòu)層2，結(jié)構(gòu)層2在平面CMOS器件中通常為層間介質(zhì)層，在FinFET器件中通常為相鄰的半導(dǎo)體鰭片(Fin)，尤其是對于FinFET器件，由于半導(dǎo)體鰭片高度較高，例如通常為25-40nm，覆蓋鰭片的柵極高度通常為25_75nm，因此，在鰭片頂部的柵極表面距離鰭片之間的STI結(jié)構(gòu)表面的高度為50-115nm，而鰭片間距較小，通常為30_50nm，F(xiàn)inFET結(jié)構(gòu)體現(xiàn)出高低不平的三維表面，尤其是在柵極特征尺寸小于35nm時候，往往會出現(xiàn)了較大深寬比的結(jié)構(gòu)需要填充柵極，因此，在形成金屬柵極堆棧3時，往往會形成空洞4，這將嚴(yán)重影響器件性能，甚至導(dǎo)致器件失效。
[0004]因此，需要提供一種新的CMOS金屬柵極結(jié)構(gòu)和工藝，適用于高集成度、小尺寸的CMOS器件，能夠克服上述缺陷，確保器件性能以及正常工作。


【發(fā)明內(nèi)容】

[0005]針對CMOS金屬柵極填充過程中存在的問題，本發(fā)明提出了一種半導(dǎo)體制造方法，采用新的金屬柵極堆棧結(jié)構(gòu)以及材料來克服現(xiàn)有技術(shù)中的問題。
[0006]本發(fā)明提供一種半導(dǎo)體器件制造方法，其中，包括如下步驟:
[0007]提供半導(dǎo)體襯底，在該半導(dǎo)體襯底上形成STI結(jié)構(gòu)，所述STI結(jié)構(gòu)將NMOS區(qū)域和PMOS區(qū)域隔離；
[0008]在所述NMOS區(qū)域和所述PMOS區(qū)域形成柵極凹槽；
[0009]依次形成高K柵極絕緣層，刻蝕停止層，NMOS柵極功函數(shù)控制層，其中，所述NMOS柵極功函數(shù)控制層材料為TiAlC，厚度為0.l-5nm ；
[0010]去除位于所述PMOS區(qū)域的所述NMOS柵極功函數(shù)控制層；
[0011]形成PMOS柵極功函數(shù)控制層；
[0012]沉積金屬填充層，將所述柵極凹槽完全填充；
[0013]進(jìn)行CMP工藝，去除所述柵極凹槽以外的所述金屬填充層、所述PMOS柵極功函數(shù)控制層、所述NMOS柵極功函數(shù)控制層、所述刻蝕停止層以及所述高K柵極絕緣層，在所述柵極凹槽內(nèi)形成金屬柵極堆棧。
[0014]根據(jù)本發(fā)明的一個方面，形成NMOS柵極功函數(shù)控制層的工藝為ALD。
[0015]根據(jù)本發(fā)明的一個方面，所述NMOS柵極功函數(shù)控制層材料TiAlC中的Al原子含量不大于50%。
[0016]根據(jù)本發(fā)明的一個方面，所述高K柵極絕緣層與所述刻蝕停止層之間不形成擴(kuò)散阻擋層。
[0017]根據(jù)本發(fā)明的一個方面，在去除位于所述PMOS區(qū)域的所述NMOS柵極功函數(shù)控制層的步驟之后，將位于所述PMOS區(qū)域的所述刻蝕停止層完全去除，使得在所述PMOS區(qū)域的所述金屬柵極堆棧中，所述PMOS柵極功函數(shù)控制層直接接觸所述高K柵極絕緣層。
[0018]根據(jù)本發(fā)明的一個方面，在去除位于所述PMOS區(qū)域的所述NMOS柵極功函數(shù)控制層的步驟之后，將位于所述PMOS區(qū)域的所述刻蝕停止層部分去除，使得在所述PMOS區(qū)域的所述金屬柵極堆棧中，所述PMOS柵極功函數(shù)控制層與所述高K柵極絕緣層之間殘留部分厚度的所述刻蝕停止層，其厚度為0.l-3nm。
[0019]根據(jù)本發(fā)明的一個方面，所述柵極凹槽位于FinFET結(jié)構(gòu)CMOS器件相鄰半導(dǎo)體鰭片之間，或者，所述柵極凹槽位于平面結(jié)構(gòu)CMOS器件的層間介質(zhì)層之中。
[0020]根據(jù)本發(fā)明的一個方面，所述PMOS柵極功函數(shù)控制層為單層TiN。
[0021]另外，本發(fā)明提供一種半導(dǎo)體器件，其包括:
[0022]半導(dǎo)體襯底，在該半導(dǎo)體襯底上的STI結(jié)構(gòu)，以及被所述STI結(jié)構(gòu)隔離的NMOS區(qū)域和PMOS區(qū)域；
[0023]所述NMOS區(qū)域和所述PMOS區(qū)域分別具有金屬柵極堆棧；
[0024]所述NMOS的金屬柵極堆棧由下而上依次包括:高K柵極絕緣層，刻蝕停止層，NMOS柵極功函數(shù)控制層，PMOS柵極功函數(shù)控制層，金屬填充層；所述PMOS的金屬柵極堆棧由下而上依次包括:高K柵極絕緣層，刻蝕停止層，PMOS柵極功函數(shù)控制層，金屬填充層；
[0025]其中，所述NMOS柵極功函數(shù)控制層材料為TiAlC，厚度為0.l_5nm。
[0026]根據(jù)本發(fā)明的一個方面，所述NMOS柵極功函數(shù)控制層材料TiAlC中的Al原子含量不大于50%。
[0027]根據(jù)本發(fā)明的一個方面，在所述NMOS區(qū)域和所述PMOS區(qū)域的金屬柵極堆棧中，所述高K柵極絕緣層與所述刻蝕停止層之間不存在擴(kuò)散阻擋層。
[0028]根據(jù)本發(fā)明的一個方面，所述PMOS柵極功函數(shù)控制層為單層TiN。
[0029]本發(fā)明的優(yōu)點(diǎn)在于:在CMOS金屬柵極形成工藝中，采用了新的金屬柵極堆棧結(jié)構(gòu)，具體為采用了 TiAlC材料的NMOS柵極功函數(shù)控制層，其Al原子含量較現(xiàn)有技術(shù)中的NMOS柵極功函數(shù)控制層更小，并且，在PMOS區(qū)域選擇性地去除了 NMOS柵極功函數(shù)控制層，因此，不需要在高K柵極絕緣層與刻蝕停止層之間形成擴(kuò)散阻擋層去阻擋Al擴(kuò)散，并從根本上避免了由于金屬原子擴(kuò)散而引起的高K柵極絕緣層和PMOS柵極功函數(shù)控制層的劣化，這樣，金屬柵極堆棧的結(jié)構(gòu)簡化，厚度減?。煌瑫r，由于取消了擴(kuò)散阻擋層，在NMOS區(qū)域的NMOS柵極功函數(shù)控制層更加接近高K柵極絕緣層，從而能夠更有效地控制NMOS功函數(shù)，在此基礎(chǔ)上也可以將NMOS柵極功函數(shù)控制層的厚度減薄，從而獲得厚度更小的柵極堆棧。綜上所述，本發(fā)明的金屬柵極結(jié)構(gòu)簡化，厚度減小，適用于高集成度、小尺寸的CMOS器件，能夠克服現(xiàn)有技術(shù)中填充工藝出現(xiàn)空洞的缺陷，確保器件性能以及正常工作。

【專利附圖】

【附圖說明】
[0030]圖1現(xiàn)有技術(shù)中金屬柵極堆棧填充出現(xiàn)空洞的示意圖；
[0031]圖2-7本發(fā)明形成金屬柵極堆棧的工藝流程示意圖；
[0032]圖8-9本發(fā)明NMOS和PMOS的金屬柵極堆棧結(jié)構(gòu)(b)與現(xiàn)有技術(shù)金屬柵極堆棧結(jié)構(gòu)(a)的對比。

【具體實(shí)施方式】
[0033]以下，通過附圖中示出的具體實(shí)施例來描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。
[0034]本發(fā)明提供一種半導(dǎo)體器件制造方法，特別地涉及一種用于形成CMOS金屬柵極的方法。下面，參見附圖2-9，將詳細(xì)描述本發(fā)明提供的半導(dǎo)體器件制造方法。
[0035]首先，參見附圖2，提供半導(dǎo)體襯底10，在半導(dǎo)體襯底10上形成STI結(jié)構(gòu)13，STI結(jié)構(gòu)13將NMOS區(qū)域11和PMOS區(qū)域12隔離，并且，在NMOS區(qū)域11和PMOS區(qū)域12分別形成有柵極凹槽16。在本實(shí)施例的圖示中，采用了平面結(jié)構(gòu)的CMOS，但是，本發(fā)明更有利地可以被用于包括FinFET結(jié)構(gòu)的CMOS中。襯底10上還包括源漏區(qū)域14以及層間介質(zhì)層15。在平面結(jié)構(gòu)的CMOS器件中，柵極凹槽16形成在層間介質(zhì)層15之中，具體的形成方式:現(xiàn)在襯底10上的不同MOS區(qū)域形成虛設(shè)柵極(Dummy Gate)和虛設(shè)柵極絕緣層(均未圖示)，虛設(shè)柵極通常為多晶硅柵極，虛設(shè)柵極絕緣層通常為氧化硅絕緣層，然后，形成MOS晶體管的源漏區(qū)域等部件；采用層間介質(zhì)層15覆蓋虛設(shè)柵極并進(jìn)行平坦化，從而暴露出虛設(shè)柵極；之后，去除虛設(shè)柵極和虛設(shè)柵極絕緣層，形成柵極凹槽16。而在FinFET結(jié)構(gòu)的CMOS器件中，柵極凹槽位于相鄰半導(dǎo)體鰭片之間，具體形成工藝與平面結(jié)構(gòu)CMOS器件柵極凹槽形成工藝類似，此處不再贅述。
[0036]由于本發(fā)明的方法應(yīng)用于高密度集成的平面以及FinFET結(jié)構(gòu)的CMOS電路中，用于容納金屬柵極和高K柵絕緣層(HKMG)的柵極凹槽16的寬度很小，例如在10-35nm，填充難度加大，尤其是在FinFET結(jié)構(gòu)CMOS電路中，柵極凹槽16的深度和寬度分別可以達(dá)到50-115nm和10_35nm，其填充難度更大，這樣，采用常規(guī)HKMG結(jié)構(gòu)與工藝對柵極凹槽16進(jìn)行填充，會出現(xiàn)空洞情況(例如附圖1的情形)，因此，本發(fā)明提出了新的HKMG結(jié)構(gòu)和形成方法。同時，值得注意的是，雖然這里采用了平面結(jié)構(gòu)CMOS的圖示，但是本發(fā)明同樣并且是更有利地可應(yīng)用與柵極凹槽填充難度更大的FinFET結(jié)構(gòu)CMOS電路中；同時，圖示中的器件結(jié)構(gòu)僅為簡化示意圖，本發(fā)明的CMOS器件中還可以包括但不限于:LDD、柵極側(cè)墻、源漏區(qū)域接觸等CMOS器件的常規(guī)部件，并且示意圖中各部件所展現(xiàn)出的相對大小關(guān)系并不意味著它們實(shí)際尺寸比例。
[0037]接著，參見附圖3，在界面氧化層(未圖示)上，依次形成高K柵極絕緣層21，刻蝕停止層22，NMOS柵極功函數(shù)控制層23。高K柵極絕緣層21選自下面材料之一或組合構(gòu)成的一層或者多層:A1203，HfO2，包括 HfS1x、HfS1N, HfAlOx, HfTaOx, HfLaOx, HfAlS1x 以及HfLaS1x至少之一在內(nèi)的鉿基高K介質(zhì)材料，包括Zr02、La203、LaA103、T12、或Y2O3至少之一在內(nèi)的稀土基高K介質(zhì)材料。高K柵極絕緣層21的厚度為0.5-20nm，優(yōu)選為1-1OnmdX積工藝?yán)鐬锳LD、CVD?？涛g停止層22的材料為TaN，其厚度范圍是0.l_5nm。與現(xiàn)有技術(shù)的結(jié)構(gòu)不同，本發(fā)明中，高K柵極絕緣層21與刻蝕停止層22不形成擴(kuò)散阻擋層(例如TiN)，具體理由將在隨后進(jìn)行詳述。在本發(fā)明中，NMOS柵極功函數(shù)控制層23的材料為TiAlC，相對于現(xiàn)有技術(shù)中所采用TiAl，TiAlC的Al含量更低，例如，Al原子含量不大于50%。采用ALD工藝沉積NMOS柵極功函數(shù)控制層24，可以精確控制其厚度，其厚度為0.l_5nm，優(yōu)選地控制在l-2nm。而現(xiàn)有技術(shù)中的采用TiAl的NMOS柵極功函數(shù)控制層厚度通常在5nm以上，大于本發(fā)明的厚度。因此，整個柵極堆棧的厚度可以得到降低。
[0038]接著，參見附圖4，去除位于PMOS區(qū)域12的NMOS柵極功函數(shù)控制層23。可以通過掩模曝光，暴露出位于PMOS區(qū)域12的NMOS柵極功函數(shù)控制層23，而遮蔽位于NMOS區(qū)域11的NMOS柵極功函數(shù)控制層23，通過刻蝕工藝去除位于PMOS區(qū)域12的NMOS柵極功函數(shù)控制層23，具體可以采用干法、濕法刻蝕?？涛g工藝停止在刻蝕停止層22上，隨后，可以不去除或者部分去除或者全部去除刻蝕停止層22，其中，至少部分取出刻蝕停止層22可以進(jìn)一步降低整個柵極堆棧的厚度。在全部去除刻蝕停止層22的情況下，PMOS區(qū)域的柵極堆棧中，隨后形成的PMOS柵極功函數(shù)控制層24將直接接觸高K柵極絕緣層21。在部分去除刻蝕停止層22的情況下，PMOS區(qū)域的柵極堆棧中，隨后形成的PMOS柵極功函數(shù)控制層24與高K柵極絕緣層21之間殘留部分厚度的刻蝕停止層22，其厚度為0.l-3nm。
[0039]接著，參見附圖5，形成PMOS柵極功函數(shù)控制層24，其材料為TiN，厚度為0.l_5nm，采用ALD方式沉積，用于調(diào)節(jié)PMOS的柵極功函數(shù)。
[0040]接著，參見附圖6，沉積金屬填充層25，將柵極凹槽16完全填充。金屬填充層25通常為TiN/Al疊層或TiN/W疊層，沉積工藝為CVD，厚度依據(jù)柵極凹槽16的形貌而定，其厚度需要完全填充柵極凹槽16。由于金屬填充層25緊貼PMOS柵極功函數(shù)控制層24，疊層中的TiN可以由PMOS柵極功函數(shù)控制層24充當(dāng)，也即在沉積PMOS柵極功函數(shù)控制層24的單一步驟中形成單層TiN作為PMOS柵極功函數(shù)控制層24，同時PMOS柵極功函數(shù)控制層24也可以作為金屬填充層25疊層中的下層TiN，省去了現(xiàn)有技術(shù)中金屬填充層25中形成TiN的步驟，并降低了整個柵極堆棧的厚度。
[0041]接著參見附圖7，進(jìn)行CMP工藝，去除柵極凹槽16以外的金屬填充層25、PMOS柵極功函數(shù)控制層24、NM0S柵極功函數(shù)控制層23、刻蝕停止層22以及高K柵極絕緣層21，在柵極凹槽內(nèi)分別形成NMOS金屬柵極堆棧20和PMOS金屬柵極堆棧30。該步驟CMP以層間介質(zhì)層15的表面為終點(diǎn)。
[0042]由此，獲得了 CMOS器件的金屬柵極堆棧。參見圖8和圖9，分別是現(xiàn)有技術(shù)中的柵極堆棧與本發(fā)明柵極堆棧的對比，圖8為NMOS的情形，圖9為PMOS的情形，Ca)圖為現(xiàn)有技術(shù)中的柵極堆棧，(b)圖為本發(fā)明的柵極堆棧。具體而言，現(xiàn)有技術(shù)中，NMOS金屬柵極堆棧為高K柵極絕緣層31，擴(kuò)散阻擋層32，刻蝕停止層33，NMOS柵極功函數(shù)控制層35，金屬填充層36，PMOS金屬柵極堆棧為高K柵極絕緣層31，擴(kuò)散阻擋層32，刻蝕停止層33，PMOS柵極功函數(shù)控制層34，NMOS柵極功函數(shù)控制層35，金屬填充層36 ;而本發(fā)明中，NMOS金屬柵極堆棧20為高K柵極絕緣層21，刻蝕停止層22，NMOS柵極功函數(shù)控制層23，PMOS柵極功函數(shù)控制層24，金屬填充層25 ；PM0S金屬柵極堆棧30為高K柵極絕緣層21，刻蝕停止層22，PMOS柵極功函數(shù)控制層24，金屬填充層25，其中，刻蝕停止層22可選地為部分厚度或被完全去除。本發(fā)明采用了 TiAlC材料的NMOS柵極功函數(shù)控制層23，因其Al原子含量較現(xiàn)有技術(shù)中的TiAl材料的NMOS柵極功函數(shù)控制層更小，并且，在PMOS區(qū)域選擇性地去除了 NMOS柵極功函數(shù)控制層，因此，不需要在高K柵極絕緣層與刻蝕停止層之間形成擴(kuò)散阻擋層去阻擋Al擴(kuò)散，并從根本上避免了由于金屬原子擴(kuò)散而引起的高K柵極絕緣層和PMOS柵極功函數(shù)控制層的劣化，這樣，整個金屬柵極堆棧(包括NMOS和PM0S)的結(jié)構(gòu)得到簡化，厚度也減小，尤其對于PMOS柵極堆棧，在去除其上的NMOS柵極功函數(shù)控制層后，厚度將大幅下降；同時，由于取消了現(xiàn)有技術(shù)中擴(kuò)散阻擋層，在NMOS區(qū)域的NMOS柵極功函數(shù)控制層23更加接近高K柵極絕緣層21，從而能夠更有效地控制NMOS功函數(shù)，而在此基礎(chǔ)上，也可以將NMOS柵極功函數(shù)控制層23的厚度減薄，從而獲得厚度更小的柵極堆棧；另外，由于金屬填充層25緊貼PMOS柵極功函數(shù)控制層24，可以省去金屬填充層25中TiN的形成步驟，一方面簡化工藝，一方面也降低了柵極堆棧厚度。綜上所述，本發(fā)明相對于現(xiàn)有技術(shù)，取消了擴(kuò)散阻擋層以及PMOS區(qū)域的NMOS柵極功函數(shù)控制層，并且，采用了厚度更薄的NMOS柵極功函數(shù)控制層，這使得金屬柵極堆棧的結(jié)構(gòu)簡化，厚度減小，適用于高集成度、小尺寸的CMOS器件，能夠克服現(xiàn)有技術(shù)中填充工藝出現(xiàn)空洞的缺陷，確保器件性能以及正常工作。
[0043]以上參照本發(fā)明的實(shí)施例對本發(fā)明予以了說明。但是，這些實(shí)施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體器件制造方法，其特征在于，包括如下步驟: 提供半導(dǎo)體襯底，在該半導(dǎo)體襯底上形成STI結(jié)構(gòu)，所述STI結(jié)構(gòu)將NMOS區(qū)域和PMOS區(qū)域隔離； 在所述NMOS區(qū)域和所述PMOS區(qū)域形成柵極凹槽； 依次形成高K柵極絕緣層，刻蝕停止層，NMOS柵極功函數(shù)控制層，其中，所述NMOS柵極功函數(shù)控制層材料為TiAlC，厚度為0.l-5nm ； 去除位于所述PMOS區(qū)域的所述NMOS柵極功函數(shù)控制層； 形成PMOS柵極功函數(shù)控制層； 沉積金屬填充層，將所述柵極凹槽完全填充； 進(jìn)行CMP工藝，去除所述柵極凹槽以外的所述金屬填充層、所述PMOS柵極功函數(shù)控制層、所述NMOS柵極功函數(shù)控制層、所述刻蝕停止層以及所述高K柵極絕緣層，在所述柵極凹槽內(nèi)形成金屬柵極堆棧。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，形成NMOS柵極功函數(shù)控制層的工藝為ALD。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述NMOS柵極功函數(shù)控制層材料TiAlC中的Al原子含量不大于50%。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述高K柵極絕緣層與所述刻蝕停止層之間不形成擴(kuò)散阻擋層。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，在去除位于所述PMOS區(qū)域的所述NMOS柵極功函數(shù)控制層的步驟之后，將位于所述PMOS區(qū)域的所述刻蝕停止層完全去除，使得在所述PMOS區(qū)域的所述金屬柵極堆棧中，所述PMOS柵極功函數(shù)控制層直接接觸所述高K柵極絕緣層。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，在去除位于所述PMOS區(qū)域的所述NMOS柵極功函數(shù)控制層的步驟之后，將位于所述PMOS區(qū)域的所述刻蝕停止層部分去除，使得在所述PMOS區(qū)域的所述金屬柵極堆棧中，所述PMOS柵極功函數(shù)控制層與所述高K柵極絕緣層之間殘留部分厚度的所述刻蝕停止層，其厚度為0.l-3nm。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述柵極凹槽位于FinFET結(jié)構(gòu)CMOS器件相鄰半導(dǎo)體鰭片之間，或者，所述柵極凹槽位于平面結(jié)構(gòu)CMOS器件的層間介質(zhì)層之中。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述PMOS柵極功函數(shù)控制層為單層TiN。
9.一種半導(dǎo)體器件，其特征在于包括: 半導(dǎo)體襯底，在該半導(dǎo)體襯底上的STI結(jié)構(gòu)，以及被所述STI結(jié)構(gòu)隔離的NMOS區(qū)域和PMOS區(qū)域； 所述NMOS區(qū)域和所述PMOS區(qū)域分別具有金屬柵極堆棧； 所述NMOS的金屬柵極堆棧由下而上依次包括:高K柵極絕緣層，刻蝕停止層，NMOS柵極功函數(shù)控制層，PMOS柵極功函數(shù)控制層，金屬填充層；所述PMOS的金屬柵極堆棧由下而上依次包括:高K柵極絕緣層，刻蝕停止層，PMOS柵極功函數(shù)控制層，金屬填充層； 其中，所述NMOS柵極功函數(shù)控制層材料為TiAlC，厚度為0.l-5nm。
10.根據(jù)權(quán)利要求9所述的器件，其特征在于，所述NMOS柵極功函數(shù)控制層材料TiAlC中的Al原子含量不大于50%。
11.根據(jù)權(quán)利要求9所述的器件，其特征在于，在所述NMOS區(qū)域和所述PMOS區(qū)域的金屬柵極堆棧中，所述高K柵極絕緣層與所述刻蝕停止層之間不存在擴(kuò)散阻擋層。
12.根據(jù)權(quán)利要求9所述的器件，其特征在于，所述PMOS柵極功函數(shù)控制層為單層TiN。
【文檔編號】H01L21/8238GK104377168SQ201310359732
【公開日】2015年2月25日 申請日期:2013年8月16日 優(yōu)先權(quán)日:2013年8月16日
【發(fā)明者】殷華湘, 項(xiàng)金娟, 楊紅 申請人:中國科學(xué)院微電子研究所