互連裝置和方法
【專利摘要】本發(fā)明提供互連裝置和方法，其中，該方法包括：將第一芯片接合在第二芯片上；在第一芯片的非接合面上方沉積第一硬掩模層；在第一硬掩模層上方沉積第二硬掩模層；將第二硬掩模層用作第一蝕刻掩模來蝕刻第一半導(dǎo)體芯片的第一襯底；以及將第一硬掩模層用作第二蝕刻掩模來蝕刻第一芯片和第二芯片的IMD層。
【專利說明】互連裝置和方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)涉及并且要求于2013年03月13日提交的標(biāo)題為“InterconnectApparatus and Method”的美國(guó)臨時(shí)專利申請(qǐng)61/780，465號(hào)的優(yōu)先權(quán),其全部?jī)?nèi)容結(jié)合于此作為參考。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明總的來說涉及半導(dǎo)體領(lǐng)域，更具體地，涉及互連裝置和方法。

【背景技術(shù)】
[0004]由于各種電子元件(例如，晶體管、二極管、電阻器、電容器等)的集成度不斷提高，半導(dǎo)體產(chǎn)業(yè)已經(jīng)歷了快速的發(fā)展。在大多數(shù)情況下，這種集成度的提高源自最小部件尺寸的不斷減小(例如，將半導(dǎo)體工藝節(jié)點(diǎn)朝著亞20nm節(jié)點(diǎn)縮小),這使得更多部件能集成在給定區(qū)域中。隨著近來對(duì)微型化、更高速度、更大帶寬以及更低功耗和延遲的需求，對(duì)于更小和更具創(chuàng)造性的半導(dǎo)體管芯的封裝技術(shù)的需求也正在增長(zhǎng)。
[0005]隨著半導(dǎo)體技術(shù)的進(jìn)一步發(fā)展，堆疊式半導(dǎo)體器件已作為有效替代出現(xiàn)來進(jìn)一步降低半導(dǎo)體器件的物理尺寸。在堆疊式半導(dǎo)體器件中，在不同的半導(dǎo)體晶圓上制造諸如邏輯、存儲(chǔ)器、處理器電路等的有源電路?？蓪蓚€(gè)或多個(gè)半導(dǎo)體晶圓安裝在另一個(gè)半導(dǎo)體晶圓的頂部來進(jìn)一步降低半導(dǎo)體器件的形成因數(shù)。
[0006]通過合適的接合技術(shù)可以將兩個(gè)半導(dǎo)體晶圓接合在一起。常用的接合技術(shù)包括直接接合、化學(xué)活性接合、等離子體活性接合、陽(yáng)極接合、共晶接合、玻璃介質(zhì)接合、附著接合、熱壓縮接合、反應(yīng)接合等。一旦兩個(gè)半導(dǎo)體晶圓接合在一起，兩個(gè)半導(dǎo)體晶圓之間的界面可以在堆疊式半導(dǎo)體晶圓之間提供導(dǎo)電路徑。
[0007]堆疊式半導(dǎo)體器件的一個(gè)優(yōu)勢(shì)在于，通過使用堆疊式半導(dǎo)體器件可以實(shí)現(xiàn)更高的集成度。此外，堆疊式半導(dǎo)體器件可以實(shí)現(xiàn)更小的形成因數(shù)、更高的成本效益、增強(qiáng)的性能以及更低的功耗。


【發(fā)明內(nèi)容】

[0008]根據(jù)本發(fā)明的一個(gè)方面，提供了一種裝置，包括:第一半導(dǎo)體芯片，包括第一襯底、多個(gè)第一金屬間介電層和多條第一金屬線，多條第一金屬線在第一襯底上方形成在第一金屬間介電層中；第二半導(dǎo)體芯片，接合在第一半導(dǎo)體芯片上，第二半導(dǎo)體芯片包括第二襯底、多個(gè)第二金屬間介電層和多條第二金屬線，多條第二金屬線在第二襯底上方形成在第二金屬間介電層中；以及導(dǎo)電插塞，連接在第一金屬線和第二金屬線之間。其中，導(dǎo)電插塞包括:第一部分，形成在第一半導(dǎo)體芯片內(nèi)所形成的硬掩模層的第一面的上方，第一部分具有第一寬度，并且導(dǎo)電插塞的第一部分通過第一介電層與第一金屬間介電層和第二金屬間介電層隔離；和第二部分，形成在硬掩模層的第二面的上方，第二部分具有的第二寬度大于或等于第一寬度，并且導(dǎo)電插塞的第二部分通過第二介電層與第一金屬間介電層隔離。
[0009]優(yōu)選地，硬掩模層由第一金屬線形成。
[0010]優(yōu)選地，硬掩模層由第一半導(dǎo)體芯片的再分布線形成。
[0011 ] 優(yōu)選地，硬掩模層由第一半導(dǎo)體芯片的接觸件形成。
[0012]優(yōu)選地，第一部分位于第一溝槽內(nèi)，第一溝槽位于第一金屬線和第二金屬線之間，并且第一介電層沿著第一溝槽的側(cè)壁而形成；以及第二部分位于第二溝槽內(nèi)，第二溝槽位于第一金屬線和第一襯底的背面之間，并且第二介電層沿著第二溝槽的側(cè)壁而形成。
[0013]優(yōu)選地，第一部分位于第一溝槽內(nèi)，第一溝槽位于第一半導(dǎo)體芯片的接觸件和第二金屬線之間，并且第一介電層沿著第一溝槽的側(cè)壁而形成；以及第二部分位于第二溝槽內(nèi)，第二溝槽位于第一半導(dǎo)體芯片的接觸件和第一襯底的背面之間，并且第二介電層沿著第二溝槽的側(cè)壁而形成。
[0014]優(yōu)選地，第一部分位于第一溝槽內(nèi)，第一溝槽位于第一半導(dǎo)體芯片的再分布線和第二金屬線之間，并且第一介電層沿著第一溝槽的側(cè)壁而形成；以及第二部分位于第二溝槽內(nèi)，第二溝槽位于第一半導(dǎo)體芯片的再分布線和第一襯底的背面之間，并且第二介電層沿著第二溝槽的側(cè)壁而形成。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種方法，包括:將第一半導(dǎo)體芯片接合在第二半導(dǎo)體芯片上，其中，第一半導(dǎo)體芯片包括第一襯底、多個(gè)第一金屬間介電層和多個(gè)第一互連結(jié)構(gòu)，多個(gè)第一互連結(jié)構(gòu)在第一襯底上方形成在第一金屬間介電層中，并且第二半導(dǎo)體芯片包括第二襯底、多個(gè)第二金屬間介電層和多個(gè)第二互連結(jié)構(gòu)，多個(gè)第二互連結(jié)構(gòu)在第二襯底上方形成在第二金屬間介電層中；在第一半導(dǎo)體芯片的非接合面上方沉積第一硬掩模層；在第一硬掩模層上方沉積第二硬掩模層；將第二硬掩模層用作第一掩模來蝕刻第一襯底；蝕刻第一金屬間介電層和第二金屬間介電層從而形成多個(gè)開口，其中，將第一硬掩模層和第一互連結(jié)構(gòu)用作第二掩模；以及在開口中鍍導(dǎo)電材料。
[0016]優(yōu)選地，該方法還包括:在開口中鍍導(dǎo)電材料從而形成導(dǎo)電插塞，其中，導(dǎo)電插塞的第一部分與第一半導(dǎo)體芯片的接合面相鄰，并且導(dǎo)電插塞的第二部分與第一半導(dǎo)體芯片的非接合面相鄰，并且第一部分的寬度大于或等于導(dǎo)電插塞的第二部分的寬度。
[0017]優(yōu)選地，該方法還包括:蝕刻第一金屬間介電層和第二金屬間介電層從而形成開口，其中，將第一硬掩模層和形成在第一金屬間介電層中的多條第一金屬線用作第二掩模。
[0018]優(yōu)選地，該方法還包括:蝕刻第一金屬間介電層和第二金屬間介電層從而形成開口，其中，將第一硬掩模層和形成在第一金屬間介電層中的多個(gè)接觸件用作第二掩模。
[0019]優(yōu)選地，該方法還包括:蝕刻第一金屬間介電層和第二金屬間介電層從而形成開口，其中，將第一硬掩模層和形成在第一金屬間介電層中的多條再分布線用作第二掩模。
[0020]優(yōu)選地，第一硬掩模層由多晶硅形成。
[0021]優(yōu)選地，第二硬掩模層由氧化物形成。
[0022]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:將第一半導(dǎo)體晶圓接合在第二半導(dǎo)體晶圓上，其中，第一半導(dǎo)體晶圓包括第一襯底、第一金屬間介電層和第一互連結(jié)構(gòu)，第一互連結(jié)構(gòu)形成在第一金屬間介電層中并且在第一襯底上方，并且第二半導(dǎo)體晶圓包括第二襯底、第二金屬間介電層和第二互連結(jié)構(gòu)，第二互連結(jié)構(gòu)形成在第二金屬間介電層中并且在第二襯底上方；在第一半導(dǎo)體晶圓的非接合面上沉積多晶硅層；在多晶硅層上方沉積氧化物層；使用第一蝕刻工藝并且將氧化物層用作第一硬掩模層，從而在第一襯底中形成第一開口 ；使用第二蝕刻工藝并且將多晶硅層和第一互連結(jié)構(gòu)用作第二硬掩模層來形成第二開口，其中，形成的第二開口穿過第一金屬間介電層并且部分地穿過第二金屬間介電層；以及在第一開口和第二開口中鍍導(dǎo)電材料。
[0023]優(yōu)選地，該方法還包括:在第一半導(dǎo)體晶圓的背面上沉積底部抗反射涂層，底部抗反射涂層形成在多晶硅層下方。
[0024]優(yōu)選地，該方法還包括:將多晶硅層和第一半導(dǎo)體晶圓的多條金屬線用作第二硬掩模層來形成第二開口。
[0025]優(yōu)選地，該方法還包括:將多晶硅層和第一半導(dǎo)體晶圓的多個(gè)接觸件用作第二硬掩模層來形成第二開口。
[0026]優(yōu)選地，該方法還包括:將多晶硅層和第一半導(dǎo)體晶圓的多條再分布線用作第二硬掩模層來形成第二開口。
[0027]優(yōu)選地，導(dǎo)電材料為銅。

【專利附圖】

【附圖說明】
[0028]為了更充分地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)結(jié)合附圖來參考以下描述，其中:
[0029]圖1示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的在接合工藝之前的堆疊式半導(dǎo)體器件的截面圖；
[0030]圖2示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖1所示半導(dǎo)體器件在第一半導(dǎo)體晶圓上方形成底部抗反射涂覆(BARC)層和多個(gè)硬掩模層之后的截面圖；
[0031 ] 圖3示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖2所示半導(dǎo)體器件在將圖案化工藝應(yīng)用于第一半導(dǎo)體晶圓的硬掩模層和BARC層之后的截面圖；
[0032]圖4示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖3所示半導(dǎo)體器件在將蝕刻工藝應(yīng)用于第一半導(dǎo)體晶圓的襯底之后的截面圖；
[0033]圖5示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖4所示半導(dǎo)體器件在將另一蝕刻工藝應(yīng)用于第一半導(dǎo)體晶圓的襯底之后的截面圖；
[0034]圖6示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖5所示半導(dǎo)體器件在去除剩余的光刻膠層之后的截面圖；
[0035]圖7示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖6所示半導(dǎo)體器件在半導(dǎo)體器件上方沉積介電層之后的截面圖；
[0036]圖8示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖7所示半導(dǎo)體器件在將蝕刻工藝應(yīng)用于介電層的一些部分之后的截面圖；
[0037]圖9示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖8所示半導(dǎo)體器件在將導(dǎo)電材料填充到開口中之后的截面圖；
[0038]圖10示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖9所示半導(dǎo)體器件在將化學(xué)機(jī)械拋光(CMP)工藝應(yīng)用于半導(dǎo)體器件的頂面之后的截面圖；
[0039]圖11示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖10所示半導(dǎo)體器件在半導(dǎo)體器件上形成介電層之后的截面圖；
[0040]圖12示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的另一個(gè)堆疊式半導(dǎo)體器件的截面圖；
[0041]圖13示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的又一個(gè)堆疊式半導(dǎo)體器件的截面圖；
[0042]圖14示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的包括堆疊式晶圓結(jié)構(gòu)的背照式圖像傳感器的截面圖；
[0043]圖15示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的硬掩模的俯視圖；以及
[0044]圖16示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的另一個(gè)硬掩模的俯視圖；
[0045]除非另有說明，不同附圖中對(duì)應(yīng)的數(shù)字和符號(hào)通常代表對(duì)應(yīng)的部分。繪制附圖以便清楚地說明各個(gè)實(shí)施例的相關(guān)方面，但是不必按照比例繪制。

【具體實(shí)施方式】
[0046]以下詳細(xì)論述了本發(fā)明優(yōu)選實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明的實(shí)施例提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用發(fā)明構(gòu)思。所論述的具體實(shí)施例僅僅是制造和使用本發(fā)明的具體方式的示例性說明，但不用于限制本發(fā)明的范圍。
[0047]本發(fā)明將參考具體環(huán)境下的優(yōu)選實(shí)施例來描述用于形成堆疊式半導(dǎo)體器件的互連結(jié)構(gòu)的方法。然而，本發(fā)明也可應(yīng)用于各種半導(dǎo)體器件。在下文中，將參考附圖來具體解釋各個(gè)實(shí)施例。
[0048]圖1示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的在接合工藝之前的堆疊式半導(dǎo)體器件的截面圖。第一半導(dǎo)體晶圓110和第二半導(dǎo)體晶圓210包括半導(dǎo)體襯底(例如，第一襯底102和第二襯底202)以及在半導(dǎo)體襯底上方形成的多個(gè)互連結(jié)構(gòu)(例如，金屬線106、108、206和208)。將第一半導(dǎo)體晶圓110用作實(shí)例來示出接合工藝之前的半導(dǎo)體晶圓的具體結(jié)構(gòu)。
[0049]如圖1所不,第一半導(dǎo)體晶圓110可以包括第一襯底102和形成在第一襯底102上方的多個(gè)金屬間介電層104。此外,諸如金屬線106和金屬線108的多條金屬線形成在金屬間介電層104中。
[0050]可以由硅形成第一襯底102，然而，也可以由其他III族元素、IV族元素和/或V族元素形成，諸如硅、鍺、鎵、砷及它們的組合。第一襯底102也可表現(xiàn)為絕緣體上半導(dǎo)體(SOI)的形式。SOI襯底可以包括形成在絕緣層(例如，隱埋氧化物等)上方的半導(dǎo)體材料層(例如，硅、鍺等)，該絕緣層形成在硅襯底中。此外，其他可使用的襯底包括多層襯底、梯度襯底、混合取向襯底及它們的任意組合等。
[0051]第一襯底102還可以包括各種電路(未示出)。在第一襯底102上形成的電路可以是適合于特定應(yīng)用的任何類型的電路。根據(jù)一些實(shí)施例，電路可以包括各種η型金屬氧化物半導(dǎo)體(NMOS)器件和/或P型金屬氧化物半導(dǎo)體(MOS)器件，諸如晶體管、電容器、電阻器、二極管、光電二極管、熔絲等。
[0052]可以將電路互連來執(zhí)行一種或多種功能。功能可以包括存儲(chǔ)結(jié)構(gòu)、處理結(jié)構(gòu)、傳感器、放大器、功率分配、輸入/輸出電路等。本領(lǐng)域的技術(shù)人員應(yīng)該理解以上提供的實(shí)例僅用于說明目的，但不用于將各個(gè)實(shí)施例限制于任何特定應(yīng)用。
[0053]在第一襯底102上方形成金屬間介電層104。如圖1所不,金屬間介電層104可以包括多條金屬線，諸如金屬線106和金屬線108。
[0054]可以通過任何合適的形成工藝(例如，光刻和蝕刻、鑲嵌、雙鑲嵌等)來制造金屬線106和金屬線108，并且可以使用合適的導(dǎo)電材料(諸如銅、鋁、鋁合金、銅合金等)來形成金屬線106和金屬線108。
[0055]如圖1所示，第一半導(dǎo)體晶圓110將堆疊在第二半導(dǎo)體晶圓210上。在一些實(shí)施例中，在第一半導(dǎo)體晶圓I1和第二半導(dǎo)體晶圓210中分別形成多個(gè)接合焊盤。此外，位于第二半導(dǎo)體晶圓210處的接合焊盤與位于第一半導(dǎo)體晶圓110處的對(duì)應(yīng)接合焊盤以面對(duì)面的方式對(duì)齊。通過諸如直接接合的合適接合技術(shù)來將第一半導(dǎo)體晶圓110和第二半導(dǎo)體晶圓210接合在一起。
[0056]根據(jù)一些實(shí)施例，在直接合工藝中，可以通過金屬-金屬接合(例如，銅-銅接合)、電介質(zhì)-電介質(zhì)接合(例如，氧化物-氧化物接合)、金屬-電介質(zhì)接合(例如，氧化物-銅接合)及它們的任意組合等來實(shí)現(xiàn)第一半導(dǎo)體晶圓110和第二半導(dǎo)體晶圓210之間的連接。
[0057]應(yīng)該指出，圖1所示的接合可以處于晶圓級(jí)。在晶圓級(jí)接合中，晶圓110和晶圓210接合在一起，然后被鋸切成管芯?？蛇x地，可以在芯片級(jí)執(zhí)行接合。
[0058]還應(yīng)指出，第一半導(dǎo)體晶圓110可以是背照式傳感器，并且第二半導(dǎo)體晶圓210可以是邏輯電路?？梢栽诠枰r底上方的外延層中形成背照式圖像傳感器。根據(jù)背照式圖像傳感器的制造工藝，硅襯底在背面薄化工藝中已經(jīng)被去除。一部分外延層保留。在保留的外延層中形成光有源區(qū)。
[0059]光有源區(qū)可以包括例如通過將雜質(zhì)離子注入至外延層中而形成的光電二極管。此夕卜，光有源區(qū)可以是PN結(jié)光電二級(jí)管、PNP光電晶體管、NPN光電晶體管等。根據(jù)一個(gè)實(shí)施例，光有源區(qū)可以包括在η型區(qū)上形成的P型層，其中，η型區(qū)形成在從P型半導(dǎo)體襯底生長(zhǎng)的外延層上。
[0060]第二半導(dǎo)體晶圓210可以包括邏輯電路。邏輯電路可以是模數(shù)轉(zhuǎn)換器。此外，邏輯電路可以是數(shù)據(jù)處理電路，各種實(shí)施方式還可以包括其他連接至背照式圖像傳感器的電路，諸如存儲(chǔ)電路、偏置電路、基準(zhǔn)電路等。
[0061]根據(jù)一個(gè)實(shí)施例，將第一半導(dǎo)體晶圓110接合在第二半導(dǎo)體晶片210上之后，可以將薄化工藝應(yīng)用于第一半導(dǎo)體晶圓的背面。根據(jù)背照式圖像傳感器的制造工藝，薄化襯底直至外延層暴露。更具體地，可以將襯底的背面薄化至約2um至約2.15um的厚度范圍。這種薄襯底層允許光穿過襯底并照射到嵌入在襯底中的光電二極管而不被該襯底吸收。
[0062]可通過使用諸如研磨、拋光和/或化學(xué)蝕刻的合適技術(shù)來實(shí)施薄化工藝。根據(jù)一個(gè)實(shí)施例，可通過使用化學(xué)機(jī)械拋光(CMP)工藝來實(shí)施薄化工藝。在CMP工藝中，蝕刻材料和研磨材料的組合物與襯底的背面接觸，并且使用研磨墊(未示出)來研磨襯底的背面直至達(dá)到要求的厚度。
[0063]圖2示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖1所示半導(dǎo)體器件在第一半導(dǎo)體晶圓上方形成底部抗反射涂覆(BARC)層和多個(gè)硬掩模層之后的截面圖。在第一襯底102的背面上形成BARC層112。在整篇說明書中，與BARC層112相鄰的第一襯底102的表面被稱為第一襯底102的背面。
[0064]可以由氮化物材料、有機(jī)材料、氧化物材料等形成BARC層112?？梢允褂弥T如化學(xué)汽相沉積(CVD)等的合適技術(shù)來形成BARC層112。
[0065]在BARC層112的上方形成第一硬掩模層113。在第一硬掩模層113的上方形成第二硬掩模層115。在一些實(shí)施例中,第一硬掩模層113可由多晶娃形成。第二硬掩模層115可由氧化物形成。在整篇說明書中，第一硬掩模層113可選地被稱為多晶硅硬掩模層113。第二硬掩模層115可選地被稱為氧化物硬掩模層115?？梢允褂弥T如CVD等的合適技術(shù)來形成多晶硅硬掩模層和氧化物硬掩模層。
[0066]圖3示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖2所示半導(dǎo)體器件在將圖案化工藝應(yīng)用于第一半導(dǎo)體晶圓的硬掩模層和BARC層之后的截面圖?？墒褂煤线m的沉積和光刻技術(shù)在氧化物硬掩模層115的上方形成諸如光刻膠掩模等的圖案化掩模?？梢詫⒑线m的蝕刻工藝(諸如反應(yīng)離子蝕刻(RIE)或其他干蝕刻、各向異性濕蝕刻或其他任何合適的各向異性蝕刻或圖案化工藝)應(yīng)用于硬掩模層和BARC層。結(jié)果，在硬掩模層和BARC層中形成多個(gè)開口301 和 303。
[0067]在形成開口 301和開口 303之后，可通過使用諸如化學(xué)溶劑清洗、等離子灰化、干法剝離等合適的光刻膠剝離技術(shù)來去除剩余的光刻膠層(例如，掩模302)。光刻膠剝離技術(shù)是公知的，因此本發(fā)明不再進(jìn)一步詳細(xì)論述以避免重復(fù)。
[0068]圖4示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖3所示半導(dǎo)體器件在將蝕刻工藝應(yīng)用于第一半導(dǎo)體晶圓的襯底之后的截面圖。在使用合適的去除工藝將光刻膠掩模去除之后，可以將合適的蝕刻工藝(諸如干蝕刻、濕蝕刻或其他任何合適的圖案化工藝)應(yīng)用于第一半導(dǎo)體晶圓110的第一襯底102。在蝕刻工藝期間，氧化物層115可以充當(dāng)硬掩模層。如圖4所示，在第一襯底102中形成多個(gè)開口 114和開口 116?？蓪?duì)襯底102實(shí)施蝕刻工藝直至第一金屬間介電層104露出。隨后，可通過合適的去除工藝將氧化物硬掩模層115去除。
[0069]圖5示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖4所示半導(dǎo)體器件在將另一蝕刻工藝應(yīng)用于半導(dǎo)體器件之后的的截面圖?？蓪?duì)半導(dǎo)體器件實(shí)施合適的蝕刻工藝(諸如干蝕刻、各向異性濕蝕刻、其他任何合適的各向異性蝕刻或圖案化工藝)來形成開口 504和開口 506。在蝕刻工藝期間，多晶硅層113和金屬線106、108、206可以充當(dāng)硬掩模層。
[0070]開口 504和開口 506分別是圖4所示開口 114和開口 116的延伸。具體地，開口504和開口 506延伸穿過金屬間介電層104和金屬間介電層204以及兩個(gè)堆疊式晶圓的接合界面。如圖5所示，在形成開口 504和開口 506之后，露出金屬線106、108、206和208。
[0071]還應(yīng)指出，可以由諸如銅的合適的金屬材料來形成金屬線106和金屬線108，這種材料具有與金屬間介電層(例如，金屬間介電層104和204)不同的蝕刻速率(選擇性)。因此，金屬線106和金屬線108可以充當(dāng)用于金屬間介電層104和204的蝕刻工藝的硬掩模層。可以應(yīng)用選擇性蝕刻工藝來快速地蝕刻金屬間介電層104和204而只蝕刻金屬線106和金屬線108的一部分。如圖5所示，將硬掩模層的露出部分(例如，金屬線106和金屬線108)部分地蝕刻掉，從而形成凹槽(諸如圖5所示的凹槽502)。凹槽502的深度可根據(jù)各種應(yīng)用和設(shè)計(jì)的需要而變化。
[0072]圖6示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖5所示半導(dǎo)體器件在去除剩余的多晶硅層之后的截面圖。在如圖5所示的蝕刻過程中，可將多晶硅層113部分或完全地蝕刻掉。在蝕刻工藝之后，可應(yīng)用合適的去除工藝來去除多晶硅層113的剩余部分。如圖6所示，在去除多晶硅層113之后，露出BARC層112的頂面。
[0073]圖7示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖6所示半導(dǎo)體器件在半導(dǎo)體器件上方沉積介電層之后的截面圖。如圖7所示，在開口 701和開口 703的底部和側(cè)壁上方形成介電層702。此外，在如圖7所示的半導(dǎo)體器件的頂面上方形成介電層702。
[0074]介電層702可由集成電路制造工藝中常用的各種介電材料形成。例如，介電層702可以由二氧化硅、氮化硅或諸如硼硅酸鹽玻璃的摻雜玻璃層等形成?？蛇x地，介電層可以是氮化硅層、氮氧化硅層、聚酰胺層、低介電常數(shù)絕緣體等。此外，上述介電材料的組合也可用來形成介電層702。根據(jù)一些實(shí)施例，可以使用諸如濺射、氧化、CVD等的合適技術(shù)來形成介電層702。
[0075]圖8示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖7所示半導(dǎo)體器件在將蝕刻工藝應(yīng)用于介電層的一些部分之后的截面圖?？梢詧D案化介電層702并且去除部分介電層702。如圖8所示，剩余的介電層可以包括兩部分。第一部分沿著底部溝槽的側(cè)壁而形成。第二部分沿著上部溝槽的側(cè)壁而形成。在整篇說明書中，第一部分可選地被稱為第一介電層801。第二部分可選地被稱為第二介電層803。
[0076]對(duì)介電層702的一些部分進(jìn)行的去除工藝可以是諸如濕蝕刻、干蝕刻等的蝕刻工藝。濕蝕刻工藝或干蝕刻工藝的具體操作在本領(lǐng)域內(nèi)都是公知的，因此，在本發(fā)明中不再進(jìn)行討論以避免重復(fù)。
[0077]圖9示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖8所示半導(dǎo)體器件在將導(dǎo)電材料填充到開口中之后的截面圖。在一些實(shí)施例中，在鍍工藝之前可以沉積諸如晶種層的多個(gè)輔助層，從而將導(dǎo)電材料填充至開口中。
[0078]晶種層(未示出)可以由銅、鎳、金及它們的任意組合等形成?？梢酝ㄟ^諸如PVD、CVD等的合適沉積工藝來形成晶種層。
[0079]—旦晶種層沉積在開口中，包括鎢、鈦、鋁、銅及它們的任意組合等的導(dǎo)電材料被填充至開口中，形成導(dǎo)電插塞902和導(dǎo)電插塞904。在一些實(shí)施例中，可以通過合適的電鍍工藝將導(dǎo)電材料填充至開口中。
[0080]圖10示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖9所示半導(dǎo)體器件在將CMP工藝應(yīng)用于半導(dǎo)體器件頂面之后的截面圖?？蛇M(jìn)行諸如CMP、回蝕步驟等的平坦化工藝來平坦化半導(dǎo)體器件的頂面。如圖10所示，結(jié)果移除了部分導(dǎo)電材料。如圖10所示，在對(duì)半導(dǎo)體器件進(jìn)行CMP工藝之后，可在半導(dǎo)體器件中形成兩個(gè)導(dǎo)電插塞902和904。
[0081]如圖10所不,每一個(gè)導(dǎo)電插塞(例如，導(dǎo)電插塞902和導(dǎo)電插塞904)都可以包括兩部分。第一部分是從金屬線206至由金屬線106和金屬線108所形成的硬掩模層。如圖10所示，第一部分的寬度為W1。第二部分是從硬掩模層至第一襯底102的背面。如圖10所示，第二部分的寬度是W2。在一些實(shí)施例中，W2大于或等于W1。
[0082]圖11示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖10所示半導(dǎo)體器件在半導(dǎo)體器件上形成介電層之后的截面圖。介電層1102可以包括常用的介電材料，諸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它們的組合和它們的多層。可通過諸如濺射、CVD等的合適的沉積技術(shù)在半導(dǎo)體器件上方沉積介電層1102。
[0083]如以上參考圖10所述，導(dǎo)電插塞(例如，導(dǎo)電插塞902)包括兩部分。在整篇說明書中，從硬掩模層(例如，金屬線106)至金屬線206的部分可選地被稱為三維結(jié)構(gòu)1115。
[0084]具有如圖11所示的導(dǎo)電插塞902和導(dǎo)電插塞904的堆疊式晶圓的一個(gè)優(yōu)勢(shì)在于，通過單個(gè)導(dǎo)電插塞(例如，導(dǎo)電插塞902)使兩個(gè)半導(dǎo)體晶圓的有源電路互相連接。這種單個(gè)導(dǎo)電插塞有助于進(jìn)一步減小形成因數(shù)。此外，與通過多個(gè)導(dǎo)電插塞連接的堆疊式半導(dǎo)體器件相比，圖11所示的連接在兩個(gè)半導(dǎo)體晶圓之間的單個(gè)導(dǎo)電插塞有助于減小功耗和防止寄生干擾。
[0085]應(yīng)該指出，盡管圖11示出了堆疊在一起的兩個(gè)半導(dǎo)體晶圓，但是本領(lǐng)域的技術(shù)人員應(yīng)理解，圖11所示的堆疊式半導(dǎo)體器件僅僅是實(shí)例?？梢杂卸喾N替代、變化和修改。例如，堆疊式半導(dǎo)體器件可以容納多于兩個(gè)的半導(dǎo)體晶圓。
[0086]圖12示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的另一個(gè)堆疊式半導(dǎo)體器件的截面圖。除了由與第一襯底102和金屬間介電層104之間的界面相鄰的接觸件來形成硬掩模層以外，堆疊式半導(dǎo)體器件1200類似于圖11所示的堆疊式半導(dǎo)體器件100。
[0087]可以在層間介電層中形成接觸件(未示出)。層間介電層可以包括諸如硼磷硅玻璃(BPSG)的材料，盡管任何合適的電介質(zhì)可用于任一層。可以使用諸如PECVD的工藝來形成層間介電層，盡管可選擇使用其他工藝。
[0088]可穿過層間介電層以及合適的光刻和蝕刻技術(shù)來形成接觸件1006和1008。通常，這些光刻技術(shù)涉及沉積光刻膠材料，然后對(duì)光刻膠材料進(jìn)行掩蔽、曝光和顯影，以露出層間介電層中將要去除的的部分。剩余的光刻膠材料保護(hù)下面的材料免受諸如蝕刻的后續(xù)工藝步驟的影響。
[0089]接觸件1006和1008可以包括阻擋/粘合層(未示出)來防止擴(kuò)散并且向接觸件1006和接觸件1008提供更好的粘合。在一些實(shí)施例中，接觸件1006和1008可由諸如具有高導(dǎo)電性且低阻性的金屬、金屬元素、過渡金屬等的任何合適的導(dǎo)電材料形成。根據(jù)一個(gè)實(shí)施例，接觸件1006和1008可由鎢形成，盡管可選擇使用諸如銅、鋁等的其他材料。在接觸件1006和接觸件1008由鎢形成的一個(gè)實(shí)施例中，可通過本領(lǐng)域已知的CVD技術(shù)來沉積接觸件1006和接觸件1008，盡管可選擇使用任何形成方法。
[0090]如圖12所示，導(dǎo)電插塞(例如，導(dǎo)電插塞1202和1204)包括兩部分。在整篇說明書中，從硬掩模層(例如，接觸件1006)至金屬線206的部分可選地被稱為三維結(jié)構(gòu)1214。
[0091]圖13示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的又一個(gè)堆疊式半導(dǎo)體器件的截面圖。除了蝕刻硬掩模是由與兩個(gè)半導(dǎo)體晶圓的界面相鄰的的再分布線形成以外，堆疊式半導(dǎo)體器件1300類似于圖11所示的堆疊式半導(dǎo)體器件100。
[0092]再分布線1306和1308可以是單個(gè)材料層或者多層結(jié)構(gòu)，并且可以由諸如鈦、氮化鈦、鋁、鉭、銅及它們的組合的金屬形成。可以通過本領(lǐng)域已知的諸如物理汽相沉積(PVD)、濺射、CVD、電鍍等任何合適的方法來形成再分布線1306和再分布線1308。
[0093]導(dǎo)電插塞(例如，導(dǎo)電插塞1302和1304)包括兩部分。在整篇說明書中，從硬掩模層(例如，再分布線1306和1308)至金屬線206的部分可選地被稱為三維結(jié)構(gòu)1314。
[0094]應(yīng)該指出，可通過諸如銅-氮氧化硅(Cu-S1N)接合工藝的適合的金屬-電介質(zhì)接合技術(shù)將第一半導(dǎo)體晶圓I1接合在第二晶圓210上。
[0095]還應(yīng)指出，盡管圖11、圖12和圖13示出了分別由金屬線、接觸件、再分布線形成的硬掩模層，但是本領(lǐng)域技術(shù)人員會(huì)認(rèn)識(shí)到圖11至圖13所示的硬掩模層僅僅是實(shí)例?？梢杂卸喾N替代、變化和修改。例如，可以通過多個(gè)隔離區(qū)、多晶硅區(qū)及它們的任意組合等形成硬掩模層。
[0096]圖14示出根據(jù)本發(fā)明的各個(gè)實(shí)施例的包括堆疊式晶圓結(jié)構(gòu)的背照式圖像傳感器的截面圖。背照式圖像傳感器1400包括兩個(gè)半導(dǎo)體晶圓，即傳感器晶圓1201和專用集成電路(ASIC)晶圓1203。如圖14所示，傳感器晶圓1201堆疊在ASIC晶圓1203上。在一些實(shí)施例中，傳感器晶圓1201與ASIC1203通過合適的三維結(jié)構(gòu)(諸如圖11所示的三維結(jié)構(gòu)1115、圖12所示的三維結(jié)構(gòu)1214、圖13所示的三維結(jié)構(gòu)1314及它們的任何組合)而相互連接。
[0097]ASIC晶圓1203可以包括諸如邏輯電路1206和1208的多個(gè)邏輯電路。在一些實(shí)施例中，邏輯電路可以是模數(shù)轉(zhuǎn)換器。然而，邏輯電路可以是可在背照式圖像傳感器中使用的其他功能電路。例如，邏輯電路1206和1208可以是數(shù)據(jù)處理電路、存儲(chǔ)電路、偏置電路、基準(zhǔn)電路及它們的任意組合等。
[0098]ASIC晶圓1203還可以包括多個(gè)互連層和嵌入在互連層中的多條金屬線1220、1222、1224以及1226。金屬線1220、1222、1224以及1226可以充當(dāng)互連結(jié)構(gòu)。如圖14所示的箭頭指示，金屬線1220、1222、1224以及1226提供邏輯電路1206和1208與傳感器晶圓1201之間的信號(hào)路徑。
[0099]可以通過任何合適的形成工藝(例如，光刻和蝕刻、鑲嵌、雙鑲嵌等)制造金屬線1220,1222,1224和1226，并且可使用合適的導(dǎo)電材料(諸如銅、鋁、鋁合金、銅合金等)來形成金屬線 1220、1222、1224 和 1226。
[0100]通過本領(lǐng)域內(nèi)已知的CMOS工藝技術(shù)來制備傳感器晶圓1201。具體地，傳感器晶圓1201包括位于硅襯底上方的外延層。根據(jù)背面照明圖像傳感器的制作工藝，在背面薄化工藝中去除硅襯底直至露出外延層?？梢员Ａ敉庋訉拥囊徊糠帧Ｔ诒Ａ舻耐庋訉又行纬蒔型光有源區(qū)和η型光有源區(qū)(未分別示出)。
[0101]諸如P型光有源區(qū)和η型光有源區(qū)的光有源區(qū)可以形成充當(dāng)光電二極管的PN結(jié)。如圖14所示，圖像傳感器1110可以包括多個(gè)光電二極管。
[0102]傳感器晶圓1201可以包括晶體管(未示出)。具體地，晶體管可以產(chǎn)生與照射在光有源區(qū)的光的強(qiáng)度或亮度相關(guān)的信號(hào)。根據(jù)一個(gè)實(shí)施例，晶體管可以是轉(zhuǎn)移晶體管。然而，晶體管可以是可用在背照式圖像傳感器中的多種類型的功能性晶體管的實(shí)例。例如，晶體管可以包括位于背照式圖像傳感器中的其他晶體管，諸如復(fù)位晶體管、源極跟隨器晶體管或選擇晶體管?？捎糜趫D像傳感器的所有合適的晶體管和配置都完全包括在本實(shí)施例的范圍內(nèi)。
[0103]傳感器晶圓1201可以包括多個(gè)互連層和嵌入在互連層中的金屬線。金屬線1120、1122、1124和1126可以提供傳感器晶圓1201和ASIC晶圓1203之間的信號(hào)路徑。具體地，如圖14所示箭頭指示，外部信號(hào)可以通過鋁銅焊盤1112進(jìn)入背照式圖像傳感器1400，然后通過諸如通孔(未示出)的互連結(jié)構(gòu)到達(dá)金屬布線(例如，金屬線1120)。外部信號(hào)還可以穿過三維結(jié)構(gòu)1210。三維結(jié)構(gòu)1210可以是圖11所示的三維結(jié)構(gòu)1115、圖12所示的三維結(jié)構(gòu)1214、圖13所示的三維結(jié)構(gòu)1314和/或它們的任意組合。
[0104]在外部信號(hào)通過三維結(jié)構(gòu)1210后，外部信號(hào)可通過ASIC晶圓1203的金屬布線(例如，金屬線1220)而到達(dá)邏輯電路1206。
[0105]當(dāng)信號(hào)離開邏輯電路1206時(shí)，其通過由ASIC晶圓1203的金屬布線(例如，金屬線1222)、三維結(jié)構(gòu)1210、傳感器晶圓1201的金屬布線(例如，金屬線1122)形成的導(dǎo)電路徑而到達(dá)圖像傳感器1110。
[0106]在圖像傳感器1110產(chǎn)生信號(hào)后,信號(hào)通過由傳感器晶圓1201的金屬布線(例如，金屬線1124)、三維結(jié)構(gòu)1210、ASIC晶圓1203的金屬布線(例如，金屬線1224)形成的路徑而發(fā)送至邏輯電路1208。此外，信號(hào)可以從邏輯電路1208開始，通過由ASIC晶圓1203的金屬線(例如，金屬線1226)、三維結(jié)構(gòu)1210、傳感器晶圓1201的金屬線(例如，金屬線1126)以及鋁銅焊盤1114形成的路徑發(fā)送至背照式圖像傳感器1400的外部。
[0107]邏輯電路1206和1208可連接至鋁銅焊盤1112和1114。如圖14所示，可在傳感器晶圓1201的背面上形成鋁銅焊盤1112和1114。
[0108]應(yīng)當(dāng)指出，圖14所示的鋁銅焊盤1112和1114的位置僅僅是實(shí)例。本領(lǐng)域的技術(shù)人員將會(huì)認(rèn)識(shí)到，可以有多種替代、修改和變化。例如，可以在ASIC晶圓1203的非接合面上形成鋁銅焊盤1112和鋁銅焊盤1114。通過在ASIC晶圓1203的非接合面上形成鋁銅焊盤1112和1114可以減小背照式圖像傳感器的形成因數(shù)。
[0109]具有形成在ASIC晶圓1203的非接合面上的輸入/輸出端的一個(gè)優(yōu)勢(shì)在于，作為結(jié)果可以提高背照式圖像傳感器1400的集成度和量子效率。
[0110]圖15示出根據(jù)本發(fā)明各個(gè)實(shí)施例的硬掩模的俯視圖。如以上參考圖11、圖12、圖13所述，可以分別通過金屬線、接觸件和再分布線來形成硬掩模層。截面圖1501示出了硬掩模層包括兩部分(例如，金屬線106和金屬線108)，這兩部分可以形成如俯視圖1502所示的連續(xù)環(huán)形區(qū)。硬掩模層的俯視圖1502示出硬掩模層是環(huán)形的。環(huán)形硬掩模層的內(nèi)徑以Wl表示。
[0111]應(yīng)該指出，環(huán)形硬掩模層的內(nèi)圓可以被其他合適的形狀(諸如俯視圖1504所示的正方形)來取代。硬掩模層的俯視圖可以包括其他形狀(諸如但不限于橢圓形、三角形、多邊形等)，這是在本發(fā)明各個(gè)實(shí)施例的范圍和精神內(nèi)。
[0112]圖16示出了根據(jù)本發(fā)明的各個(gè)實(shí)施例的硬掩模的另一個(gè)俯視圖。除了以具有開口的正方形取代環(huán)形之外，圖16的俯視圖類似于圖15所示的俯視圖。俯視圖1602示出了具有正方形開口的正方形。俯視圖1604示出了具有圓形開口的正方形。
[0113]根據(jù)一個(gè)實(shí)施例，一種裝置包括:第一半導(dǎo)體芯片，其包括第一襯底、多個(gè)第一金屬間介電層以及形成在第一襯底上方的第一金屬間介電層中的多條第一金屬線；第二半導(dǎo)體芯片，接合在第一半導(dǎo)體芯片上，其中第二半導(dǎo)體芯片包括第二襯底、多個(gè)第二金屬間介電層以及形成在第二襯底上方的第二金屬間介電層中的多條第二金屬線；以及導(dǎo)電插塞。
[0114]導(dǎo)電插塞連接在第一金屬線和第二金屬線之間，其中，導(dǎo)電插塞包括:第一部分，形成在硬掩模層的第一面上方，第一部分具有第一寬度，并且導(dǎo)電插塞的第一部分通過第一介電層與第一金屬間介電層和第二金屬間介電層隔離；第二部分,形成在硬掩模層的第二面上方，第二部分具有的第二寬度大于或等于第一寬度，并且導(dǎo)電插塞的第二部分通過第二介電層與第一金屬間介電層隔離。
[0115]根據(jù)一個(gè)實(shí)施例，一種方法包括:將第一半導(dǎo)體芯片接合在第二半導(dǎo)體芯片上，其中，第一半導(dǎo)體芯片包括第一襯底、多個(gè)第一金屬間介電層和形成在第一襯底上方的第一金屬間介電層中的多個(gè)第一互連結(jié)構(gòu)，并且第二半導(dǎo)體芯片包括第二襯底、多個(gè)第二金屬間介電層和形成在第二襯底上方的第二金屬間介電層中的多個(gè)第二互連結(jié)構(gòu)。
[0116]該方法還包括:在第一半導(dǎo)體芯片的非接合面上方沉積第一硬掩模層；在第一硬掩模層上方沉積第二硬掩模層；將第二硬掩模層作為第一掩模來蝕刻第一襯底；蝕刻第一金屬間介電層和第二金屬間介電層以形成多個(gè)開口，其中，將第一硬掩模層和第一互連結(jié)構(gòu)用作第二掩模；以及在開口中鍍導(dǎo)電材料。
[0117]根據(jù)一個(gè)實(shí)施例，一種方法包括:將第一半導(dǎo)體晶圓接合在第二半導(dǎo)體晶圓上，其中，第一半導(dǎo)體晶圓包括第一襯底、第一金屬間介電層和形成在第一金屬間介電層中并且位于第一襯底上方的第一互連結(jié)構(gòu)，并且第二半導(dǎo)體晶圓包括第二襯底、第二金屬間介電層和形成在第二金屬間介電層中并且位于第二襯底上方的第二互連結(jié)構(gòu)。
[0118]該方法還包括:在第一半導(dǎo)體晶圓的非接合面上方沉積多晶硅層；在多晶硅層上方沉積氧化物層；使用第一蝕刻工藝并且將氧化物層用作第一硬掩模層從而在第一襯底中形成第一開口 ；使用第二蝕刻工藝并且將多晶硅層和第一互連結(jié)構(gòu)用作第二硬掩模層來形成第二開口，其中，形成的第二開口穿過第一金屬間介電層并且部分地穿過第二金屬間介電層；以及在第一開口和第二開口中鍍導(dǎo)電材料。
[0119]盡管具體描述了本發(fā)明的實(shí)施例及其優(yōu)點(diǎn)，但是應(yīng)當(dāng)理解，可以作出各種變化、替代和更改而不背離所附權(quán)利要求限定的本發(fā)明的精神和范圍。
[0120]此外，本申請(qǐng)的范圍不旨在限于本說明書所述的工藝，機(jī)器裝置、制造、物質(zhì)組成、工具、方法和步驟的特定實(shí)施例。本領(lǐng)域的技術(shù)人員從本發(fā)明公開的內(nèi)容很容易理解，根據(jù)本發(fā)明可以利用與本發(fā)明所述的相應(yīng)實(shí)施例執(zhí)行基本相同功能或?qū)崿F(xiàn)基本相同結(jié)果的、目前現(xiàn)有或今后將被開發(fā)的工藝、機(jī)器裝置、制造、物質(zhì)組成、工具、方法或步驟。因此，所附權(quán)利要求旨在將這些工藝、機(jī)器裝置、制造、物質(zhì)組成、工具、方法或步驟包括在它們的范圍內(nèi)。
【權(quán)利要求】
1.一種裝置，包括: 第一半導(dǎo)體芯片，包括第一襯底、多個(gè)第一金屬間介電層和多條第一金屬線，所述多條第一金屬線在所述第一襯底上方形成在所述第一金屬間介電層中； 第二半導(dǎo)體芯片，接合在所述第一半導(dǎo)體芯片上，所述第二半導(dǎo)體芯片包括第二襯底、多個(gè)第二金屬間介電層和多條第二金屬線，所述多條第二金屬線在所述第二襯底上方形成在所述第二金屬間介電層中；以及 導(dǎo)電插塞，連接在所述第一金屬線和所述第二金屬線之間，其中，所述導(dǎo)電插塞包括:第一部分，形成在所述第一半導(dǎo)體芯片內(nèi)所形成的硬掩模層的第一面的上方，所述第一部分具有第一寬度，并且所述導(dǎo)電插塞的第一部分通過第一介電層與所述第一金屬間介電層和所述第二金屬間介電層隔離；和 第二部分，形成在所述硬掩模層的第二面的上方，所述第二部分具有的第二寬度大于或等于所述第一寬度，并且所述導(dǎo)電插塞的第二部分通過第二介電層與所述第一金屬間介電層隔尚。
2.根據(jù)權(quán)利要求1所述的裝置，其中: 所述硬掩模層由所述第一金屬線形成。
3.根據(jù)權(quán)利要求1所述的裝置，其中: 所述硬掩模層由所述第一半導(dǎo)體芯片的再分布線形成。
4.根據(jù)權(quán)利要求1所述的裝置，其中: 所述硬掩模層由所述第一半導(dǎo)體芯片的接觸件形成。
5.根據(jù)權(quán)利要求1所述的裝置，其中: 所述第一部分位于第一溝槽內(nèi)，所述第一溝槽位于所述第一金屬線和所述第二金屬線之間，并且所述第一介電層沿著所述第一溝槽的側(cè)壁而形成；以及 所述第二部分位于第二溝槽內(nèi)，所述第二溝槽位于所述第一金屬線和所述第一襯底的背面之間，并且所述第二介電層沿著所述第二溝槽的側(cè)壁而形成。
6.根據(jù)權(quán)利要求1所述的裝置，其中: 所述第一部分位于第一溝槽內(nèi)，所述第一溝槽位于所述第一半導(dǎo)體芯片的接觸件和所述第二金屬線之間，并且所述第一介電層沿著所述第一溝槽的側(cè)壁而形成；以及 所述第二部分位于第二溝槽內(nèi)，所述第二溝槽位于所述第一半導(dǎo)體芯片的接觸件和所述第一襯底的背面之間，并且所述第二介電層沿著所述第二溝槽的側(cè)壁而形成。
7.根據(jù)權(quán)利要求1所述的裝置，其中: 所述第一部分位于第一溝槽內(nèi)，所述第一溝槽位于所述第一半導(dǎo)體芯片的再分布線和所述第二金屬線之間，并且所述第一介電層沿著所述第一溝槽的側(cè)壁而形成；以及 所述第二部分位于第二溝槽內(nèi)，所述第二溝槽位于所述第一半導(dǎo)體芯片的再分布線和所述第一襯底的背面之間，并且所述第二介電層沿著所述第二溝槽的側(cè)壁而形成。
8.一種方法，包括: 將第一半導(dǎo)體芯片接合在第二半導(dǎo)體芯片上，其中: 所述第一半導(dǎo)體芯片包括第一襯底、多個(gè)第一金屬間介電層和多個(gè)第一互連結(jié)構(gòu)，所述多個(gè)第一互連結(jié)構(gòu)在所述第一襯底上方形成在第一金屬間介電層中；并且 所述第二半導(dǎo)體芯片包括第二襯底、多個(gè)第二金屬間介電層和多個(gè)第二互連結(jié)構(gòu)，所述多個(gè)第二互連結(jié)構(gòu)在所述第二襯底上方形成在第二金屬間介電層中； 在所述第一半導(dǎo)體芯片的非接合面上方沉積第一硬掩模層； 在所述第一硬掩模層上方沉積第二硬掩模層； 將所述第二硬掩模層用作第一掩模來蝕刻所述第一襯底； 蝕刻所述第一金屬間介電層和所述第二金屬間介電層從而形成多個(gè)開口，其中，將所述第一硬掩模層和所述第一互連結(jié)構(gòu)用作第二掩模；以及在所述開口中鍍導(dǎo)電材料。
9.根據(jù)權(quán)利要求8所述的方法，還包括: 在所述開口中鍍所述導(dǎo)電材料從而形成導(dǎo)電插塞，其中: 所述導(dǎo)電插塞的第一部分與所述第一半導(dǎo)體芯片的接合面相鄰；并且 所述導(dǎo)電插塞的第二部分與所述第一半導(dǎo)體芯片的非接合面相鄰，并且: 所述第一部分的寬度大于或等于所述導(dǎo)電插塞的第二部分的寬度。
10.一種方法，包括: 將第一半導(dǎo)體晶圓接合在第二半導(dǎo)體晶圓上，其中: 括第一襯底、第一金屬間介電層和第一互連結(jié)構(gòu)，所述第一互連結(jié)構(gòu)形成在所述第一金屬間介電層中并且在所述第一襯底上方；并且 第二半導(dǎo)體晶圓包括第二襯底、第二金屬間介電層和第二互連結(jié)構(gòu)，所述第二互連結(jié)構(gòu)形成在所述第二金屬間介電層中并且在所述第二襯底上方； 在所述第一半導(dǎo)體晶圓的非接合面上沉積多晶硅層； 在所述多晶硅層上方沉積氧化物層； 使用第一蝕刻工藝并且將所述氧化物層用作第一硬掩模層，從而在所述第一襯底中形成第一開口； 使用第二蝕刻工藝并且將所述多晶硅層和所述第一互連結(jié)構(gòu)用作第二硬掩模層來形成第二開口，其中，形成的所述第二開口穿過所述第一金屬間介電層并且部分地穿過所述第二金屬間介電層；以及 在所述第一開口和所述第二開口中鍍導(dǎo)電材料。
【文檔編號(hào)】H01L23/538GK104051423SQ201310322579
【公開日】2014年9月17日 申請(qǐng)日期:2013年7月29日 優(yōu)先權(quán)日:2013年3月13日
【發(fā)明者】林政賢, 蔡紓婷, 楊敦年, 劉人誠(chéng), 洪豐基, 周世培, 高敏峰, 陳思瑩 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司