硅-氧化物-氮化物-氧化物-硅組件及其制作方法
【專利摘要】本發(fā)明是揭露一種硅-氧化物-氮化物-氧化物-硅(SONOS)組件，包含基底；第一氧化層設(shè)于該基底上；富硅陷補層(silicon-rich trapping layer)設(shè)于該第一氧化層上；含氮層設(shè)于該富硅陷補層上；富硅氧化層(silicon-rich oxide layer)設(shè)于該含氮層上；以及多晶硅層設(shè)于該富硅氧化層上。
【專利說明】硅-氧化物-氮化物-氧化物-硅組件及其制作方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明是關(guān)于一種SONOS組件及其制作方法。

【背景技術(shù)】
[0002]非揮發(fā)性內(nèi)存裝置具有不因電源供應(yīng)中斷而造成儲存數(shù)據(jù)遺失的特性，因此被廣泛使用。現(xiàn)今廣泛使用的非揮發(fā)性內(nèi)存裝置包含有只讀存儲器(read-only-memory, ROM)、可程序化只讀存儲器(programmable-read-only memory, PR0M)、可抹除及可程序化只讀存儲器(erasable-programmable-read-only memory, EPR0M)以及電子式可抹除可程序化只讀存儲器(elec tricall y-erasab I e-programmab I e-read-on I y memory, EEPR0M)。其中，電子式可抹除可程序化只讀存儲器相較于其它非揮發(fā)性內(nèi)存不同之處在于他們可利用電子來進行程序化及抹除操作。
[0003]目前對EEPROM裝置中產(chǎn)品研發(fā)的方向均集中在增加程序化的速度、降低進行程序化與讀取時的電壓、延長數(shù)據(jù)保存的時間、減少內(nèi)存單元的抹除時間以及縮小內(nèi)存組件的尺寸。此外，現(xiàn)今有些快閃(Flash)內(nèi)存數(shù)組(array)系使用一種由雙層多晶娃堆疊所形成的閘極(Dual poly-Si gate)，且在此閘極結(jié)構(gòu)中多晶硅通常會以氧化物-氮化物-氧化物(oxide-nitride-oxide, 0N0)所構(gòu)成的介電材料作區(qū)隔,組件操作時將電子由基板注入底層的多晶硅中達到儲存數(shù)據(jù)(data)的功能。然而，此由雙層多晶硅閘極所形成的內(nèi)存數(shù)組由于只能儲存單一位的數(shù)據(jù)，故較不利于提升內(nèi)存容量。因此另一種衍生的閃存使用硅-氧化物-氮化物-氧化物-硅(S0N0S)作為數(shù)據(jù)儲存單元即因應(yīng)而生，而且可以作到一個晶體管(transistor)同時儲存二個位的功能,如此可以達到縮小組件尺寸及提升內(nèi)存的容量。S0N0S組件的操作方式例舉如下。
[0004]在S0N0S內(nèi)存進行程序化的時候，電荷會從基底轉(zhuǎn)移至0N0結(jié)構(gòu)中的氮化硅層。舉例來說，使用者會先施加電壓到閘極(柵極)和漏極并建立垂直電場(vertical electricfield))及橫向電場(lateral electric field),然后通過這些電場沿著信道來增加電子的運行速度。當(dāng)電子沿著信道移動時，一部份的電子會獲得足夠的能量并越過底部二氧化硅層的位能障壁而被陷捕(trap)在0N0結(jié)構(gòu)的氮化硅層中。由于接近漏極區(qū)的電場最強，因此電子通常會陷捕在靠近漏極的區(qū)域。反之，當(dāng)操作者將施加到源極與漏極區(qū)域的電位進行反向時，電子則會沿著信道朝相反的方向前進，并被注入到靠近源極區(qū)域的氮化硅層中。由于部分氮化硅層并不導(dǎo)電，這些引入到氮化硅層中的電荷傾向于維持在局部區(qū)域(localized)。因此，根據(jù)所施加的電壓，電荷可儲存在單一氮化硅層中的各不同區(qū)域中。
[0005]然而，以現(xiàn)今S0N0S內(nèi)存架構(gòu)而言，在陷補(trap)電荷以及保留(retain)電荷的效率上仍不夠完美，包括陷補電荷的位置(site)不夠多或是被陷補的的電荷容易流失等缺點。因此如何改良現(xiàn)有S0N0S架構(gòu)來提升組件的整體效率與可靠度即為現(xiàn)今一重要課題。


【發(fā)明內(nèi)容】

[0006]本發(fā)明較佳實施例是揭露一種硅-氧化物-氮化物-氧化物-硅(S0N0S)組件，包含基底；第一氧化層設(shè)于該基底上；富娃陷補層(silicon-rich trapping layer)設(shè)于該第一氧化層上；含氮層設(shè)于該富娃陷補層上；富娃氧化層(silicon-rich oxide layer)設(shè)于該含氮層上；以及多晶硅層設(shè)于該富硅氧化層上。
[0007]依據(jù)本發(fā)明之另一實施例，是揭露一種制作硅-氧化物-氮化物-氧化物-硅(S0N0S)組件的方法。首先提供基底，然后形成第一氧化層于該基底上。接著形成氮化硅層于該第一氧化層上、進行第一娃甲燒浸泡(silane soak)工藝、通入氨氣與娃甲燒以形成富娃陷補層于該第一氧化層上、形成含氮層于該富娃陷補層上、形成富娃氧化層于該含氮層上以及形成多晶硅層于該富硅氧化層上。
[0008]圖式簡單說明
[0009]第1圖為本發(fā)明較佳實施例制作S0N0S內(nèi)存之示意圖。
[0010]符號說明
[0011]12 基底14 氧化層
[0012]16 富硅陷補層 18 氮化硅層
[0013]20 富硅層22 含氮層
[0014]24 富硅氧化層 26 氧化層
[0015]28 多晶硅層
[0016]實施方式
[0017]請參照第1圖，第1圖為本發(fā)明較佳實施例制作S0N0S內(nèi)存之示意圖。如第1圖所示，首先提供基底12,例如由砷化鎵、娃覆絕緣(silicon on insulator, SOI)層、嘉晶層、娃鍺層或其它半導(dǎo)體基底材料所構(gòu)成的基底。接著形成穿遂氧化層(tunnel oxide),例如氧化層14于基底12上，然后再形成富娃陷補層(silicon-rich trapping layer) 16于氧化層14上。
[0018]依據(jù)本發(fā)明之較佳實施例，富娃陷補層16可包含氮化娃層18與富娃層(silicon-rich layer) 20,例如富娃氮化娃層(silicon-rich SiN layer)或富娃氮氧化娃層(silicon-rich S1N layer)。換句話說，富娃陷補層16可包含由氮化娃層18與富娃氮化娃層所構(gòu)成之復(fù)合層，或氮化娃層18與富娃氮氧化娃層所構(gòu)成之復(fù)合層。
[0019]依據(jù)本發(fā)明之較佳實施例，若欲制作氮化硅層18與富硅氮化硅層之復(fù)合層時，可先對氧化層14進行氨氣浸泡(ammonia soak)工藝，接著通入氨氣與娃甲燒(silane),并搭配進行微波等離子體輔助化學(xué)氣相沉積(microwave PECVD)工藝以形成氮化娃層18于氧化層12上。接著于等離子體關(guān)閉(plasma off)狀態(tài)下對氮化硅18層進行硅甲烷浸泡(silane soak)工藝,然后于等離子體開啟(plasma on)狀態(tài)下通入氨氣與娃甲燒以形成由富硅氮化硅層所構(gòu)成之富硅層20，如此即于氧化層14上形成由氮化硅層18與富硅氮化硅層所構(gòu)成的富硅陷補層16。
[0020]反之，若欲制作氮化硅層18與富硅氮氧化硅層之復(fù)合層時，可先同樣對氧化層14進行氨氣浸泡工藝，接著通入氨氣與硅甲烷，并搭配進行微波等離子體輔助化學(xué)氣相沉積工藝以形成氮化硅層18于氧化層14上。隨后先于等離子體關(guān)閉狀態(tài)下對氮化硅層18進行硅甲烷浸泡工藝，然后于等離子體開啟狀態(tài)下通入氨氣、氧氣與硅甲烷以形成由富硅氮氧化硅層所構(gòu)成的富硅層20，如此即于氧化層14上形成由氮化硅層18與富硅氮氧化硅層所構(gòu)成的富硅陷補層16。
[0021]依據(jù)本發(fā)明之較佳實施例，氮化硅18層的厚度較佳小于10埃，富硅層20，包括富娃氮化娃層或富娃氮氧化娃層的厚度小于15埃,但不局限于此。
[0022]另外依據(jù)本發(fā)明之一實施例，進行硅甲烷浸泡工藝以形成富硅陷補層時可選擇性利用氦氣進行預(yù)清洗(pre-clean)，且此預(yù)清洗之溫度較佳控制高于攝氏300度。其次，硅甲燒浸泡可選擇在大氣壓力(atmospheric)或負(fù)壓(sub-atmospheric)環(huán)境下在同一反應(yīng)室(same chamber tool)中完成,此皆屬本發(fā)明所涵蓋之范圍。
[0023]接著形成含氮層(nitrogen-containing layer) 22于富娃陷補層16上,其中含氮層22可包含氮化硅層或氮氧化硅層。類似于前述形成富硅陷補層16的方式，若欲制作氮化硅層為含氮層時，可通入氨氣與硅甲烷以形成氮化硅層。而若欲制作氮氧化硅層為含氮層時，可直接通入氨氣、氧氣與硅甲烷以形成氮氧化硅層。依據(jù)本發(fā)明之較佳實施例，含氮層22的厚度較佳為10-30埃，但不局限于此。
[0024]另外，本發(fā)明之富硅陷補層16中雖包含前述氮化硅層與富硅氮化硅層，以及氮化硅層與富硅氮氧化硅層等兩種實施例，且含氮層22也可包含氮化硅層與氮氧化硅層等兩種材料配置，但依據(jù)本發(fā)明之較佳作法，當(dāng)富硅陷補層16由氮化硅層與富硅氮化硅層所構(gòu)成時，含氮層22較佳由氮化娃層所構(gòu)成。而當(dāng)富娃陷補層16由氮化娃層與富娃氮氧化娃層所構(gòu)成時，含氮層22則較佳由氮氧化硅層所構(gòu)成。不過需注意的是，本較佳實施例之組合雖以上述材料搭配為例，但富硅陷補層16與含氮層22的材料配置均可依據(jù)產(chǎn)品的需求任意組合，并不局限于此配置方式，
[0025]接著于等離子體關(guān)閉狀態(tài)下對含氮層22進行硅甲烷浸泡工藝，然后于等離子體開啟狀態(tài)下通入氧氣與硅甲烷以形成富硅氧化層24于含氮層22上。
[0026]隨后可選擇性形成另一氧化層26于富硅氧化層24上，接著再形成控制閘極(control gate)，例如多晶硅層28于氧化層26上，至此完成本發(fā)明較佳實施例S0N0S內(nèi)存中主體單元的制作。之后于主體單元周圍側(cè)壁形成間隙壁(圖未示)，并可依據(jù)工藝或產(chǎn)品需求接續(xù)形成選擇電極(select gate)、源極/漏極區(qū)域、層間介電層、自對準(zhǔn)金屬硅化物(salicide)、接觸插塞等組件,在此不另加贅述。
[0027]需注意的是，本較佳實施例所揭露的S0N0S內(nèi)存雖于含氮層22與多晶娃層28之間同時設(shè)置富硅氧化硅層24與氧化硅26層，但不局限于此設(shè)計，本發(fā)明又可依據(jù)產(chǎn)品的需求省略氧化娃層26的設(shè)置,而僅設(shè)置富娃氧化娃層24于含氮層22與多晶娃層28之間，或省略富娃氧化娃層24的設(shè)置,而僅設(shè)置原本氧化娃層26于含氮層22與多晶娃層28之間，而完成另一種S0N0S組件的制作。
[0028]另外，依據(jù)本發(fā)明之其它實施例，制作氮化硅層18、富硅層20以及含氮層22等三層包含氮化物的材料層時并不局限于上述所揭露的方法，又可選擇以離子布植(implant)、微波等離子體輔助化學(xué)氣相沉積(microwave PECVD)、脈沖雷射(pulse laser)或高能量福射線(high energy radiat1n)等方式來完成。
[0029]其次，上述實施例中所有含氮之材料層，例如富硅陷補層16與含氮層22，以及/或所有0N0堆疊結(jié)構(gòu)，包括氧化層14、富硅陷補層16、含氮層22、富硅氧化層24以及氧化層26等均較佳于同一反應(yīng)室中完成,但不局限于此。
[0030]接著,本發(fā)明又可選擇以金屬或復(fù)合金屬(composite metal)等其它材料來替換多晶硅層28，而完成另一種型態(tài)的內(nèi)存組件，此實施例也屬本發(fā)明所涵蓋的范圍。
[0031]另外依據(jù)上述工藝，本發(fā)明另揭露一種S0N0S組件結(jié)構(gòu)，其主要包含基底12、氧化層14設(shè)于基底12上、富娃陷補層16設(shè)于氧化層14上、含氮層22設(shè)于富娃陷補層16上、富娃氧化層24設(shè)于含氮層22上、氧化層26設(shè)于富娃氧化層24上以及多晶娃層28設(shè)于氧化層26上。
[0032]依據(jù)本發(fā)明之較佳實施例，S0N0S組件中的0N0堆疊結(jié)構(gòu)之高度較佳為30_60埃，其中富硅陷補層16中的氮化硅層18的厚度較佳小于10埃且富硅層20的厚度較佳小于15埃。接著，含氮層22的厚度較佳為10-30埃，以及富硅氧化層24的厚度較佳小于15埃。
[0033]依據(jù)前述之工藝與結(jié)構(gòu)，本發(fā)明之S0N0S組件主要具有以下特征及優(yōu)點:
[0034]首先，本發(fā)明較佳于習(xí)知S0N0S組件之0Ν0堆疊結(jié)構(gòu)中額外增添兩個接口層，包括富硅陷補層16以及富硅氧化層24。其中本發(fā)明之富硅陷補層16，包括上述實施例之氮化硅層與富硅氮化硅層，以及氮化硅層與富硅氮氧化硅層等兩種實施例較佳用來提升陷補電荷的能力。舉例來說，富硅陷補層16中的第一層材料層，例如氮化硅層，較佳用來作為一道柵欄，使電荷進入富硅陷補層16時較容易被抓住，并可同時避免陷補的電荷流失(leakage)。富硅陷補層16中的第二層材料層，例如上述之富硅氮化硅層或富硅氮氧化硅層則可提供較多數(shù)量的陷補電荷位置(trapping site)，并同時作為陷補電荷的主體材料層。
[0035]其次，本發(fā)明之富硅氧化層24與富硅陷補層16中的富硅氮化硅層或富硅氮氧化硅層同樣具有較多陷補電荷位置，因此電荷除了容易被陷補外也容易流失。通過富硅氧化層24的設(shè)置，本發(fā)明可使靠近含氮層22頂部的電荷較為容易流出整個組件。綜上所述，依據(jù)上述所提出之架構(gòu)，本發(fā)明可利用富硅陷補層以及富硅氧化層這兩道關(guān)卡來改善現(xiàn)有S0N0S組件在陷補(trap)電荷以及保留(retain)電荷的效率上的缺點，由此提升整個內(nèi)存組件的整體效能。
【權(quán)利要求】
1.一種硅-氧化物-氮化物-氧化物-硅(SONOS)組件，包含: 基底； 第一氧化層設(shè)于該基底上； 富娃陷補層(silicon-rich trapping layer)設(shè)于該第一氧化層上； 含氮層設(shè)于該富娃陷補層上； 富娃氧化層(silicon-rich oxide layer)設(shè)于該含氮層上；以及 多晶硅層設(shè)于該富硅氧化層上。
2.如權(quán)利要求1所述的S0N0S組件，其中該富硅陷補層包含氮化硅層以及富硅氮化硅層(silicon-rich SiN layer),該氮化娃層的厚度小于10埃且該富娃氮化娃層的厚度小于15埃。
3.如權(quán)利要求1所述的S0N0S組件，其中該富硅陷補層包含氮化硅層以及富硅氮氧化娃層(silicon-rich S1N layer),其中該氮化娃層的厚度小于10埃且該富娃氮氧化娃層的厚度小于15埃。
4.如權(quán)利要求1所述的S0N0S組件，其中該含氮層包含氮化硅層，且該氮化硅層的厚度為10-30埃。
5.如權(quán)利要求1所述的S0N0S組件，其中該含氮層包含氮氧化硅層，且該氮氧化硅層的厚度為10-30埃。
6.如權(quán)利要求1所述的S0N0S組件，其中該富硅氧化層的厚度小于15埃。
7.如權(quán)利要求1所述的S0N0S組件，另包含第二氧化層設(shè)于該富硅氧化層與該多晶硅層之間。
8.一種制作硅-氧化物-氮化物-氧化物-硅(S0N0S)組件的方法，包含: 提供基底； 形成第一氧化層于該基底上； 形成氮化娃層于該第一氧化層上； 進行第一硅甲烷浸泡(silane soak)制程； 通入氨氣與硅甲烷以形成富硅陷補層于該第一氧化層上； 形成含氮層于該富娃陷補層上； 形成富硅氧化層于該含氮層上；以及 形成多晶硅層于該富硅氧化層上。
9.如權(quán)利要求9所述的制作S0N0S組件的方法，另包含: 對該第一氧化層進行氨氣浸泡工藝；以及 通入氨氣與硅甲烷以形成該氮化硅層。
10.如權(quán)利要求9所述的制作S0N0S組件的方法，另包含進行微波等離子體輔助化學(xué)氣相沉積(microwave PECVD)工藝以形成該氮化娃層。
11.如權(quán)利要求9所述的制作S0N0S組件的方法，其中該富硅陷補層包含富硅氮化硅層。
12.如權(quán)利要求11所述的制作S0N0S組件的方法，另包含: 于等離子體關(guān)閉(Plasma off)狀態(tài)下對該氮化硅層進行該第一硅甲烷浸泡工藝；以及 于等離子體開啟(Plasma on)狀態(tài)下通入氨氣與硅甲烷以形成該富硅氮化硅層。
13.如權(quán)利要求9所述的制作S0N0S組件的方法，其中該富硅陷補層包含富硅氮氧化硅層。
14.如權(quán)利要求13所述的制作S0N0S組件的方法，另包含: 于等離子體關(guān)閉狀態(tài)下對該氮化硅層進行該第一硅甲烷浸泡工藝；以及 于等離子體開啟狀態(tài)下通入氨氣、氧氣與硅甲烷以形成該富硅氮氧化硅層。
15.如權(quán)利要求9所述的制作S0N0S組件的方法，其中該含氮層包含氮化硅層。
16.如權(quán)利要求9所述的制作S0N0S組件的方法，其中該含氮層包含氮氧化硅層。
17.如權(quán)利要求16所述的制作S0N0S組件的方法，另包含: 于等離子體關(guān)閉狀態(tài)下對該氮化硅層進行第二硅甲烷浸泡工藝；以及 于等離子體開啟狀態(tài)下通入氨氣、氧氣與硅甲烷以形成該氮氧化硅層。
18.如權(quán)利要求9所述的制作S0N0S組件的方法，其中形成該多晶硅層前另包含形成第二氧化層于該富硅氧化層上。
19.如權(quán)利要求9所述的制作S0N0S組件的方法，其中進行該第一硅甲烷浸泡工藝另包含利用氦氣進行預(yù)清洗(pre-clean),且該預(yù)清洗之溫度高于攝氏300度。
20.如權(quán)利要求9所述的制作S0N0S組件的方法，其中進行該第一硅甲烷浸泡工藝是于大氣壓力(atmospheric)或負(fù)壓(sub-atmospheric)環(huán)境下在同一反應(yīng)室(same chambertool)中完成。
【文檔編號】H01L21/8247GK104253129SQ201310254596
【公開日】2014年12月31日 申請日期:2013年6月25日 優(yōu)先權(quán)日:2013年6月25日
【發(fā)明者】楊進盛, 陳建宏 申請人:聯(lián)華電子股份有限公司