具有多級(jí)互連的半導(dǎo)體器件及其形成方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體器件和制造半導(dǎo)體器件的方法。一個(gè)示例性的半導(dǎo)體器件包括襯底，該襯底包括分開源極和漏極（S/D）部件的柵極結(jié)構(gòu)。該半導(dǎo)體器件進(jìn)一步包括形成在襯底上方的第一介電層，該第一介電層包括與S/D部件電接觸的第一互連結(jié)構(gòu)。該半導(dǎo)體器件進(jìn)一步包括形成在第一介電層上方的中間層，該中間層具有與第一互連結(jié)構(gòu)基本上共面的頂面。該半導(dǎo)體器件進(jìn)一步包括形成在中間層上方的第二介電層，該第二介電層包括與第一互連結(jié)構(gòu)電接觸的第二互連結(jié)構(gòu)和與柵極結(jié)構(gòu)電接觸的第三互連結(jié)構(gòu)。本發(fā)明還提供了一種具有多級(jí)互連的半導(dǎo)體器件及其形成方法。
【專利說(shuō)明】具有多級(jí)互連的半導(dǎo)體器件及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種具有多級(jí)互連的半導(dǎo)體器件及其形成方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了迅速的發(fā)展。在IC的發(fā)展過(guò)程中，通常增大了功能密度(即，每個(gè)芯片區(qū)域的互連器件數(shù)量)，而減小了幾何尺寸(即，使用制造工藝可以產(chǎn)生的最小部件)。這種按比例縮小的工藝的優(yōu)點(diǎn)在于提高了生產(chǎn)效率并且降低了相關(guān)費(fèi)用。這種按比例縮小也增加了 IC的加工和制造的復(fù)雜性，并且為了實(shí)現(xiàn)這些發(fā)展，IC的加工和制造也需要類似的發(fā)展。
[0003]例如，當(dāng)半導(dǎo)體工業(yè)發(fā)展到追求更高器件密度、更高性能以及更低費(fèi)用的納米技術(shù)工藝節(jié)點(diǎn)時(shí)，在制造和設(shè)計(jì)兩者方面的挑戰(zhàn)導(dǎo)致出現(xiàn)在單個(gè)襯底上制造不同類型的集成電路器件的發(fā)展。然而，隨著按比例減小的繼續(xù)，在單個(gè)襯底上形成用于不同類型集成電路器件的互連被證實(shí)是困難的。因此，盡管現(xiàn)有的集成器件和集成電路器件的制造方法已經(jīng)大體上滿足其預(yù)期的目的，但并不是在所有方面均完全令人滿意的。

【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括:襯底，包括將源極和漏極(S/D)部件分隔開的柵極結(jié)構(gòu)；第一介電層，形成在所述襯底上方，所述第一介電層包括與所述S/D部件電接觸的第一互連結(jié)構(gòu)；中間層，形成在所述第一介電層上方，所述中間層的底面與所述第一互連結(jié)構(gòu)的頂面基本上共面；以及第二介電層，形成在所述中間層上方，所述第二介電層包括與所述第一互連結(jié)構(gòu)電接觸的第二互連結(jié)構(gòu)和與所述柵極結(jié)構(gòu)電接觸的第三互連結(jié)構(gòu)。
[0005]在所述半導(dǎo)體器件中，進(jìn)一步包括:設(shè)置在所述S/D部件上的硅化物層，所述硅化物層介于所述S/D部件和所述第一互連結(jié)構(gòu)之間。
[0006]在所述半導(dǎo)體器件中，進(jìn)一步包括:設(shè)置在所述硅化物層上的阻擋層，所述阻擋層介于所述硅化物層和所述第一互連結(jié)構(gòu)之間。
[0007]在所述半導(dǎo)體器件中，所述中間層包括硬掩模。
[0008]在所述半導(dǎo)體器件中，所述第一互連結(jié)構(gòu)、所述第二互連結(jié)構(gòu)和所述第三互連結(jié)構(gòu)包括選自于由鋁(Al)、鎢(W)和銅(Cu)所構(gòu)成的組中的材料。
[0009]在所述半導(dǎo)體器件中，所述中間層的高度在大約30埃至大約300埃的范圍內(nèi)。
[0010]在所述半導(dǎo)體器件中，所述柵極結(jié)構(gòu)包括柵極電介質(zhì)和柵電極，所述柵電極與所述第三互連結(jié)構(gòu)電接觸。
[0011]根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括:襯底，包括橫跨溝道區(qū)域且將源極和漏極(S/D)部件分隔開的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵電極，所述柵電極的頂面在第一平面中；第一介電層，形成在所述S/D部件上方；第一互連結(jié)構(gòu)，延伸穿過(guò)所述第一介電層并且延伸穿過(guò)形成在所述第一介電層上方的中間層，所述第一互連結(jié)構(gòu)與所述S/D部件電接觸，所述第一互連結(jié)構(gòu)的頂面在第二平面中，所述第二平面不同于所述柵極結(jié)構(gòu)的頂面所在的所述第一平面；第二介電層，形成在所述中間層上方；第二互連結(jié)構(gòu)，延伸穿過(guò)所述第二介電層，所述第二互連結(jié)構(gòu)與所述第一互連結(jié)構(gòu)電接觸；以及第三互連結(jié)構(gòu)，延伸穿過(guò)所述第二介電層且延伸穿過(guò)所述中間層，所述第三互連結(jié)構(gòu)與所述柵極結(jié)構(gòu)電接觸。
[0012]在所述半導(dǎo)體結(jié)構(gòu)中，進(jìn)一步包括:設(shè)置在所述S/D部件上的硅化物層，所述硅化物層介于所述S/D部件和所述第一互連結(jié)構(gòu)之間。
[0013]在所述半導(dǎo)體結(jié)構(gòu)中，進(jìn)一步包括:設(shè)置在硅化物層上的阻擋層，所述阻擋層介于所述硅化物層和所述第一互連結(jié)構(gòu)之間。
[0014]在所述半導(dǎo)體結(jié)構(gòu)中，所述中間層包括硬掩模。
[0015]在所述半導(dǎo)體結(jié)構(gòu)中，所述第一互連結(jié)構(gòu)、所述第二互連結(jié)構(gòu)和所述第三互連結(jié)構(gòu)包括選自于由鋁(Al)、鎢(W)和銅(Cu)所構(gòu)成的組中的材料。
[0016]根據(jù)本發(fā)明的又一方面，提供了一種制造方法，包括:提供襯底，所述襯底包括將源極和漏極(S/D)部件分隔開的柵極結(jié)構(gòu)；在所述襯底上方形成第一介電層，所述第一介電層包括與所述S/D部件電接觸的第一互連結(jié)構(gòu)；在所述第一介電層上方形成中間層，所述中間層的底面與所述第一互連結(jié)構(gòu)的頂面基本上共面；以及在所述中間層上方形成第二介電層，所述第二介電層包括與所述第一互連結(jié)構(gòu)電接觸的第二互連結(jié)構(gòu)和與所述柵極結(jié)構(gòu)電接觸的第三互連結(jié)構(gòu)。
[0017]在所述方法中，進(jìn)一步包括:在所述S/D部件上方形成硅化物層，所述硅化物層介于所述S/D部件和所述第一互連結(jié)構(gòu)之間。
[0018]在所述方法中，進(jìn)一步包括:在所述硅化物層上方形成阻擋層，所述阻擋層介于所述硅化物層和所述第一互連結(jié)構(gòu)之間。
[0019]在所述方法中，形成所述中間層包括:形成硬掩模。
[0020]在所述方法中，所述第一互連結(jié)構(gòu)、所述第二互連結(jié)構(gòu)和所述第三互連結(jié)構(gòu)包括選自于由鋁(Al)、鎢(W)和銅(Cu)所構(gòu)成的組中的材料。
[0021]在所述方法中，所述中間層的厚度在大約30埃至大約300埃的范圍內(nèi)。
[0022]在所述方法中，所述柵極結(jié)構(gòu)包括柵極電介質(zhì)和柵電極。
[0023]在所述方法中，所述襯底是體硅或絕緣體上硅(SOI)。
【專利附圖】

【附圖說(shuō)明】
[0024]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒(méi)有被按比例繪制并且僅僅用于說(shuō)明的目的。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
[0025]圖1是流程圖，示出了根據(jù)本發(fā)明的多個(gè)方面制造半導(dǎo)體器件的方法；
[0026]圖2-圖18示出了根據(jù)圖1的方法，半導(dǎo)體器件的一個(gè)實(shí)施例在制造的各個(gè)階段中的概括的截面?zhèn)纫晥D。
【具體實(shí)施方式】[0027]為了實(shí)施本發(fā)明的不同特征，下面的公開內(nèi)容提供了不同的實(shí)施例或?qū)嵗?。下面描述了部件和布置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例并不是限制性的。例如，例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實(shí)施例，也可以包括其他部件可以形成在第一部件和第二部件之間使得第一部件和第二部件不直接接觸的實(shí)施例。另外，本發(fā)明可以在多個(gè)實(shí)例中重復(fù)參考符號(hào)和/或字符。這種重復(fù)用于簡(jiǎn)化和清楚，并且其本身不表示所述多個(gè)實(shí)施例和/或配置之間的關(guān)系。同時(shí)，在不背離本發(fā)明的范圍的條件下可以不同于在此示出的示例性實(shí)施例的方式布置、組合或配置此處公開的部件。應(yīng)該理解，盡管此處沒(méi)有明確地描述，但本領(lǐng)域的技術(shù)人員將能夠得出各種體現(xiàn)本發(fā)明的原則的等效方式。
[0028]現(xiàn)代半導(dǎo)體器件可以使用互連在半導(dǎo)體晶圓上的各個(gè)組件和部件之間執(zhí)行電布線以及與外部器件建立電連接。該互連結(jié)構(gòu)可以包括在不同互連層的金屬線之間提供電連接的多個(gè)通孔/觸點(diǎn)。隨著半導(dǎo)體器件制造技術(shù)持續(xù)發(fā)展，半導(dǎo)體器件上的各種部件的尺寸變得越來(lái)越小，包括形成互連的通孔和金屬線的尺寸。這導(dǎo)致出現(xiàn)了制造挑戰(zhàn)。例如，互連的形成可以包括一種或更多種光刻、蝕刻和沉積工藝。與這些工藝相關(guān)的變化(例如，表面狀況變化，臨界尺寸統(tǒng)一性變化或光刻疊加錯(cuò)誤)不利地影響半導(dǎo)體器件的性能。另外聲明，器件按比例縮小工藝可能對(duì)用于形成互連的工藝提出更為嚴(yán)格的要求。因此，需要不受到上述問(wèn)題影響的制造方法和器件。
[0029]根據(jù)本發(fā)明的多個(gè)方面，公開了一種包括互連結(jié)構(gòu)的半導(dǎo)體器件。該互連結(jié)構(gòu)包括多個(gè)金屬層。除了其他的以外，形成多個(gè)金屬層的方法可以考慮通過(guò)改善半導(dǎo)體器件的表面狀況和臨界尺寸來(lái)減少制造變化。下面將更為詳細(xì)地描述包括諸如，互連結(jié)構(gòu)的半導(dǎo)體器件的各個(gè)方面。
[0030]參考圖1和圖2至圖18，下面將集中描述方法100和半導(dǎo)體器件200。圖1是根據(jù)本發(fā)明的多個(gè)方面制造集成電路器件的方法100的流程圖。方法100以框102為開始，其中，提供了包括柵極結(jié)構(gòu)的襯底。該襯底可以包括處在柵極結(jié)構(gòu)的任意一側(cè)上的源極和漏極S/D部件。在框104中,在襯底上方形成了第一介電層，在第一介電層上方形成了硬掩模，在硬掩模上方形成了犧牲的介電層，并且在犧牲的介電層上方形成了第一圖案化的光刻膠。該方法繼續(xù)進(jìn)行框106，其中，使用第一圖案化的光刻膠蝕刻犧牲的介電層、硬掩模以及第一介電層，由此形成了第一溝槽且露出襯底的頂面。該方法繼續(xù)進(jìn)行框108，其中，在第一溝槽內(nèi)的襯底的被露出的頂面上方形成第一互連結(jié)構(gòu)并且在襯底上執(zhí)行第一化學(xué)機(jī)械拋光(CMP)工藝，由此露出硬掩模的頂面且平坦化襯底的頂面。在框110中，在硬掩模上方形成第二介電層且在第二介電層上方形成第二圖案化的光刻膠。該方法繼續(xù)進(jìn)行框112，其中，使用第二圖案化的光刻膠蝕刻第二介電層，從而形成第二溝槽且露出第一互連的頂面并且由此形成第三溝槽且露出柵極結(jié)構(gòu)的頂面。在框114中，在第二溝槽內(nèi)的第一互連的露出的頂面上方形成第二互連且在第三溝槽內(nèi)的柵極結(jié)構(gòu)的露出的頂面上方形成第三互連，且執(zhí)行第二 CMP工藝來(lái)平坦化襯底的頂面。方法100繼續(xù)進(jìn)行框116，其中，完成了集成電路器件的制造?？梢栽诜椒?00之前、期間和之后提供額外的步驟且對(duì)于該方法的其他實(shí)施例而言所描述的步驟中的一些可以被替換或刪除。下面的論述示出了可以根據(jù)圖1的方法100制造的半導(dǎo)體器件200的多個(gè)實(shí)施例。
[0031]圖2至圖18示出了根據(jù)圖1的方法，半導(dǎo)體器件200的一個(gè)實(shí)施例在制造的多個(gè)階段中的概括性的頂部視圖和截面?zhèn)纫晥D。應(yīng)該理解，半導(dǎo)體器件200可以包括多個(gè)其他器件和部件，諸如，晶體管(例如，雙極結(jié)型晶體管)、電阻器、電容器、二極管、熔絲等。因此，為了清楚而簡(jiǎn)化了圖2-圖18從而更好地理解本發(fā)明的發(fā)明理念?？梢詫㈩~外的部件添加到半導(dǎo)體器件200中，并且在半導(dǎo)體器件200的其他實(shí)施例中下面所述的部件中的一些可以被替換或刪除。
[0032]參考圖2，示出了半導(dǎo)體器件的概括性的截面?zhèn)纫晥D。半導(dǎo)體器件200包括襯底210。襯底210，例如，可以是塊襯底或絕緣體上硅(SOI)襯底。該襯底可以包括元素半導(dǎo)體，諸如，晶體結(jié)構(gòu)中的硅或鍺；化合物半導(dǎo)體，諸如，硅鍺、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦，和/或銻化銦；或它們的組合。可以使用隔離通過(guò)注入氧化物(SIM0X)、晶圓接合和/或其他適合的方法的來(lái)制造SOI襯底。應(yīng)該理解，雖然本發(fā)明提供了示例性的襯底，但本發(fā)明和權(quán)利要求的范圍并不應(yīng)局限于具體的實(shí)例，除非特別聲明。
[0033]仍參考圖2，襯底210包括柵極結(jié)構(gòu)212，該柵極結(jié)構(gòu)橫跨具有形成在任意一側(cè)上的源極/漏極(S/D)部件214的溝道區(qū)域。該S/D部件可以包括輕摻雜的S/D部件和重?fù)诫s的S/D部件?？梢酝ㄟ^(guò)將P型或η型摻雜物或雜質(zhì)注入到襯底210中而形成該S/D部件。可以通過(guò)包括熱氧化、多晶硅沉積、光刻、離子注入、蝕刻的方法以及各種其他方法來(lái)形成S/D部件214?？梢詮耐ㄟ^(guò)外延工藝形成的S/D部件中得到S/D部件214。
[0034]仍參考圖2，柵極結(jié)構(gòu)212可以包括柵極介電層216，該層包括形成在襯底210上方的界面層/高k介電層。界面層可以包括形成在襯底210上的氧化硅層(Si02)或氮氧化硅(SiON)。高k介電層可以通過(guò)原子層沉積(ALD)或其他適合的技術(shù)形成在界面層上。高k介電層可以包括氧化鉿(Hf02)?？蛇x地，該高k介電層可以任選地包括其他高k電介質(zhì)，諸如，Ti02、HfZrO, Ta203、HfSi04、Zr02、ZrSi02、它們的組合或其他適合的材料。另外，高k柵極介電層可以包括多層配置，諸如，Hf02/Si02或Hf02/Si0N。
[0035]柵極結(jié)構(gòu)212可以另外包括形成在柵極介電層216上方的柵電極218。形成柵電極218可以包括形成多個(gè)層，例如，界面層、介電層、聞k層、復(fù)蓋層、功函金屬和棚電極?？梢允褂孟葨艠O工藝或后柵極工藝進(jìn)行處理。先柵極工藝包括形成最終柵極結(jié)構(gòu)。后柵極工藝包括形成偽柵極結(jié)構(gòu)以及在后續(xù)的處理中執(zhí)行柵極替換工藝，該柵極替換工藝包括去除偽柵極結(jié)構(gòu)和根據(jù)上述方法形成最終柵極結(jié)構(gòu)。
[0036]柵極結(jié)構(gòu)212包括形成在柵電極218的側(cè)壁上和襯底210上的柵極隔離件220。通過(guò)任意適合的工藝將柵極隔離件220形成為任意適合的厚度。柵極隔離件220包括介電材料，諸如，氮化硅、氧化硅、氮氧化硅、其他適合的材料和/或它們的組合。
[0037]進(jìn)一步參考圖2，形成在襯210上方的是處在柵極結(jié)構(gòu)212上的第一介電層222。第一介電層222可以包括氧化硅、等離子體增強(qiáng)的氧化物(ΡΕ0Χ)、氮氧化硅、低k材料或其他適合的材料?？梢酝ㄟ^(guò)化學(xué)汽相沉積(CVD)、高密度等離子體CVD (HDP-CVD)、旋涂、物理汽相沉積(PVD或?yàn)R射)、等離子體增強(qiáng)的CVD或其他適合的方法形成第一介電層222。CVD工藝，例如，可以使用化學(xué)藥劑，包括六氯乙硅烷(HCD或Si2C16)、二氯甲硅烷(DCS或SiH2C12)、雙(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)。在本實(shí)施例中，通過(guò)化學(xué)機(jī)械剖光(CMP)工藝平坦化介電層222的頂面。該CMP工藝停止在柵極結(jié)構(gòu)212的頂面上。在可選的實(shí)施例中，不執(zhí)行CMP工藝。
[0038]參考圖3，在第一介電層222上方和柵極結(jié)構(gòu)218上方形成中間層224。在本實(shí)施例中，中間層224是硬掩模層。在可選的實(shí)施例中，中間層224是任意適合的層。雖然本發(fā)明將以中間層224是硬掩模的實(shí)例繼續(xù)，但應(yīng)該理解，本公開并不局限于這個(gè)實(shí)施例，除非特別聲明?？梢酝ㄟ^(guò)任意適合的工藝將硬掩模224形成為任意適合的厚度/高度(h)。例如，絕緣層214的高度(h)可以在大約30埃至大約300埃之間。形成在硬掩模224上方的是犧牲介電層226。該犧牲介電層226可以被用于保護(hù)下面的硬掩模224且有助于進(jìn)行處理。犧牲介電層226可以包括氧化硅、等離子體增強(qiáng)的氧化物(PEOX)、氮氧化硅、低k材料或其他適合的材料?？梢酝ㄟ^(guò)化學(xué)汽相沉積(CVD)、高密度等離子體CVD (HDP-CVD)、旋涂、物理汽相沉積(PVD或?yàn)R射)、等離子體增強(qiáng)的CVD、或其他適合的方法形成犧牲的介電層226。CVD工藝，例如，可以使用化學(xué)藥劑，包括六氯乙硅烷(HCD或Si2Cl6)、二氯甲硅烷(DCS或SiH2Cl2X雙(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6X
[0039]仍參考圖3，形成在犧牲的介電層226上的是圖案化的光刻膠層228。可以通過(guò)任意適合的工藝圖案化光刻膠層228。光刻膠層228圖案化可以包括以下處理步驟，軟烘焙、掩模校準(zhǔn)、曝光圖案、曝光后烘焙、顯影光刻膠和硬烘焙。也可以通過(guò)其他適合的方法(諸如，無(wú)掩模光刻、電子束寫入、離子束寫入和分子壓印)來(lái)實(shí)施或替代圖案化。在其他實(shí)施例中，圖案化的光刻膠層228包括下面的硬掩模。
[0040]參考圖4,通過(guò)蝕刻犧牲的介電層226、硬掩模224和第一介電層222的部分從而暴露出襯底210的頂面來(lái)形成第一組溝槽228。該蝕刻工藝使用圖案化的光刻膠層228來(lái)限定待被蝕刻的區(qū)域。該蝕刻工藝可以是單步驟或多步驟蝕刻工藝。另外，該蝕刻工藝可以包括濕式蝕刻、干式蝕刻或它們的組合。干式蝕刻工藝可以是各向異性蝕刻工藝。該蝕刻工藝可以使用反應(yīng)離子蝕刻(RIE)和/或其他適合的工藝。在一個(gè)實(shí)例中，使用的是包括有化學(xué)藥劑的干式蝕刻，該化學(xué)藥劑包括含氟氣體。在實(shí)例的發(fā)展中，干式蝕刻的化學(xué)藥齊抱括CF4、SF6或NF3。在本實(shí)施例中，蝕刻工藝是三步驟蝕刻工藝，其中，使用第一工藝來(lái)蝕刻犧牲的介電層226，使用第二工藝來(lái)蝕刻硬掩模224，以及使用第三工藝來(lái)蝕刻第一介電層222。
[0041]仍參考圖4，在蝕刻工藝之后，可以通過(guò)任意適合的工藝去除圖案化的光刻膠層228。例如，通過(guò)液態(tài)的“抗蝕劑剝離液”來(lái)去除第二圖案化的光刻膠層228，該抗蝕劑剝離液化學(xué)地改變抗蝕劑從而使得其不再粘附下面的硬掩模?？蛇x地，可以通過(guò)含等離子體的氧氣通過(guò)氧化來(lái)去除圖案化的光刻膠層228。
[0042]仍參考圖4，形成在S/D部件214上方的是硅化物層230?？梢允褂霉杌飳?30來(lái)減小后續(xù)形成的觸點(diǎn)/互連的接觸阻抗。形成硅化物層230可以包括在S/D部件214上沉積金屬層。用于硅化物的金屬層可以包括鈦、鎳、鈷、鉬、鈀、鎢、鉭、鉺或任意適合的材料。金屬層接觸襯底210的S/D部件214內(nèi)的硅。將具有適合溫度的退火工藝應(yīng)用于半導(dǎo)體器件200，從而使得金屬層和S/D部件214的硅發(fā)生反應(yīng)從而形成硅化物。所形成的硅化物層230可以具有任何適合的成分和相位，這由包括了退火溫度和金屬層厚度的多個(gè)參數(shù)來(lái)決定。在一些實(shí)施例中，可以在硅化物層上方形成金屬阻擋，由此來(lái)改進(jìn)可靠性。由于犧牲的介電層226處在硬掩模224上方，所以形成硅化物層并不影響硬掩模224 (例如，沒(méi)有金屬沉積在硬掩模224上)。
[0043]參考圖5，阻擋層232形成在半導(dǎo)體器件200上方且處在溝槽228內(nèi)的硅化物層230上方。阻擋層232可以是多層阻擋層，其包括由鈦(Ti)和氮化鈦(TiN)或任意合適的材料構(gòu)成的交替的層。沉積在阻擋層232上方且處在溝槽228內(nèi)的是被用于形成互連結(jié)構(gòu)234的導(dǎo)電材料。第一互連結(jié)構(gòu)234的導(dǎo)電材料包括金屬，諸如，鋁(Al)、鎢(W)和銅(Cu)?？梢酝ㄟ^(guò)化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、電鍍、其他適合的方法和/或它們的組合來(lái)形成第一互連結(jié)構(gòu)234。如所示的那樣，第一互連結(jié)構(gòu)234沉積在阻擋層232上方和硅化物層230上方并且與S/D部件214電接觸。由于犧牲的介電層226處在硬掩模224之上，所以形成第一互連結(jié)構(gòu)224并不影響硬掩模224 (例如，沒(méi)有導(dǎo)電材料沉積在硬掩模224上)。
[0044]參考圖6，執(zhí)行CMP工藝來(lái)去除半導(dǎo)體器件200的頂部上的多余材料并且平坦化半導(dǎo)體器件200的頂面。該CMP工藝停止在硬掩模224上。
[0045]參考圖7，形成第二介電層236和第二圖案化的光刻膠層238。第二介電層236在材料成分和形成方面大體上類似于第一介電層222。在可選的實(shí)施例中，它們是不同的。第二圖案化的光刻膠層238在材料成分和形成方面大體上類似于第一光刻膠層228(見(jiàn)圖2)。在可選的實(shí)施例中，它們是不同的。
[0046]參考圖8，通過(guò)蝕刻第二介電層236由此暴露出第一互連結(jié)構(gòu)234的頂面來(lái)形成第二組溝槽240，并且通過(guò)蝕刻第二介電層236和硬掩模224由此暴露出柵電極218的頂面來(lái)形成第三溝槽242。該蝕刻工藝使用圖案化的光刻膠層228來(lái)限定出待被蝕刻的區(qū)域。該蝕刻工藝可以是單步驟或多步驟蝕刻工藝。另外，該蝕刻工藝可以包括濕式蝕刻、干式蝕刻或它們的組合。干式蝕刻工藝可以是各向異性蝕刻工藝。該蝕刻工藝可以使用反應(yīng)離子蝕刻(RIE)和/或其他適合的工藝。在一個(gè)實(shí)例中，使用的是包括有化學(xué)藥劑的干式蝕刻，該化學(xué)藥劑包括含氟氣體。在實(shí)例的發(fā)展中，干式蝕刻的化學(xué)藥劑包括CF4、SF6或即3。在本實(shí)施例中，用于形成第二組溝槽240的蝕刻工藝是單步驟蝕刻工藝而用于形成第三溝槽242的蝕刻工藝是兩步驟蝕刻工藝。在用于形成第三溝槽242的兩步驟蝕刻工藝中，使用第一蝕刻來(lái)蝕刻第二介電層236而使用第二蝕刻來(lái)蝕刻?hào)烹姌O218上方的硬掩模224。
[0047]仍參考圖8，在蝕刻工藝之后，可以通過(guò)任意適合的工藝去除第二圖案化的光刻膠層238。例如，通過(guò)液態(tài)的“抗蝕劑剝離液”來(lái)去除第二圖案化的光刻膠層238，該抗蝕劑剝離液化學(xué)地改變抗蝕劑從而使得其不再粘附下面的硬掩模?？蛇x地，可以通過(guò)含等離子體的氧氣通過(guò)氧化來(lái)去除第二圖案化的光刻膠層238。
[0048]參考圖9-圖12，在可選的實(shí)施例中，除了使用上面參考圖7-圖8描述的單光刻/蝕刻工藝以外，還使用了獨(dú)立的光刻/蝕刻工藝來(lái)形成第二組溝槽240，并且使用獨(dú)立的光刻/蝕刻工藝來(lái)形成第三溝槽242。例如，如圖9所示，提供了具有被限定在S/D區(qū)域214上方的開口的圖案化的光刻膠244。隨后，如圖10中所示，使用蝕刻工藝來(lái)蝕刻第二介電層236，由此暴露出第一互連結(jié)構(gòu)234的頂面且形成第二組溝槽240。在該實(shí)例的發(fā)展中，如圖11所示，提供了另一個(gè)具有被限定在柵電極218之上的開口的圖案化的光刻膠246。圖案化的光刻膠246可以基本填充第二組溝槽240。在提供了圖案化的光刻膠246之后，如圖12所示，使用蝕刻工藝來(lái)蝕刻第二介電層236和硬掩模224，由此暴露出柵電極218的頂面。用于形成第二組溝槽240和第三溝槽242的兩個(gè)獨(dú)立的圖案化/蝕刻工藝如圖9-圖12所示可以被使用在光刻的分辨率受到局限從而使得圖案極為貼近無(wú)法被精確地限定(例如，臨界尺寸不符合單蝕刻工藝)的地方。應(yīng)該理解，參考圖9-圖12所描述的光刻膠244和246在材料成分和形成方面可以類似于光刻膠238。同時(shí)，應(yīng)該理解，參考圖9-圖12所描述的蝕刻工藝可以類似于參考圖7-圖8所描述的蝕刻工藝。
[0049]參考圖13-圖16，在可選的實(shí)施例中，除了圖9-圖12所示的首先形成第二溝槽240然后形成第三溝槽242以外，還可以先形成第三溝槽242然后再形成第二溝槽240。例如，如圖13所示，提供了具有被限定在柵電極218上方的開口的圖案化的光刻膠246。此后，如圖14所示，使用蝕刻工藝來(lái)蝕刻第二介電層236和硬掩模224，由此暴露出柵電極218的頂面且形成第三溝槽242。在該實(shí)例的發(fā)展中，如圖15所示，提供了另一個(gè)具有被限定在S/D區(qū)域214之上的開口的圖案化的光刻膠244。圖案化的光刻膠244可以基本填充第三溝槽242。在提供了圖案化的光刻膠244之后，如圖16所示，使用蝕刻工藝來(lái)蝕刻第二介電層236，由此暴露出第一互連結(jié)構(gòu)234的頂面且形成第二組溝槽240。用于形成第二組溝槽240和第三溝槽242的兩個(gè)獨(dú)立的圖案化/蝕刻工藝如圖13-圖16所提供的那樣可以被使用在光刻的分辨率受到局限從而使得圖案極為貼近無(wú)法被精確地限定(例如，臨界尺寸不符合單蝕刻工藝)的地方。應(yīng)該理解，參考圖13-圖16所描述的光刻膠244和246在材料成分和形成方面可以類似于光刻膠238。同時(shí)，應(yīng)該理解，參考圖13-圖16所描述的蝕刻工藝可以類似于參考圖7-圖8所描述的蝕刻工藝。
[0050]參考圖17，在溝槽(圖8，圖12和圖16的第二溝槽240和第三溝槽242)內(nèi)部，阻擋層248形成在半導(dǎo)體器件200之上。阻擋層248可以是多層阻擋層，其包括由鈦(Ti)和氮化鈦(TiN)或其他適合的材料所構(gòu)成的交替的層。沉積在阻擋層248上方且處在溝槽240內(nèi)的是用于形成第二互連結(jié)構(gòu)250和圖8、圖12和圖16的第三溝槽242中的柵電極218的互連結(jié)構(gòu)252的導(dǎo)電材料。第二互連結(jié)構(gòu)250和柵電極218的互連結(jié)構(gòu)252的導(dǎo)電材料可以包括金屬，諸如，鋁(Al)、鎢(W)和銅(Cu)?？梢酝ㄟ^(guò)化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD),電鍍、其他適合的方法和/或它們的組合來(lái)形成第二互連結(jié)構(gòu)250和柵電極218的互連結(jié)構(gòu)252的材料。
[0051]參考圖18，執(zhí)行CMP工藝來(lái)去除半導(dǎo)體器件200的頂部上的多余的互連結(jié)構(gòu)材料并且平坦化半導(dǎo)體器件200的頂面。
[0052]如圖18所示，半導(dǎo)體器件200包括具有柵極結(jié)構(gòu)212的襯底210。襯底210另外包括具有與S/D部件214電連接的第一互連結(jié)構(gòu)234的第一介電層222。第一互連結(jié)構(gòu)234包括處在與柵極結(jié)構(gòu)212的頂面所不同(即，更高)的平面中的頂面。該高度差基本上與硬掩模224的高度(h)相同。在第一介電層222上方形成的是第二介電層236,其包括與第一互連結(jié)構(gòu)234電接觸的第二互連結(jié)構(gòu)250。第二互連結(jié)構(gòu)250形成在阻擋層242上方和第一互連結(jié)構(gòu)234上方且與S/D部件214電接觸。阻擋層242的處在第二互連結(jié)構(gòu)250下方的底面基本上與硬掩模225的頂面共面。第二介電層236還包括形成在柵電極218之上且與柵極結(jié)構(gòu)212電接觸的互連結(jié)構(gòu)252。阻擋層242的處在互連結(jié)構(gòu)252下方的底面基本上與柵極結(jié)構(gòu)212的頂面共面。
[0053]所公開的半導(dǎo)體器件200可以包括通過(guò)后續(xù)的處理形成的額外的部件。例如，后續(xù)的處理可以進(jìn)一步形成襯底上的多個(gè)觸點(diǎn)/通孔/線和互連部件(例如，金屬層和層間電介質(zhì))被配置成連接各個(gè)器件(諸如，晶體管、電阻器、電容器等)、部件和半導(dǎo)體器件200的結(jié)構(gòu)。額外的部件可以為半導(dǎo)體器件200提供電互連。例如，多層互連包括縱向互連，諸如，傳統(tǒng)的通孔或觸點(diǎn)。各種互連部件可以實(shí)施各種材料，包括銅、鎢和/或硅化物。
[0054]所公開的半導(dǎo)體器件200可以被用在多種應(yīng)用中，諸如，數(shù)字電路、成像傳感器器件、異質(zhì)半導(dǎo)體器件、動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)單元、單電子晶體管(SET)和/或其他微電子器件(在此統(tǒng)稱為微電子器件)。當(dāng)然，本發(fā)明的多個(gè)方面也是可應(yīng)用的和/或容易適用于其他類型晶體管，包括單柵極型晶體管、雙柵極型晶體管以及其他多柵極型晶體管，并且可以被用在多種不同的應(yīng)用中，包括傳感器單元、存儲(chǔ)器單元、邏輯單元及其他。
[0055]上述方法100被提供給改進(jìn)的工藝和半導(dǎo)體器件200。上述方法100考慮到了在制造工藝過(guò)程中改善的表面狀態(tài)，由此考慮到了導(dǎo)致產(chǎn)生改善的器件臨界尺寸和器件性能的適合的光刻/蝕刻工藝?？梢詫⒎椒?00容易地實(shí)施到現(xiàn)有的制造工藝和技術(shù)中，由此降低了成本和最小化了復(fù)雜性。不同的實(shí)施例可以具有不同的優(yōu)點(diǎn)，但沒(méi)有特定的優(yōu)點(diǎn)是任何實(shí)施例所必須的。
[0056]因此，提供了一種半導(dǎo)體器件。該示例性的半導(dǎo)體器件包括襯底，該襯底包括分開源極和漏極(S/D)部件的柵極結(jié)構(gòu)。該半導(dǎo)體器件進(jìn)一步包括形成在襯底上方的第一介電層，該第一介電層包括與S/D部件電接觸的第一互連結(jié)構(gòu)。該半導(dǎo)體器件進(jìn)一步包括形成在第一介電層上方的中間層，該中間層具有與第一互連結(jié)構(gòu)的頂面基本上共面的底面。該半導(dǎo)體器件進(jìn)一步包括形成在中間層上方的第二介電層，該第二介電層包括與第一互連結(jié)構(gòu)電接觸的第二互連結(jié)構(gòu)和與柵極結(jié)構(gòu)電接觸的第三互連結(jié)構(gòu)。
[0057]在一些實(shí)施例中，半導(dǎo)體器件進(jìn)一步包括設(shè)置在S/D部件上的硅化物層，該硅化物層介于S/D部件和第一互連結(jié)構(gòu)之間。在各個(gè)實(shí)施例中，半導(dǎo)體器件進(jìn)一步包括設(shè)置在硅化物層上的阻擋層，該阻擋層介于硅化物層和第一互連結(jié)構(gòu)之間。
[0058]在一些實(shí)施例中，中間層包括硬掩模。在各個(gè)實(shí)施例中，第一、第二和第三互連結(jié)構(gòu)包括選自于由招(Al)、鶴(W)和銅(Cu)所構(gòu)成的組中的材料。在特定實(shí)施例中，該中間層具有在大約30埃和大約300埃范圍之間的高度。在其他實(shí)施例中，柵極結(jié)構(gòu)包括柵極電介質(zhì)和柵電極，該柵極電介質(zhì)與第三互連結(jié)構(gòu)電接觸。
[0059]還提供了半導(dǎo)體器件的一個(gè)可選的實(shí)施例。該半導(dǎo)體器件包括襯底，該襯底包括橫跨溝道區(qū)域且分開源極和漏極(S/D)部件的柵極結(jié)構(gòu)，該柵極結(jié)構(gòu)包括柵電極，該柵電極具有處在第一平面中的頂面。半導(dǎo)體進(jìn)一步包括形成在S/D部件上方的第一介電層。該半導(dǎo)體進(jìn)一步包括延伸穿過(guò)第一介電層且穿過(guò)形成在第一介電層上方的中間層的第一互連結(jié)構(gòu)，該第一互連結(jié)構(gòu)與S/D部件電接觸，該第一互連結(jié)構(gòu)具有處在第二平面中的頂面，該第二平面不同于柵極結(jié)構(gòu)的頂面的第一平面。半導(dǎo)體進(jìn)一步包括形成在中間層之上的第二介電層。半導(dǎo)體進(jìn)一步包括延伸穿過(guò)第二介電層的第二互連結(jié)構(gòu)，該第二互連結(jié)構(gòu)與第一互連結(jié)構(gòu)電接觸。半導(dǎo)體進(jìn)一步包括延伸穿過(guò)第二介電層且穿過(guò)中間層的第三互連結(jié)構(gòu)，該第三互連結(jié)構(gòu)與柵極結(jié)構(gòu)電接觸。
[0060]在一些實(shí)施例中，半導(dǎo)體器件進(jìn)一步包括設(shè)置在S/D部件上的硅化物層，該硅化物層介于S/D部件和第一互連結(jié)構(gòu)之間。在各個(gè)實(shí)施例中，半導(dǎo)體器件進(jìn)一步包括設(shè)置在硅化物層上的阻擋層，該阻擋層介于硅化物層和第一互連結(jié)構(gòu)之間。
[0061]在一些實(shí)施例中，中間層包括硬掩模。在各個(gè)實(shí)施例中，第一、第二和第三互連結(jié)構(gòu)包括選自于由鋁(Al)、鎢(W)和銅(Cu)所構(gòu)成的組中的材料。
[0062]還提供了一種形成半導(dǎo)體器件的方法。該示例性的方法包括提供襯底，該襯底包括分開源極和漏極(S/D)部件的柵極結(jié)構(gòu)。該方法進(jìn)一步包括在襯底上方形成第一介電層，第一介電層包括與S/D部件電接觸的第一互連結(jié)構(gòu)。該方法進(jìn)一步包括在第一介電層上方形成中間層，該中間層具有與第一互連結(jié)構(gòu)的頂面基本上共面的底面。該方法進(jìn)一步包括在中間層之上形成第二介電層，第二介電層包括與第一互連結(jié)構(gòu)電接觸的第二互連結(jié)構(gòu)和與柵極結(jié)構(gòu)電接觸的第三互連結(jié)構(gòu)。
[0063]在一些實(shí)施例中，該方法進(jìn)一步包括在S/D部件之上形成硅化物層，該硅化物層介于S/D部件和第一互連結(jié)構(gòu)之間。在各個(gè)實(shí)施例中，該方法進(jìn)一步包括在硅化物層上方形成阻擋層，該阻擋層介于硅化物層和第一互連結(jié)構(gòu)之間。
[0064]在一些實(shí)施例中，形成中間層包括形成硬掩模。在各個(gè)實(shí)施例中，第一、第二和第三互連結(jié)構(gòu)包括選自于由鋁(Al)、鎢(W)和銅(Cu)所構(gòu)成的組中的材料。在特定實(shí)施例中，該中間層具有在大約30埃和大約300埃范圍之間的厚度。在另一個(gè)實(shí)施例中，該柵極結(jié)構(gòu)包括柵極電介質(zhì)和柵電極。在一些實(shí)施例中，襯底是體硅或絕緣體上硅(SOI)中的一個(gè)。
[0065]上面論述了若干實(shí)施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識(shí)到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 襯底，包括將源極和漏極(S/D)部件分隔開的柵極結(jié)構(gòu)； 第一介電層，形成在所述襯底上方，所述第一介電層包括與所述S/D部件電接觸的第一互連結(jié)構(gòu)； 中間層，形成在所述第一介電層上方，所述中間層的底面與所述第一互連結(jié)構(gòu)的頂面基本上共面；以及 第二介電層，形成在所述中間層上方，所述第二介電層包括與所述第一互連結(jié)構(gòu)電接觸的第二互連結(jié)構(gòu)和與所述柵極結(jié)構(gòu)電接觸的第三互連結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括:設(shè)置在所述S/D部件上的硅化物層，所述硅化物層介于所述S/D部件和所述第一互連結(jié)構(gòu)之間。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，進(jìn)一步包括:設(shè)置在所述硅化物層上的阻擋層，所述阻擋層介于所述硅化物層和所述第一互連結(jié)構(gòu)之間。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述中間層包括硬掩模。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一互連結(jié)構(gòu)、所述第二互連結(jié)構(gòu)和所述第三互連結(jié)構(gòu)包括 選自于由鋁(Al)、鎢(W)和銅(Cu)所構(gòu)成的組中的材料。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述中間層的高度在大約30埃至大約300埃的范圍內(nèi)。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述柵極結(jié)構(gòu)包括柵極電介質(zhì)和柵電極，所述柵電極與所述第三互連結(jié)構(gòu)電接觸。
8.—種半導(dǎo)體器件,包括: 襯底，包括橫跨溝道區(qū)域且將源極和漏極(S/D)部件分隔開的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵電極，所述柵電極的頂面在第一平面中； 第一介電層，形成在所述S/D部件上方； 第一互連結(jié)構(gòu)，延伸穿過(guò)所述第一介電層并且延伸穿過(guò)形成在所述第一介電層上方的中間層，所述第一互連結(jié)構(gòu)與所述S/D部件電接觸，所述第一互連結(jié)構(gòu)的頂面在第二平面中，所述第二平面不同于所述柵極結(jié)構(gòu)的頂面所在的所述第一平面； 第二介電層，形成在所述中間層上方； 第二互連結(jié)構(gòu)，延伸穿過(guò)所述第二介電層，所述第二互連結(jié)構(gòu)與所述第一互連結(jié)構(gòu)電接觸；以及 第三互連結(jié)構(gòu)，延伸穿過(guò)所述第二介電層且延伸穿過(guò)所述中間層，所述第三互連結(jié)構(gòu)與所述柵極結(jié)構(gòu)電接觸。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，進(jìn)一步包括:設(shè)置在所述S/D部件上的硅化物層，所述硅化物層介于所述S/D部件和所述第一互連結(jié)構(gòu)之間。
10.一種制造方法，包括: 提供襯底，所述襯底包括將源極和漏極(S/D)部件分隔開的柵極結(jié)構(gòu)； 在所述襯底上方形成第一介電層，所述第一介電層包括與所述S/D部件電接觸的第一互連結(jié)構(gòu)； 在所述第一介電層上方形成中間層，所述中間層的底面與所述第一互連結(jié)構(gòu)的頂面基本上共面；以及在所述中間層上方形成第二介電層，所述第二介電層包括與所述第一互連結(jié)構(gòu)電接觸的第二互連結(jié)構(gòu)和與 所述柵極結(jié)構(gòu)電接觸的第三互連結(jié)構(gòu)。
【文檔編號(hào)】H01L21/768GK103972213SQ201310169593
【公開日】2014年8月6日 申請(qǐng)日期:2013年5月9日 優(yōu)先權(quán)日:2013年1月31日
【發(fā)明者】鄭敏良, 王英郎, 陳科維, 劉繼文, 魏國(guó)修, 黃國(guó)峰 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司