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功率集成電路器件的制作方法

文檔序號(hào):6790068閱讀:411來源:國(guó)知局
專利名稱:功率集成電路器件的制作方法
功率集成電路器件本申請(qǐng)是申請(qǐng)日為2010年5月28日、申請(qǐng)?zhí)枮?01010188478.3、名稱為“具有內(nèi)含式電流檢測(cè)場(chǎng)效應(yīng)晶體管的功率集成電路器件”的發(fā)明專利申請(qǐng)的分案申請(qǐng)。
背景技術(shù)
本公開內(nèi)容涉及半導(dǎo)體器件、器件結(jié)構(gòu),以及用于制作高壓集成電路或功率晶體管器件的方法。
背景技術(shù)
電流檢測(cè)場(chǎng)效應(yīng)晶體管(currentsensing field-effect transistor),亦常常稱作sense FET,其已被用于集成電路應(yīng)用長(zhǎng)達(dá)多年,其中精確的電流檢測(cè)可提供信息供用于控制和過保護(hù)兩者。Sense FET—般被構(gòu)造為較大的主載流半導(dǎo)體器件的一個(gè)小部分或晶體管部分。例如,在常規(guī)絕緣柵場(chǎng)效應(yīng)晶體管(MOSFET)器件中,sense FET可包括主器件的溝道區(qū)的一小部分。在運(yùn)行中,sense FET可對(duì)較大器件的溝道電流的一小部分取樣,從而提供關(guān)于流過主晶體管器件的電流的指示。Sense FET和主器件一般共用一個(gè)公共漏極和柵極,但是各具有單獨(dú)的源極電極,該源極電極可對(duì)體區(qū)短路,也可不對(duì)體區(qū)短路。Sense FET尤其可用于許多功率傳送應(yīng)用中,以提供限流保護(hù)和精確的功率傳送。為了提供這些功能,sense FET需要在很寬的漏電流(IOOmA至10安培)、溫度(_25°C至125°C)以及制造工藝變化和機(jī)械應(yīng)力/封裝變化范圍內(nèi)相對(duì)于主高壓FET維持恒定的電流檢測(cè)比例(CSR)。主高壓FET (HVFET)的漏電流與sense FET的漏電流之比一般在20:1-800:1的范圍內(nèi)或更大。橫向場(chǎng)效應(yīng)晶體管廣泛用于高壓(例如,高于400伏)集成電路應(yīng)用中。在橫向HVFET結(jié)構(gòu)中,由一溝道區(qū)將源極區(qū)與擴(kuò)展漏極區(qū)或漂移區(qū)橫向隔開。柵極結(jié)構(gòu)布置在溝道區(qū)之上,通過薄氧化物層與在下面的半導(dǎo)體材料絕緣。在導(dǎo)通狀態(tài),施加到柵極的合適電壓導(dǎo)致在源極區(qū)和擴(kuò)展漏極區(qū)之間形成橫向?qū)系?,從而允許電流橫向流過器件。在截止?fàn)顟B(tài),柵極上的電壓足夠低,使得沒有導(dǎo)通溝道在襯底中形成,因而沒有電流流動(dòng)。在截止?fàn)顟B(tài),器件承受漏極區(qū)和源極區(qū)之間的高壓。在用于具有橫向HVFET器件的功率IC中的sense FET的設(shè)計(jì)中出現(xiàn)的困難之中,存在漏極電壓去偏置和體效應(yīng)問題。漏極電壓的去偏置可在檢測(cè)電阻器(一般聯(lián)接在源極和地之間)為sense FET電阻的大百分比(例如,>25% )從而導(dǎo)致在檢測(cè)電阻器兩端有大壓降時(shí)出現(xiàn)。這相對(duì)于柵極提高了 sense FET的源極電壓,從而相對(duì)于主HVFET降低了 senseFET的柵極-源極驅(qū)動(dòng)。類似地,在其中本體物理地連接至襯底的橫向HVFET中,sense FET的本體需要與源極隔開。這導(dǎo)致sense FET的閾值電壓隨電流增加,損害了 sense FET對(duì)主HVFET器件的跟蹤。另外,過去試圖將sense FET物理上靠近主HVFET定位(例如,位于共用的阱區(qū)中)以改善跟蹤,而這是有問題的,因?yàn)檫@樣做會(huì)影響器件中的電荷平衡,導(dǎo)致較低的擊穿電壓(BV)。另一個(gè)缺點(diǎn)是,檢測(cè)元件一一般是遠(yuǎn)離HVFET區(qū)一定距離定位的電阻器一的位置。這導(dǎo)致對(duì)HVFET的不良匹配。


根據(jù)接下來的詳細(xì)描述以及附圖將更充分理解本公開內(nèi)容,然而所述詳細(xì)描述和附圖不應(yīng)被解釋成將本發(fā)明限制于所示出的特定實(shí)施方案,而是僅用于說明和理解。
圖1是包含在橫向HVFET結(jié)構(gòu)中的一示例性sense FET的側(cè)視橫截面圖。
圖2是圖1中示出的集成器件的示例性電路示意圖。
圖3是包含在橫向HVFET結(jié)構(gòu)中的另一示例性sense FET的側(cè)視橫截面圖。
圖4是圖3中示出的集成器件的示例性電路示意圖。
圖5是包含在橫向HVFET結(jié)構(gòu)中的一 sense FET的示例性布局的頂視圖。具體實(shí)施方案
在以下描述中闡述了各種特定細(xì)節(jié),諸如材料類型、尺寸、結(jié)構(gòu)特征、處理步驟等,以提供對(duì)本發(fā)明的透徹理解。然而,相關(guān)領(lǐng)域的普通技術(shù)人員將意識(shí)到,實(shí)施本發(fā)明可以不需要這些特定細(xì)節(jié)。還應(yīng)理解,圖中的元件是代表性的,為清楚起見未按比例繪制。
圖1示出了半導(dǎo)體器件10的示例性側(cè)視橫截面圖,半導(dǎo)體器件10包括主橫向HVFET 30和相鄰的sense FET 31,所述主橫向HVFET 30和sense FET 31都被形成在輕摻雜(高電阻率)P型硅襯底11上。襯底11 一般是輕摻雜的,以增加其對(duì)P型體區(qū)36和16之間流動(dòng)的寄生電流的電阻,該電阻在圖1中用電阻器50 (Rsub)示出。在一個(gè)實(shí)施方案中,P襯底11被摻雜至在大約I X IO13CnT3到大約I X IO14CnT3的范圍內(nèi)的濃度,具有大約100-1000歐姆-cm的電阻率。
主HVFET 30包括布置在輕摻雜(例如,2X 1016cm_3)N阱區(qū)12中的N +漏極區(qū)13,該輕摻雜N阱區(qū)12橫向延伸到較重?fù)诫s(例如,I X IO17CnT3)的P體區(qū)16。從N+區(qū)13延伸到毗連P體區(qū)16的N阱12的側(cè)邊界的N阱12的部分包括橫向HVFET 30的擴(kuò)展漏極區(qū)或漂移區(qū)。大部分?jǐn)U展漏極半導(dǎo)體材料被布置在相對(duì)厚( I μ m)的場(chǎng)氧化物層18之下。P +區(qū)17和N +源極區(qū)15被布置在襯底表面處的P體區(qū)16內(nèi)。應(yīng)意識(shí)到,橫向HVFET 30的擴(kuò)展漏極區(qū)可包括位于P型體區(qū)16和N +漏極區(qū)13之間的多個(gè)平行的N型漂移區(qū)。
HVFET 30還包括柵極14,該柵極14例如由多晶硅和柵極絕緣層20組成,該柵極絕緣層20將柵極14與在下面的半導(dǎo)體區(qū)絕緣。柵極絕緣層20可包括薄的普通二氧化硅層或其他合適的介電絕緣材料層。如可看到的,柵極14在襯底之上從N +源極區(qū)15橫向延伸到剛剛過在N阱區(qū)12之上的場(chǎng)氧化物層18的最左邊緣。厚( 1.5 μ m)層間電介質(zhì)(ILD)19將柵極14與源極金屬層(電極)21絕緣。金屬層21電接觸HVFET 30的P +區(qū)17和N +源極區(qū)15。漏極金屬層(電極)22電接觸HVFET 30的N +區(qū)13以及sense FET 31的N +漏極區(qū)33。換句話說,sense FET 31和HVFET 30的漏極區(qū)在器件10中電聯(lián)接在一起。
在一個(gè)實(shí)施方案中,源極電極和漏極電極包括鋁;然而,半導(dǎo)體領(lǐng)域的技術(shù)人員將意識(shí)到,在替代實(shí)施方案中,源極電極和漏極電極可包括其它金屬、合金或?qū)щ姴牧?例如,多晶娃)。
Sense FET 31的器件結(jié)構(gòu)與HVFET 30的器件結(jié)構(gòu)成鏡像,不過應(yīng)意識(shí)到,為了獲得更大的電流處理能力,主HVFET 30—般被制作為大得多的橫向晶體管器件。在圖1的實(shí)施方案中,sense FET 31被顯示為鄰近于HVFET 30布置,并包括毗連P體區(qū)36的N阱區(qū)
32。N +源極區(qū)35和P +區(qū)37均被布置在P體區(qū)36中,源極區(qū)35的側(cè)邊緣與鄰接N阱32的P體區(qū)36的側(cè)邊界隔開一小段距離。柵極24在P體區(qū)36的該區(qū)域之上從N +源極區(qū)35的上述邊緣橫向延伸到剛剛過在N阱區(qū)32之上的場(chǎng)氧化物層18的最左邊緣。由薄柵極絕緣層40將柵極24與在下面的半導(dǎo)體襯底絕緣,該薄柵極絕緣層40 —般包括熱生長(zhǎng)氧化物。N+源極區(qū)35和P+區(qū)37均電聯(lián)接到源極金屬層41。源極金屬層41被顯示為借助ILD 19與柵極24絕緣。Sense FET 31和HVFET 30被布置在高電阻率P襯底11中,互相隔開一距離“d3”。將兩個(gè)場(chǎng)效應(yīng)晶體管隔開的橫向區(qū)域包括N阱區(qū)25和在N阱區(qū)25的最左邊緣或邊界與sense FET 31的P體區(qū)36的最右邊緣或邊界之間的P襯底11的一個(gè)小區(qū)域。場(chǎng)氧化物層18覆蓋在器件的該小區(qū)域中的襯底的頂部。距離d3等于N阱區(qū)25的橫向?qū)挾?距離“d2”)加上將N阱25與P本體36隔開的P襯底11的該小區(qū)域的寬度(距離“d/’)之和。在一個(gè)特定實(shí)施方案中,圖1中將sense FET 31的P體區(qū)36與HVFET 30的P體區(qū)16隔開的距離d3約為75 μ m。在其它實(shí)施方案中,該距離可從5 μ m上至100 μ m或更大,這取決于布局的幾何形狀、N阱25的摻雜濃度、電阻器50和51的期望值等。此外,采用合適的間距,可將電阻器50的襯底寄生電阻Rsub最小化。注意,在示出的實(shí)施方案中,電阻器50 (Rsub)由襯底11的P型半導(dǎo)體材料形成,而電阻器51由N阱25的N型半導(dǎo)體材料形成。因而,在圖1示出的器件結(jié)構(gòu)中,電阻器50(Rsub)與電阻器51 (Rsense)并聯(lián)連接。該配置允許Rs■可比Rsub低約50-100倍以使其對(duì)senseFET 31的跟蹤精確性的影響最小化。在一個(gè)實(shí)施方案中,Rsense = 5歐姆,Rsub = 500歐姆,HVFET 30和sense FET 31的器件電阻值(漏極-源極)分別是I歐姆和25歐姆。在其它實(shí)施方案中,電阻Rsense與sense FET 31的器件電阻之比在約10:1到4:1的范圍內(nèi)。Rsub與Rs■之比可在10:1和800:1或更高之間變化。此外,應(yīng)理解,電阻器51可被實(shí)現(xiàn)為多個(gè)分離的阱區(qū)的組合, 所述多個(gè)分離的阱區(qū)中的一個(gè)或多個(gè)通過多個(gè)N +觸點(diǎn)(例如,觸點(diǎn)27和26)連接至IJ P體區(qū)36和16。從業(yè)者將理解,N阱區(qū)12、25和32中的每個(gè)可使用相同的掩模/注入/擴(kuò)散步驟形成,使得這些區(qū)中的每個(gè)都具有相同的摻雜濃度和導(dǎo)電性。類似地,P體區(qū)16和36可以以相同的處理步驟形成。N+區(qū)13、15、26、27、35和33也可在單個(gè)處理步驟序列中被形成。本領(lǐng)域技術(shù)人員將意識(shí)到,通過使用相同的處理步驟來制作半導(dǎo)體器件結(jié)構(gòu)的相似的、相鄰定位的區(qū)(例如,N阱區(qū)),實(shí)現(xiàn)器件特性(例如,sense FET跟蹤)的更大一致性。這還簡(jiǎn)化了整個(gè)制作過程。半導(dǎo)體領(lǐng)域的從業(yè)者還將意識(shí)到,由于sense FET 31和HVFET 30兩者鄰近彼此布置,sense FET 31的電流跟蹤精確度是優(yōu)異的,但sense FET的體區(qū)36和源極區(qū)35仍與HVFET 30充分隔開,而不損害HVFET 30的BV,因?yàn)镹阱區(qū)32和12被分別從P體區(qū)36和16向后拉。此外,因?yàn)殡娮杵鱎sense通過與用來制作sense FET 31和HVFET 30的擴(kuò)展漏極(N阱)區(qū)的注入/擴(kuò)散步驟相同的注入/擴(kuò)散步驟來形成,并物理地位于在這兩個(gè)晶體管之間的布局的中心,所以實(shí)現(xiàn)了非常高的工藝和封裝匹配,結(jié)果導(dǎo)致恒定的電流檢測(cè)比例。此外,因?yàn)镽smse電阻器51緊鄰sense FET 31集成,可發(fā)送出IC的功率器件區(qū)并進(jìn)入同一IC的控制器部分的檢測(cè)FET信號(hào)是一電壓信號(hào),而非電流信號(hào)。換句話說,源極金屬41可被引導(dǎo)到IC的控制器部分,以提供一用作功率器件的控制信號(hào)的節(jié)點(diǎn)電壓。
在圖1的實(shí)施方案中,N阱25的最右邊緣鄰接或毗連HVFET 30的P體區(qū)16的最左邊緣。兩個(gè)N+區(qū)26和27分別接近N阱25的相對(duì)側(cè)端布置在N阱25中。N+區(qū)26電連接到源極金屬21,該源極金屬21還被聯(lián)接到橫向HVFET 30的源極區(qū)15。N +區(qū)27電連接到源極金屬41,該源極金屬41還被聯(lián)接到sense FET 31的源極區(qū)35。因此源極區(qū)21和41通過由N阱25中的半導(dǎo)體材料所形成的電阻器51 (Rsense)被電連接。當(dāng)然,電阻器51的電阻取決于N阱25的摻雜水平以及N +觸點(diǎn)區(qū)26與27之間的間隔距離。
在另一實(shí)施方案中,可在N阱區(qū)12、25和32中的每個(gè)中布置一個(gè)或多個(gè)豎向堆疊的、豎向隔開的P型埋層,以在其中形成多個(gè)橫向JFET導(dǎo)通溝道。例如,可通過注入合適的摻雜劑在這些N阱區(qū)的每個(gè)中形成多個(gè)P型埋層,使得每個(gè)P埋層完全布置在相應(yīng)的N阱區(qū)內(nèi)(即,四面八方都被相應(yīng)的N阱區(qū)圍繞)。以此方式,每個(gè)P埋層與所有其他P埋層隔開。最上面的P埋區(qū)可被布置在N阱區(qū)的上表面以下或與之重合。在一具體實(shí)現(xiàn)中,每個(gè)P埋層中的摻雜濃度可在大約IXlO1Vcm3到大約2X IO1Vcm3的范圍內(nèi)。因?yàn)橥ㄟ^在每個(gè)N阱中包含P埋層而形成的JFET溝道的電阻與這些溝道中的總電荷成反比,所以每個(gè)附加的P埋層導(dǎo)致HVFET和sense FET器件的導(dǎo)通電阻減小。
圖2的電路示意解了橫向HVFET 30和sense FET 31共用一個(gè)公共柵極節(jié)點(diǎn)14和公共漏極節(jié)點(diǎn)22。注意,電阻器50和51并聯(lián)連接在sense FET 31的源極金屬層(節(jié)點(diǎn))41和地之間,而HVFET 30的源極金屬層(節(jié)點(diǎn))21直接連接至地電勢(shì)。如在上文說明的,sense FET 31的源極節(jié)點(diǎn)41可被用來對(duì)與流過大得多的橫向晶體管器件30的電流的一小部分成比例的一電壓進(jìn)行采樣,從而提供流過HVFET 30的電流的指示。
圖3是包含在橫向HVFET結(jié)構(gòu)中的另一示例性sense FET的側(cè)視橫截面圖。圖2的器件60以與圖1的器件相同的方式配置和制作,只是檢測(cè)電阻器Rsmse不再被引入在HVFET 30和sense FET 31之間的布局的中心位置。在該實(shí)施方案中,檢測(cè)電阻器Rsense布置在襯底的另一區(qū)域中(在器件60附近或遠(yuǎn)離器件60)。在圖3中,P體區(qū)16和36被顯示為隔開一距離d4,該距離可在5-100 μ m的范圍內(nèi),這取決于器件的布局。場(chǎng)氧化物層18在襯底11的側(cè)面之上在P體區(qū)16和36之間延伸。
圖4是圖3中示出的集成器件的示例性電路示意圖。注意,HVFET 30和sense FET31各自的源極節(jié)點(diǎn)21和41通過器件60內(nèi)的高電阻率P襯底電阻器50電聯(lián)接。另外,檢測(cè)電阻器55 (被顯示在器件60外)被顯示為并聯(lián)連接在節(jié)點(diǎn)21和41之間。源極節(jié)點(diǎn)21被顯示為接地。在圖3和4的實(shí)施方案中,源極節(jié)點(diǎn)21可被聯(lián)接到功率IC的控制器部分,以提供代表流過橫向HVFET 30的電流的電壓信號(hào)。
圖5是包含在橫向HVFET結(jié)構(gòu)中的sense FET的示例性布局的頂視圖。注意,在該實(shí)施方案中,單個(gè)N阱區(qū)45被用來形成所述sense FET和HVFET晶體管器件兩者的擴(kuò)展漏極區(qū)。N阱區(qū)45的最左側(cè)邊緣或邊界毗連兩個(gè)分開的P體區(qū)47a和47b,這兩個(gè)分開的P體區(qū)47a和47b分別與主橫向HVFET器件和sense FET相關(guān)聯(lián)。一組交替的P +和N +區(qū)57和58分別被顯示為布置在每個(gè)P體區(qū)47內(nèi)。例如,N +源極區(qū)58a被顯示為插在主P體區(qū)47a中的每個(gè)P +區(qū)57a之間。類似地,N +源極區(qū)58b被顯示為插在主P體區(qū)47b中的每個(gè)P +區(qū)57b之間。單個(gè)伸長(zhǎng)的柵極構(gòu)件46被顯示為在X方向上從(在P體區(qū)47之上的)區(qū)57和58中的每個(gè)的右手邊緣橫向地延伸至N阱45之上的一小段距離。柵極46在y方向上從檢測(cè)FET的P體區(qū)47b的頂邊緣橫向地延伸到主P體區(qū)47a的底邊緣。
在圖5中,P體區(qū)47a和47b被顯示為隔開一距離d5,在該實(shí)施方案中該距離d5約為5μπι。在該實(shí)施方案中,僅高電阻率P型襯底11將P體區(qū)47a和47b隔開。也就是說,檢測(cè)電阻器未被包含在圖5中不出的器件布局中。
盡管結(jié)合特定器件類型描述了上述實(shí)施方案,但本領(lǐng)域的普通技術(shù)人員將意識(shí)至IJ,在本發(fā)明的范圍內(nèi)多種改型和變體是合適的。例如,盡管描述了 HVFET,但所示出的方法、布局和結(jié)構(gòu)同樣適用于其它結(jié)構(gòu)和器件類型,包括肖特基、二極管、IGBT和雙極型結(jié)構(gòu)。此外,盡管描述了 η溝道器件,但應(yīng)意識(shí)到,通過各種半導(dǎo)體區(qū)的導(dǎo)電類型方面的適當(dāng)改變也可實(shí)現(xiàn)P溝道器件結(jié)構(gòu)。另外,以示例方式示出的實(shí)施方案既適用于單一 RESURF橫向結(jié)構(gòu)又適用于多RESURF橫向結(jié)構(gòu)。因此,說明書和附圖應(yīng)被視為說明性的而非限制性的。
權(quán)利要求
1.一種功率集成電路器件,包括: 具有第一導(dǎo)電類型的襯底; 橫向高壓場(chǎng)效應(yīng)晶體管,其包括:第一漏極區(qū),其布置在具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的第一阱區(qū)中;第一源極區(qū),其布置在具有所述第一導(dǎo)電類型的第一體區(qū)中;以及,第一源極電極,電連接到所述第一源極區(qū); 電流檢測(cè)場(chǎng)效應(yīng)晶體管,與所述橫向高壓場(chǎng)效應(yīng)晶體管橫向間隔開,所述電流檢測(cè)場(chǎng)效應(yīng)晶體管包括:第二漏極區(qū),其布置在具有所述第二導(dǎo)電類型的第二阱區(qū)中;第二源極區(qū),其布置在具有所述第一導(dǎo)電類型的第二體區(qū)中;以及,第二源極電極,電連接到所述第二源極區(qū); 具有所述第二導(dǎo)電類型的第三阱區(qū),其橫向布置在介于所述第一和第二體區(qū)之間的所述襯底的區(qū)域中,檢測(cè)電阻器形成于所述第三阱區(qū)中的間隔開的第一和第二觸點(diǎn)區(qū)之間,所述第一源極電極電連接到所述第一觸點(diǎn)區(qū),所述第二源極電極電連接到所述第二觸點(diǎn)區(qū),其中當(dāng)所述橫向高壓場(chǎng)效應(yīng)晶體管和所述電流檢測(cè)場(chǎng)效應(yīng)晶體管處于導(dǎo)通狀態(tài)時(shí),在所述第二源極電極處產(chǎn)生一電勢(shì),該電勢(shì)與流過所述橫向高壓場(chǎng)效應(yīng)晶體管的第一電流成比例。
2.如權(quán)利要求1所述的功率集成電路器件,還包括襯底寄生電阻器,所述襯底寄生電阻器在所述第一和第二體區(qū)之間布置在所述襯底中,所述襯底寄生電阻器具有的值比所述檢測(cè)電阻器的電阻大至少25倍。
3.如權(quán)利要求2所述的功率集成電路器件,其中所述襯底寄生電阻器具有的值比所述檢測(cè)電阻器的電阻大至少25倍。
4.如權(quán)利要求2所述的功率集成電路器件,還包括具有所述第一導(dǎo)電類型的第三和第四觸點(diǎn)區(qū),該第三和第四觸點(diǎn)區(qū)分別布置在所述第一和第二體區(qū)中,所述第一源極電極電接觸所述第三觸點(diǎn)區(qū)且 所述第二源極電極電接觸所述第三觸點(diǎn)區(qū),使得所述襯底寄生電阻器與所述第一和第二源極電極之間的所述檢測(cè)電阻器并聯(lián)連接。
5.如權(quán)利要求1所述的功率集成電路器件,其中所述檢測(cè)電阻器的電阻比所述電流檢測(cè)場(chǎng)效應(yīng)晶體管的器件電阻小至少4倍。
6.如權(quán)利要求1所述的功率集成電路器件,其中所述電流檢測(cè)場(chǎng)效應(yīng)晶體管的器件電阻比所述橫向高壓場(chǎng)效應(yīng)晶體管的器件電阻大至少10倍。
7.如權(quán)利要求1所述的功率集成電路器件,其中所述第三阱區(qū)在所述襯底的表面處與所述第二體區(qū)隔開一第一距離。
8.如權(quán)利要求7所述的功率集成電路器件,其中一第二距離將所述第一和第二體區(qū)隔開,該第二距離大于所述第一距離。
9.一種功率集成電路器件,包括: 襯底; 橫向高壓場(chǎng)效應(yīng)晶體管,其布置在所述襯底中,所述橫向高壓場(chǎng)效應(yīng)晶體管具有源極區(qū)和漏極區(qū)以及柵極,所述源極區(qū)布置在第一體區(qū)中; 橫向電流檢測(cè)場(chǎng)效應(yīng)晶體管,其鄰近所述橫向高壓場(chǎng)效應(yīng)晶體管布置在所述襯底中,所述橫向電流檢測(cè)場(chǎng)效應(yīng)晶體管具有源極區(qū)和漏極區(qū)以及柵極,所述橫向電流檢測(cè)場(chǎng)效應(yīng)晶體管的源極區(qū)布置在第二體區(qū)中,所述橫向電流檢測(cè)場(chǎng)效應(yīng)晶體管在所述襯底的表面處與所述橫向高壓場(chǎng)效應(yīng)晶體管橫向隔開一第一距離; 襯底寄生電阻器,形成在所述橫向高壓場(chǎng)效應(yīng)晶體管的所述第一體區(qū)和所述橫向電流檢測(cè)場(chǎng)效應(yīng)晶體管的所述第二體區(qū)之間;以及, 檢測(cè)電阻器,其聯(lián)接在所述橫向高壓場(chǎng)效應(yīng)晶體管的第一源極電極和所述橫向電流檢測(cè)場(chǎng)效應(yīng)晶體管的第二源極電極之間,所述第一和第二源極電極被電阻性地連接到所述第一和第二體區(qū),使得所述檢測(cè)電阻器和所述襯底寄生電阻器并聯(lián)聯(lián)接。
10.如權(quán)利要求9所述的功率集成電路器件,其中所述襯底寄生電阻器具有第一電阻,該第一電阻比所述檢測(cè)電阻器的第二電阻大至少20倍。
11.如權(quán)利要求10所述的功率集成電路器件,其中所述第二電阻比所述橫向電流檢測(cè)場(chǎng)效應(yīng)晶體管的第一器件電阻小至少4倍。
12.如權(quán)利要求9所述的功率集成電路器件,其中所述第一器件電阻比所述橫向高壓場(chǎng)效應(yīng)晶體管的第二器件電阻大至少10倍,使得當(dāng)所述橫向高壓場(chǎng)效應(yīng)晶體管和所述橫向電流檢測(cè)場(chǎng)效應(yīng)晶體管處于導(dǎo)通狀態(tài)時(shí),在所述第二源極電極處產(chǎn)生一電勢(shì),該電勢(shì)與流過所述橫向高壓場(chǎng)效應(yīng)晶體管的電流成比例。
13.如權(quán)利要求9所述的功率集成電路器件,其中所述檢測(cè)電阻器形成于布置在所述襯底的所述區(qū)域中的第三阱區(qū)中。
14.如權(quán)利要求9所述的功率集成電路器件,其中所述檢測(cè)電阻器形成于布置在所述襯底的一不同區(qū)域中的第三阱區(qū)中。
15.如權(quán)利要求13所述的功率集成電路器件,其中所述第三阱區(qū)具有第一和第二側(cè)邊界,該第一側(cè)邊界毗連所述第 一體區(qū),該第二側(cè)邊界被形成為距所述第二體區(qū)一第二距離。
16.如權(quán)利要求1或9所述的功率集成電路器件,其中所述高壓場(chǎng)效應(yīng)晶體管和所述電流檢測(cè)場(chǎng)效應(yīng)晶體管中的每一個(gè)都具有一組交替的P+和N+區(qū),所述高壓場(chǎng)效應(yīng)晶體管和所述電流檢測(cè)場(chǎng)效應(yīng)晶體管具有的所述組交替的P+和N+區(qū)分別被布置在所述第一和第二體區(qū)中。
全文摘要
本發(fā)明涉及功率集成電路器件,所述功率集成電路器件包括主橫向高壓場(chǎng)效應(yīng)晶體管(HVFET)和鄰近定位的橫向sense FET,該HVFET和sense FET兩者都形成在一高電阻率襯底上。檢測(cè)電阻器形成于布置在該HVFET和sense FET之間的所述襯底的一區(qū)域中的阱區(qū)中。襯底寄生電阻器形成為與該HVFET的和sense FET的源極區(qū)之間的該檢測(cè)電阻器并聯(lián)地電連接。兩個(gè)晶體管器件共用公共的漏極和柵極電極。當(dāng)該主橫向HVFET和sense FET處于導(dǎo)通狀態(tài)時(shí),在第二源極金屬層處產(chǎn)生一電勢(shì),該電勢(shì)與流過該橫向HVFET的第一電流成比例。
文檔編號(hào)H01L29/78GK103178059SQ20131008747
公開日2013年6月26日 申請(qǐng)日期2010年5月28日 優(yōu)先權(quán)日2009年5月29日
發(fā)明者V·帕塔薩拉蒂, S·班納吉 申請(qǐng)人:電力集成公司
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