半導(dǎo)體器件及其制造方法
【專利摘要】一種MOSFET(1)設(shè)置有：襯底(10)，該襯底設(shè)置有溝槽(20)，該溝槽(20)具有相對(duì)于{0001}面具有50°至65°的偏離角的壁表面(20A)；氧化物膜(30)；和柵電極(40)。該襯底(10)包括源極區(qū)(14)、體區(qū)(13)和漂移區(qū)(12)，漂移區(qū)(12)被形成為將體區(qū)(13)夾在源極區(qū)(14)和漂移區(qū)(12)之間。源極區(qū)(14)和體區(qū)(13)是借助離子注入形成的。在體區(qū)(13)中，內(nèi)部區(qū)域(13A)垂直于襯底主表面(10A)的方向上具有1μm或更小的厚度，所述內(nèi)部區(qū)域(13A)被夾在源極區(qū)(14)和漂移區(qū)(12)之間。體區(qū)(13)中的雜質(zhì)濃度為3×1017cm-3或更大。
【專利說(shuō)明】半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件和制造半導(dǎo)體器件的方法，更具體地，涉及一種抑制溝道遷移率降低和穿通現(xiàn)象發(fā)生，并且能夠有效制造的半導(dǎo)體器件，以及制造這種半導(dǎo)體器件的方法。
【背景技術(shù)】
[0002]近年來(lái)，為了在半導(dǎo)體器件中實(shí)現(xiàn)高擊穿電壓、低功耗等，已經(jīng)采用碳化硅作為半導(dǎo)體器件的材料。碳化硅是寬帶隙半導(dǎo)體，具有比通常廣泛用作半導(dǎo)體器件材料的硅大的帶隙。因此，通過(guò)采用碳化硅作為半導(dǎo)體器件的材料，半導(dǎo)體器件可以具有高擊穿電壓、降低的導(dǎo)通電阻等。此外，有利的是，采用碳化硅作為其材料的半導(dǎo)體器件具有相比采用硅作為其材料的半導(dǎo)體器件的特性，即使在高溫環(huán)境下也很少惡化的特性。
[0003]使用碳化硅作為其材料的示例性半導(dǎo)體器件是一種諸如MOSFET (金屬氧化物場(chǎng)效應(yīng)晶體管)的半導(dǎo)體器件，其根據(jù)預(yù)定的閾值電壓控制溝道區(qū)中存在/不存在反型層，以導(dǎo)通和中斷電流。對(duì)于這種M0SFET，例如，為了實(shí)現(xiàn)進(jìn)一步減小導(dǎo)通電阻，考慮使用特征為沿著溝槽的壁表面形成溝道區(qū)的溝槽型器件結(jié)構(gòu)，代替常規(guī)的平面型器件結(jié)構(gòu)(例如，參見(jiàn)日本專利特開(kāi)N0.7-326755(專利文獻(xiàn)I)、日本專利特開(kāi)N0.2008-235546 (專利文獻(xiàn)2)和日本專利特開(kāi)N0.8-70124 (專利文獻(xiàn)3))。
[0004]引用列表
[0005]專利文獻(xiàn)
[0006]PTLl:日本專利特開(kāi) N0.7-326755
[0007]PTL2:日本專利特開(kāi) N0.2008-235546
[0008]PTL3:日本專利特開(kāi) N0.8-70124

【發(fā)明內(nèi)容】

[0009]技術(shù)問(wèn)題
[0010]本文中，在常規(guī)MOSFET中，當(dāng)要形成反型層的體區(qū)適于具有高雜質(zhì)濃度時(shí)，溝道遷移率減小。因此，體區(qū)的雜質(zhì)濃度需要不大于某一值。然而，當(dāng)體區(qū)適于具有低雜質(zhì)濃度時(shí)，需要增加體區(qū)的厚度以抑制體區(qū)中的完全耗盡(穿通現(xiàn)象)。因此，當(dāng)例如借助離子注入形成體區(qū)時(shí)，增加了要求進(jìn)行離子注入的次數(shù)。這使得很難有效地制造MOSFET。由此，很難有效地制造常規(guī)的M0SFET，同時(shí)抑制溝道遷移率降低和穿通現(xiàn)象發(fā)生，這是不利的。
[0011]制作本發(fā)明以解決前文的問(wèn)題，并且本發(fā)明的目的是提供一種抑制了溝道遷移率降低和穿通現(xiàn)象發(fā)生并且能夠有效制造的半導(dǎo)體器件，以及制造這種半導(dǎo)體器件的方法。
[0012]問(wèn)題的解決方案
[0013]根據(jù)本發(fā)明的半導(dǎo)體器件包括:襯底，該襯底由碳化硅制成并且設(shè)置有溝槽，該溝槽具有相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角的壁表面，并且在襯底一個(gè)主表面?zhèn)染哂虚_(kāi)口 ；氧化物膜，該氧化物膜形成在溝槽的壁表面上并且與溝槽的壁表面接觸；和電極，該電極設(shè)置在氧化物膜上且與氧化物膜接觸。該襯底包括:源極區(qū)，該源極區(qū)具有第一導(dǎo)電類型，并且被形成為包括該一個(gè)主表面和該壁表面；體區(qū)，該體區(qū)具有第二導(dǎo)電類型，并且被形成為包括該壁表面并與源極區(qū)接觸；和漂移區(qū)，該漂移區(qū)具有第一導(dǎo)電類型，并且被形成為包括該壁表面并與體區(qū)接觸，以將體區(qū)夾在源極區(qū)和漂移區(qū)之間。該源極區(qū)和體區(qū)是借助離子注入形成的。體區(qū)具有夾在源極區(qū)和漂移區(qū)之間的區(qū)域，并且該區(qū)域在垂直于該一個(gè)主表面的方向上具有I μ m或更小的厚度。體區(qū)具有3X IO17CnT3或更大的雜質(zhì)濃度。
[0014]本發(fā)明人充分檢驗(yàn)了有效制造半導(dǎo)體器件同時(shí)抑制溝道遷移率降低和穿通現(xiàn)象發(fā)生的方案。結(jié)果，已經(jīng)發(fā)現(xiàn)當(dāng)在形成了溝道區(qū)的區(qū)域附近的溝槽壁表面適于具有落入預(yù)定范圍內(nèi)、具體地相對(duì)于{0001}面為不小于50°且不大于65°的偏離角時(shí)，顯著改進(jìn)了在溝道遷移率的增加和體區(qū)雜質(zhì)濃度的增加之間的沖突關(guān)系。因此，本發(fā)明人實(shí)現(xiàn)了本發(fā)明。在根據(jù)本發(fā)明的半導(dǎo)體器件中，該襯底設(shè)置有溝槽，該溝槽具有相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角的壁表面。因此，即使當(dāng)體區(qū)的雜質(zhì)濃度增加為達(dá)到或超過(guò)3X IO17CnT3時(shí)，也能抑制在沿著壁表面的溝道區(qū)中的溝道遷移率的降低。此外，通過(guò)將體區(qū)的雜質(zhì)濃度增加至上述范圍，抑制穿通現(xiàn)象發(fā)生所需的、體區(qū)的源極區(qū)和漂移區(qū)之間的區(qū)域的厚度，在垂直于一個(gè)主表面的方向上也被減少至Iym或更小。因此，減少了形成體區(qū)所需的執(zhí)行離子注入的次數(shù)，結(jié)果可以有效地制造半導(dǎo)體器件。因此，根據(jù)本發(fā)明的半導(dǎo)體器件，可以提供一種抑制溝道遷移率降低和穿通現(xiàn)象發(fā)生并且可以有效制造的半導(dǎo)體器件。
[0015]在該半導(dǎo)體器件中，體區(qū)可以具有2 X IO18cnT3或更小的雜質(zhì)濃度。通過(guò)這種方式，當(dāng)更加確保抑制溝道遷移率降低時(shí)，可以將半導(dǎo)體器件的閾值電壓設(shè)置在實(shí)際上適當(dāng)?shù)姆秶鷥?nèi)。
[0016]在該半導(dǎo)體器件中，體區(qū)的位于源極區(qū)和漂移區(qū)之間的區(qū)域在垂直于該一個(gè)主表面的方向上可以具有0.1 μ m或更大的厚度。通過(guò)這種方式，可以借助離子注入容易地形成包括溝道區(qū)的區(qū)域。
[0017]在該半導(dǎo)體器件中，在垂直于該一個(gè)主表面的方向上從該一個(gè)主表面到在體區(qū)和漂移區(qū)之間的接觸表面的距離可以是1.2 μ m或更小。
[0018]當(dāng)整個(gè)體區(qū)在垂直于該一個(gè)主表面的方向上的厚度由此適于落入上述范圍內(nèi)時(shí)，進(jìn)一步減少了形成體區(qū)所需的執(zhí)行離子注入的數(shù)量，
[0019]由此提供了可以更有效制造的半導(dǎo)體器件。
[0020]在該半導(dǎo)體器件中，溝槽的壁表面可以具有相對(duì)于〈01-10〉方向形成5°或更小的角的偏離取向。
[0021]〈01-10〉方向是碳化硅襯底中的有代表性的偏離取向。因此，當(dāng)由壁表面的偏離取向和〈01-10〉方向形成的角適于落入上述范圍內(nèi)時(shí)，容易形成具有上述壁表面的溝槽。
[0022]在該半導(dǎo)體器件中，溝槽的壁表面在〈01-10〉方向上相對(duì)于{03-38}面可以具有不小于-3°且不大于5°的偏離角。
[0023]通過(guò)這種方式，可以更有效地抑制由于體區(qū)中的雜質(zhì)濃度的增加造成的溝道遷移率的降低。這里，基于以下事實(shí)將偏離角設(shè)定在相對(duì)于103-38}面取向不小于-3°且不大于5°:作為檢查在溝道遷移率和偏離角之間關(guān)系的結(jié)果，在該設(shè)定范圍內(nèi)獲得了特別高的溝道遷移率。
[0024]此外，“在〈01-10〉方向上相對(duì)于{03-38}面的偏離角”指的是由壁表面的法線到包括〈01-10〉方向和〈0001〉方向的平面的正交投影與{03-38}面的法線形成的角。正值的符號(hào)對(duì)應(yīng)于正交投影接近于與〈01-10〉方向平行的情形，而負(fù)值的符號(hào)對(duì)應(yīng)于正交投影接近于與〈0001〉方向平行的情形。
[0025]應(yīng)當(dāng)注意，壁表面更優(yōu)選具有實(shí)質(zhì)上為{03-38}的面取向，并且壁表面進(jìn)一步優(yōu)選具有{03-38}的面取向。這里，“壁表面具有實(shí)質(zhì)上為{03-38}的面取向”的表達(dá)方式意指壁表面的面取向包括在考慮到溝槽形成的處理精度等而使得面取向可以被認(rèn)為實(shí)質(zhì)上為{03-38}的偏離角范圍內(nèi)。在這種情況下，例如，偏離角的范圍是偏離角相對(duì)于{03-38}為±2°的范圍。通過(guò)這種方式，可以更有效地抑制由于體區(qū)中的雜質(zhì)濃度的增加造成的溝道遷移率的降低。
[0026]在該半導(dǎo)體器件中，溝槽的壁表面可以具有相對(duì)于〈-2110〉方向形成5°或更小的角的偏離取向。
[0027]如同〈O 1-10〉方向一樣，〈-2110〉方向是碳化硅襯底中的有代表性的偏離取向。因此，當(dāng)由壁表面的偏離取向和〈-2110〉方向形成的角適于落入上述范圍內(nèi)時(shí)，容易形成具有壁表面的溝槽。
[0028]在該半導(dǎo)體器件中，溝槽的壁表面可以對(duì)應(yīng)于在構(gòu)成襯底的碳化硅的碳面?zhèn)壬系拿妗?br> [0029]通過(guò)這種方式，可以更有效地抑制由于體區(qū)中雜質(zhì)濃度的增加造成的溝道遷移率降低。這里，六方晶的單晶碳化硅的(0001)面被定義為硅面，而(000-1)面被定義為碳面。換句話說(shuō)，當(dāng)使用壁表面的偏離取向相對(duì)于〈01-10〉方向形成5°或更小的角的結(jié)構(gòu)時(shí)，通過(guò)使壁表面對(duì)應(yīng)于靠近(0-33-8)面的面，可以更有效地抑制溝道遷移率降低。
[0030]本發(fā)明的制造半導(dǎo)體器件的方法包括步驟:制備由碳化硅制成的襯底；在該襯底中形成溝槽，該溝槽在襯底的一個(gè)主表面?zhèn)染哂虚_(kāi)口并且具有相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角的壁表面；在該壁表面上形成氧化物膜，并且氧化物膜與該壁表面接觸；和在該氧化物膜上形成電極，并且電極與該氧化物膜接觸。制備襯底的步驟包括步驟:形成第一導(dǎo)電類型的漂移區(qū)；并且形成彼此接觸的源極區(qū)和體區(qū)，源極區(qū)具有第一導(dǎo)電類型并且包括該一個(gè)主表面，體區(qū)具有第二導(dǎo)電類型。在形成溝槽的步驟中，溝槽被形成為延伸通過(guò)源極區(qū)和體區(qū)以達(dá)到漂移區(qū)。在形成源極區(qū)和體區(qū)的步驟中，源極區(qū)和體區(qū)是借助離子注入形成的，使得其在源極區(qū)和漂移區(qū)之間的區(qū)域在垂直于該一個(gè)主表面的方向上具有I μ m或更小的厚度，并使得體區(qū)具有3X IO17CnT3或更大的雜質(zhì)濃度。
[0031]根據(jù)本發(fā)明中的制造半導(dǎo)體器件的方法，可以有效制造根據(jù)本發(fā)明的半導(dǎo)體器件，同時(shí)抑制溝道遷移率降低和穿通現(xiàn)象發(fā)生。
[0032]在制造半導(dǎo)體器件的方法中，在形成源極區(qū)和體區(qū)的步驟中，體區(qū)可以形成為具有2X IO18CnT3或更小的雜質(zhì)濃度。通過(guò)這種方式，可以在抑制溝道遷移率降低的同時(shí)，將半導(dǎo)體器件的閾值電壓設(shè)定在實(shí)際上合適的范圍內(nèi)。
[0033]在制造半導(dǎo)體器件的方法中，在形成源極區(qū)和體區(qū)的步驟中，可以將源極區(qū)和體區(qū)形成為使得在源極區(qū)和漂移區(qū)之間的區(qū)域在垂直于該一個(gè)主表面的方向上具有0.Ιμπι或更大的厚度。通過(guò)這種方式，可以借助離子注入容易地形成該包含溝道區(qū)的區(qū)域。[0034]在制造半導(dǎo)體器件的方法中，在形成源極區(qū)和體區(qū)的步驟中，可以將體區(qū)形成為使得在垂直于該一個(gè)主表面的方向上從該一個(gè)主表面到在體區(qū)和漂移區(qū)之間的接觸表面的距離為1.2μπι或更小。
[0035]從而，進(jìn)一步減少了形成體區(qū)需要的進(jìn)行離子注入的次數(shù)，結(jié)果可以更有效地制造半導(dǎo)體器件。
[0036]在制造半導(dǎo)體器件的方法中，在形成溝槽的步驟中，襯底可以設(shè)置有具有相對(duì)于〈01-10〉方向形成5°或更小的角的偏離取向的壁表面的溝槽。
[0037]由此，當(dāng)由作為碳化硅襯底中的有代表性的偏離取向的〈01-10〉方向和壁表面的偏離取向形成的角適于落入上述范圍內(nèi)時(shí)，可以在襯底中容易地形成包括上述壁表面的溝槽。
[0038]在制造半導(dǎo)體器件的方法中，在形成溝槽的步驟中，襯底可以設(shè)置有具有在〈01-10〉方向上相對(duì)于{03-38}面具有不小于-3°且不大于5°的偏離角的壁表面的溝槽。
[0039]由此，當(dāng)溝槽的壁表面在〈01-10〉方向上相對(duì)于{03-38}面的偏離角適于落入上述范圍內(nèi)時(shí)，可以更有效地抑制由于體區(qū)中雜質(zhì)濃度的增加造成的溝道遷移率降低。
[0040]在制造半導(dǎo)體器件的方法中，在形成溝槽的步驟中，襯底可以設(shè)置有具有相對(duì)于<-2110>方向形成5°或更小的角的偏離取向的壁表面的溝槽。
[0041]由此，當(dāng)由作為在碳化硅襯底中的有代表性的偏離取向的〈-2110〉方向和壁表面的偏離取向形成的角適于落入上述范圍內(nèi)時(shí)，可以在襯底中容易地形成包括上述壁表面的溝槽。
[0042]在制造半導(dǎo)體器件的方法中，在形成溝槽的這步驟中，襯底可以設(shè)置有具有與構(gòu)成襯底的碳化硅的碳面?zhèn)壬系拿鎸?duì)應(yīng)的壁表面的溝槽。
[0043]當(dāng)溝槽的壁表面由此適于對(duì)應(yīng)于碳化硅的碳面?zhèn)壬系拿鏁r(shí)，可以更有效地抑制由于體區(qū)中雜質(zhì)濃度的增加造成的溝道遷移率降低。
[0044]發(fā)明的有利效果
[0045]由上面的描述顯而易見(jiàn)的，根據(jù)本發(fā)明的半導(dǎo)體器件和制造該半導(dǎo)體器件的方法，可以有效地制造半導(dǎo)體器件，同時(shí)抑制了溝道遷移率降低和穿通現(xiàn)象發(fā)生。
【專利附圖】

【附圖說(shuō)明】
[0046]圖1是示出MOSFET的結(jié)構(gòu)的示意截面圖。
[0047]圖2是示意性示出用于制造該MOSFET的方法的流程圖。
[0048]圖3是用于示出制造該MOSFET的方法的示意截面圖。
[0049]圖4是用于示出制造該MOSFET的方法的示意截面圖。
[0050]圖5是用于示出制造該MOSFET的方法的示意截面圖。
[0051]圖6是用于示出制造該MOSFET的方法的示意截面圖。
[0052]圖7是用于示出制造該MOSFET的方法的示意截面圖。
[0053]圖8是用于示出制造該MOSFET的方法的示意截面圖。
[0054]圖9是用于示出制造該MOSFET的方法的示意截面圖。
【具體實(shí)施方式】[0055]下面參考附圖描述本發(fā)明的實(shí)施例。應(yīng)該注意，在下面提到的圖中，相同或相應(yīng)的部分給出了相同的參考符號(hào)，并且不再重復(fù)描述。此外，在本說(shuō)明書(shū)中，單個(gè)取向用□表示，集合取向用〈>表示，并且單個(gè)面用O表示，集合面用{}表示。另外，負(fù)指數(shù)應(yīng)當(dāng)通過(guò)在數(shù)值上放置橫條來(lái)被晶體學(xué)地表示，但是在本說(shuō)明書(shū)中通過(guò)在數(shù)字前面放置負(fù)號(hào)來(lái)表不。
[0056]首先，下面描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。參考圖1，用作根據(jù)本實(shí)施例的半導(dǎo)體器件的M0SFET1具有襯底10、氧化物膜30、柵電極40、層間絕緣膜50、源電極60、漏電極70和源極布線80。襯底10具有相對(duì)于{0001}面的偏移角為8°或更小的主表面10A，并且由碳化硅制成。襯底10包括碳化硅襯底11、漂移區(qū)12、體區(qū)13、源極區(qū)14和接觸區(qū)15。
[0057]襯底10設(shè)置有具有側(cè)壁表面20A和底表面20B的溝槽20，并且在主表面IOA側(cè)具有開(kāi)口。溝槽20形成為延伸通過(guò)源極區(qū)14和體區(qū)13，并且具有位于漂移區(qū)12中的底表面20B。此外，側(cè)壁表面20A中的每一個(gè)相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角。而且，被暴露并與體區(qū)13和源極區(qū)14相鄰并接觸的溝槽壁表面中的每一個(gè)相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角。
[0058]碳化硅襯底11包含諸如N(氮)的η型雜質(zhì)，因此具有η型導(dǎo)電性。漂移區(qū)12包括溝槽20的側(cè)壁表面20Α和底表面20Β，并且形成在碳化硅襯底11的一個(gè)主表面上。漂移區(qū)12包含諸如P(磷)的η型雜質(zhì)，因此具有η型導(dǎo)電性。該η型雜質(zhì)的濃度比在碳化硅襯底11中的濃度低。
[0059]體區(qū)13包括側(cè)壁表面20Α，并且被形成為相對(duì)于漂移區(qū)12與碳化硅襯底11相反。利用離子注入形成的體區(qū)13中的每一個(gè)包含諸如Al (鋁)或B (硼)的P型雜質(zhì)，因此具有P型導(dǎo)電性。此外，體區(qū)13中包含的P型雜質(zhì)的濃度為3X IO17CnT3或更大。
[0060]源極區(qū)14包括襯底10的主表面IOA和溝槽20的側(cè)壁表面20Α，并被形成為與體區(qū)13和接觸區(qū)15接觸。利用離子注入形成的源極區(qū)14中的每一個(gè)包含諸如P(磷)的η型雜質(zhì)，因此具有η型導(dǎo)電性。此外，源極區(qū)14中包含的η型雜質(zhì)的濃度比漂移區(qū)12中的聞。
[0061]接觸區(qū)15包括主表面10Α，并且被形成為與體區(qū)13和源極區(qū)14接觸。接觸區(qū)15中的每一個(gè)包含諸如Al(鋁)或B(硼)的P型雜質(zhì)，因此具有P型導(dǎo)電性。此外，接觸區(qū)15中包含的P型雜質(zhì)的濃度比體區(qū)13中的濃度高。
[0062]由此，襯底10包括:源極區(qū)14，其被形成為包括主表面IOA和側(cè)壁表面20Α ;體區(qū)13，其被形成為包括側(cè)壁表面20Α并與源極區(qū)14接觸；和漂移區(qū)12，其被形成為包括側(cè)壁表面20Α并與體區(qū)13接觸以將體區(qū)13夾在漂移區(qū)12和源極區(qū)14之間。此外，體區(qū)13中的每一個(gè)具有內(nèi)部區(qū)域13Α，其是每個(gè)源極區(qū)14和漂移區(qū)12之間的區(qū)域，并且在垂直于主表面IOA的方向上具有Iym或更小的厚度。內(nèi)部區(qū)域13Α具有3 X IO17CnT3或更大的P型雜質(zhì)濃度，與體區(qū)13除內(nèi)部區(qū)域13Α之外的區(qū)域一樣。
[0063]氧化物膜30被形成為與側(cè)壁表面20Α、底表面20Β和主表面IOA接觸。更具體地，氧化物膜30由例如二氧化硅(SiO2)制成，并且被形成為覆蓋側(cè)壁表面20Α、底表面20Β和主表面IOA的一部分。
[0064]柵電極40被形成在氧化物膜30上并與氧化物膜30接觸。更具體地，柵電極40由導(dǎo)體制成，諸如其中加入了雜質(zhì)的多晶硅、或Al，并且被形成為填充溝槽20的內(nèi)部。
[0065]層間絕緣膜50與氧化物膜30 —起被形成為圍繞柵電極40，以使柵電極40與源電極60和源極布線80電絕緣。例如，層間絕緣膜50中的每一個(gè)都由二氧化硅(SiO2)制成。
[0066]源電極60中的每一個(gè)被形成為與源極區(qū)14和接觸區(qū)15接觸。源電極60由能夠與源極區(qū)14歐姆接觸的材料制成，諸如NixSiy (硅化鎳)、TixSiy (硅化鈦)、AlxSiy (硅化鋁)或TixAlySiz(硅化鋁鈦)。源電極60電連接到源極區(qū)14。
[0067]漏電極70被形成為相對(duì)于碳化硅襯底11與漂移區(qū)12相反。漏電極70由能夠與碳化硅襯底11歐姆接觸的材料制成，諸如與源電極60的材料相同的材料。漏電極70電連接到碳化硅襯底11。
[0068]源極布線80形成為與源電極60接觸。例如，源極布線80由諸如Al導(dǎo)體制成，并且經(jīng)由源電極60電連接到源極區(qū)14。
[0069]下面描述M0SFET1的操作。參考圖1，當(dāng)電壓被施加在源電極60和漏電極70之間的同時(shí)，為柵電極40提供比閾值電壓小的電壓時(shí)，即，當(dāng)其處于截止?fàn)顟B(tài)時(shí)，形成在體區(qū)13和漂移區(qū)12之間的pn結(jié)被反向偏置。因此，M0SFET1處于非導(dǎo)通狀態(tài)。另一方面，當(dāng)?shù)扔诨虼笥陂撝惦妷旱碾妷罕皇┘拥綎烹姌O40時(shí)，載流子沿著內(nèi)部區(qū)域13A中的側(cè)壁表面20A中的每一個(gè)積聚，由此形成了反型層。結(jié)果，源極區(qū)14和漂移區(qū)12彼此電連接，由此電流在源電極60和漏電極70之間流動(dòng)。通過(guò)這種方式，操作M0SFET1。
[0070]如上所述，在用作根據(jù)本實(shí)施例的半導(dǎo)體器件的M0SFET1中，側(cè)壁表面20A中的每一個(gè)具有相對(duì)于{0001}面落入不小于50°且不大于65°的范圍內(nèi)的偏離角。因此，即使當(dāng)體區(qū)13的雜質(zhì)濃度增加至達(dá)到或超過(guò)3 X IO17CnT3時(shí)，也可以抑制溝道遷移率降低。此夕卜，通過(guò)將體區(qū)13的雜質(zhì)濃度增加到上述范圍，抑制穿通現(xiàn)象發(fā)生所需的內(nèi)部區(qū)域13A的厚度在垂直于主表面IOA的方向上減小至I μπι或更小。從而，減小了形成體區(qū)13所需的進(jìn)行離子注入的次數(shù)，結(jié)果可以有效制造M0SFET1。由此，根據(jù)用作本實(shí)施例中的半導(dǎo)體器件的M0SFET1，可以提供抑制了溝道遷移率降低和穿通現(xiàn)象發(fā)生，并且可以有效制造的半導(dǎo)體器件。
[0071]此外，在M0SFET1中，體區(qū)13可以具有2 X IO18CnT3或更小的雜質(zhì)濃度。通過(guò)這種方式，在更可靠地抑制溝道遷移率降低的同時(shí)，可以將半導(dǎo)體器件的閾值電壓設(shè)定在實(shí)際上合適的范圍內(nèi)。
[0072]此外，在M0SFET1中，在垂直于主表面IOA的方向上內(nèi)部區(qū)域13Α的厚度可以為
0.1ym或更大。通過(guò)這種方式，包括溝道區(qū)的內(nèi)部區(qū)域13Α可以很容易地借助離子注入形成。
[0073]此外，在M0SFET1中，在垂直于主表面IOA的方向上，從主表面IOA到體區(qū)13和漂移區(qū)12之間的接觸表面12Α的距離可以是1.2μπι或更小。當(dāng)整個(gè)體區(qū)13在垂直于主表面IOA的方向上的厚度由此適于落入上述范圍內(nèi)時(shí)，進(jìn)一步減少了形成體區(qū)13需要的進(jìn)行離子注入的次數(shù)，由此提供了可以更有效制造的半導(dǎo)體器件。
[0074]此外，在M0SFET1中，側(cè)壁表面20Α中的至少一個(gè)可以具有相對(duì)于〈01_10>方向形成5°或更小角的偏離取向。此外，側(cè)壁表面20Α中的至少一個(gè)可以具有相對(duì)于〈-2110〉方向形成5°或更小的角的偏離取向。由此，當(dāng)由側(cè)壁表面20Α中的至少一個(gè)的偏離取向與碳化硅襯底中的有代表性的偏離取向，即，〈01-10〉方向和〈-2110〉方向的每一個(gè)，形成的角適于落入上述范圍內(nèi)時(shí)，可以很容易形成包括側(cè)壁表面20A的溝槽20。
[0075]此外，在M0SFET1中，側(cè)壁表面20A中的至少一個(gè)在〈01_10>方向上相對(duì)于{03-38}面可以具有不小于-3°且不大于5°的偏離角。此外，側(cè)壁表面20A中的至少一個(gè)可以是構(gòu)成襯底10的碳化硅的碳面?zhèn)壬系拿?。通過(guò)這種方式，由于體區(qū)13的雜質(zhì)濃度的增加，可以更有效地抑制溝道遷移率降低。
[0076]參考圖1至圖9，下面描述用于制造根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件的方法。在用于制造根據(jù)本實(shí)施例的半導(dǎo)體器件的方法中，制造了用作根據(jù)本實(shí)施例的半導(dǎo)體器件的MOSFETI。
[0077]參考圖2，首先，執(zhí)行襯底制備步驟，作為步驟(S10)。在該步驟(SlO)中，執(zhí)行下述步驟(Sll)至(S13)以制備由碳化硅制成的襯底10。首先，作為步驟(S11)，執(zhí)行碳化硅襯底制備步驟。在該步驟(Sll)中，參考圖3，切割例如由4H-SiC制成的晶錠，以制備碳化硅襯底11。
[0078]接下來(lái)，作為步驟(S12)，執(zhí)行外延生長(zhǎng)層形成步驟。在該步驟(S12)中，通過(guò)外延生長(zhǎng)，在碳化娃襯底11的一個(gè)主表面上形成η型導(dǎo)電性的碳化娃層16。此外,在碳化娃層16中，在隨后的步驟(S13)中沒(méi)有被注入離子的區(qū)域用作漂移區(qū)12，由此形成漂移區(qū)12。
[0079]接下來(lái)，作為步驟(S13)，執(zhí)行離子注入步驟。在該步驟(S13)中，首先，例如，將Al離子注入到包括主表面IOA的區(qū)域中，以形成具有P型導(dǎo)電性的體區(qū)13。接下來(lái)，例如，將P離子注入到包括主表面IOA的區(qū)域中，到達(dá)比Al離子的注入深度淺的注入深度，由此形成具有η型導(dǎo)電性的源極區(qū)14。然后，例如，將Al離子進(jìn)一步注入到包括主表面IOA的區(qū)域中，到達(dá)比P離子的注入深度淺的注入深度，由此形成具有P型導(dǎo)電性的接觸區(qū)15。
[0080]由此，步驟(SlO)包括以下步驟:形成具有η型導(dǎo)電性的漂移區(qū)12 ;和形成彼此接觸的源極區(qū)14和體區(qū)13，源極區(qū)14包括主表面IOA并且具有η型導(dǎo)電性，體區(qū)13具有ρ型導(dǎo)電性。此外，在形成源極區(qū)和體區(qū)的步驟中，源極區(qū)14和體區(qū)13是借助離子注入形成的。此外，在垂直于主表面IOA的方向上夾在源極區(qū)14和體區(qū)13之間的區(qū)域用作包括溝道區(qū)的內(nèi)部區(qū)域13Α。
[0081]此外，在步驟(S13)中，體區(qū)13被形成為具有不小于3Χ IO17CnT3且不大于2X IO1W3的雜質(zhì)濃度。更具體地，在形成體區(qū)13時(shí)，例如，使用不小于10 μ A且不大于2000 μ A的射束電流注入Al離子。通過(guò)這種方式，MOSFETI的閾值電壓可以被設(shè)定在實(shí)際上合適的范圍內(nèi)，同時(shí)抑制了溝道遷移率的降低和穿通現(xiàn)象的產(chǎn)生。
[0082]此外，在步驟(S13)中，優(yōu)選將體區(qū)13形成為使得在垂直于主表面IOA的方向上，從主表面IOA到漂移區(qū)12和體區(qū)13之間的接觸表面12Α的距離，即，體區(qū)13的整個(gè)厚度，為1.2μπι或更小。更具體地，在形成體區(qū)13時(shí)，例如，用不小于IOkeV且不大于800keV的注入能量注入Al離子。通過(guò)這種方式，減少了形成體區(qū)13需要進(jìn)行的離子注入次數(shù)，因此可以更有效地制造MOSFETI。
[0083]此外，在步驟(S13)中，將源極區(qū)14和體區(qū)13形成為使得在垂直于主表面IOA的方向上，內(nèi)部區(qū)域13A，即，夾在源極區(qū)14和漂移區(qū)12之間的區(qū)域的厚度不小于0.1 μ m且不大于I μ m。通過(guò)這種方式，可以借助離子注入很容易形成包括溝道區(qū)的內(nèi)部區(qū)域13A。
[0084]接下來(lái)，作為步驟(S20)，執(zhí)行溝槽形成步驟。在該步驟(S20)中，參考圖4，襯底10被設(shè)置有溝槽20，該溝槽20包括側(cè)壁表面20A和底表面20B并且在主表面IOA側(cè)具有開(kāi)口。更具體地，首先，在主表面IOA的除了要形成溝槽20的區(qū)域之外的區(qū)域上形成例如由抗蝕劑形成的掩膜層17。接下來(lái)，例如，使用諸如RIE (反應(yīng)離子蝕刻)的干蝕刻來(lái)形成延伸通過(guò)源極區(qū)14和體區(qū)13并且具有位于漂移區(qū)12中的底表面20B的溝槽20。接下來(lái)，參考圖5，例如，利用諸如氯氣的鹵素基氣體進(jìn)行熱蝕刻，由此使側(cè)壁表面20A中的每一個(gè)相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角。此外，在步驟(S20)中，暴露的并且與體區(qū)13和源極區(qū)14相鄰并接觸的溝槽壁表面中的每一個(gè)可以相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角。然后，參考圖6，在形成溝槽20之后，去除掩膜層17。
[0085]此外，在步驟(S20)中，可以將溝槽20形成為使得至少一個(gè)側(cè)壁表面20A具有相對(duì)于〈01-10〉方向形成5°或更小的角的偏離取向。此外，可以將溝槽20形成為使得側(cè)壁表面20A中的至少一個(gè)具有相對(duì)于〈-2110〉方向形成5°或更小的角的偏離取向。由此，當(dāng)由碳化硅襯底中的代表性的偏離取向和側(cè)壁表面20A中的至少一個(gè)的偏離取向形成的角適于落入上述范圍內(nèi)時(shí)，可以在襯底10中很容易形成包括側(cè)壁表面20A的溝槽20。
[0086]此外，在步驟(S20)中，可以將溝槽20形成為使得側(cè)壁表面20A中的至少一個(gè)在〈01-10〉方向上相對(duì)于{03-38}面具有不小于-3°且不大于5°的偏離角。此外，可以將溝槽20形成為使得側(cè)壁表面20A中的至少一個(gè)對(duì)應(yīng)于構(gòu)成襯底10的碳化硅的碳面?zhèn)壬系拿?。通過(guò)這種方式，可以更有效地抑制由于體區(qū)13中的雜質(zhì)濃度增加造成的溝道遷移率降低。
[0087]在根據(jù)本實(shí)施例的制造半導(dǎo)體器件的方法中，在步驟(S20)中，使襯底10經(jīng)受諸如RIE的干蝕刻，并且然后經(jīng)受熱蝕刻，由此形成了具有側(cè)壁表面20A的溝槽20，每個(gè)側(cè)壁表面20A相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角。然而，本發(fā)明并不限于此。例如，為了形成側(cè)壁表面20A相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角的溝槽20，可以使用蝕刻速率具有高各向異性的RIE，而不進(jìn)行熱蝕刻。
[0088]接下來(lái)，作為步驟(S30)，執(zhí)行活化退火步驟。在該步驟(S30)中，加熱襯底10，以激活在上述步驟(SlO)中注入的雜質(zhì)。
[0089]接下來(lái)，作為步驟(S40)，執(zhí)行氧化物膜形成步驟。在該步驟(S40)中，參考圖7，例如，在包括氧的氣氛中加熱襯底10，由此形成氧化物膜30以覆蓋側(cè)壁表面20A、底表面20B和主表面IOA0接下來(lái)，作為步驟(S50)，執(zhí)行氮原子引入步驟。在該步驟(S50)中，在包括包含氮原子的氣體的氣氛中，加熱襯底10以在包括氧化物膜30和構(gòu)成襯底10的碳化硅之間的界面的區(qū)域中引入氮原子。該步驟(S50)不是必需的步驟，但是通過(guò)執(zhí)行該步驟，可以減少在包括氧化物膜30和構(gòu)成襯底10的碳化硅之間的界面的區(qū)域中的界面態(tài)。從而，可以抑制由于界面態(tài)的存在造成的溝道遷移率降低。包含氮原子的氣體的實(shí)例可以包括NO( —氧化氮)、N02 (二氧化氮)、N20(氧化氮)等。此外，在該步驟(S50)中，在如上所述的在包括包含氮原子的氣體的氣氛中加熱襯底10之后，例如，進(jìn)一步在氬氣氛中加熱襯底10。
[0090]接下來(lái)，作為步驟(S60)，執(zhí)行漏電極形成步驟。在該步驟(S60)中，參考圖8，在碳化硅襯底11的與上面形成了漂移區(qū)12的一側(cè)相反的一個(gè)主表面上形成例如由Ni制成的膜。其后，執(zhí)行用于合金化的熱處理，由此硅化由Ni形成的膜的至少一部分。通過(guò)這種方式，形成了漏電極70。
[0091]接下來(lái)，作為步驟(S70)，執(zhí)行柵電極形成步驟。在該步驟(S70)中，例如，使用LPCVD (低壓化學(xué)氣相沉積)方法，以形成其中加入有雜質(zhì)的多晶硅膜，以填充溝槽20的內(nèi)部。通過(guò)這種方式，在氧化物膜30上并與之接觸地形成了柵電極40。
[0092]接下來(lái)，作為步驟(S80)，執(zhí)行層間絕緣膜形成步驟。在該步驟(S80)中，例如，通過(guò)P(等離子體)-CVD方法形成由作為絕緣體的SiO2制成的層間絕緣膜50，以覆蓋柵電極40和氧化物膜30。
[0093]接下來(lái)，作為步驟(S90)，執(zhí)行源電極形成步驟。在該步驟(S90)中，參考圖9，首先，從要形成源電極60的區(qū)域去除層間絕緣膜50和氧化物膜30，由此形成了暴露源極區(qū)14和接觸區(qū)15的區(qū)域。然后，與漏電極70 —樣，在該區(qū)域中形成例如由Ni制成的膜，并且該膜的至少一部分被硅化，由此形成了源電極60。
[0094]接下來(lái)，作為步驟(S100)，執(zhí)行源極布線形成步驟。在該步驟(S100)中，參考圖1，例如，通過(guò)沉積方法在源電極60上與之接觸地形成由諸如Al的導(dǎo)體制成的源極布線80。通過(guò)執(zhí)行步驟(SlO)至(S100)，制造了 M0SFET1，由此完成了用于制造根據(jù)本實(shí)施例的半導(dǎo)體器件的方法。如上所述，根據(jù)用于制造本實(shí)施例中的半導(dǎo)體器件的方法，可以有效制造M0SFET1，同時(shí)抑制了溝道遷移率的降低和穿通現(xiàn)象的產(chǎn)生。
[0095]本文公開(kāi)的實(shí)施例在任何方面都是說(shuō)明性的并且非限制性的。本發(fā)明的范圍由權(quán)利要求項(xiàng)而不是由上述實(shí)施例來(lái)限定，并且意指包括與權(quán)利要求項(xiàng)等效的范圍和意義內(nèi)的任何修改。
[0096]工業(yè)適用性
[0097]本發(fā)明中的半導(dǎo)體器件和制造該半導(dǎo)體器件的方法可以有利地具體應(yīng)用于要求在抑制溝道遷移率降低和穿通現(xiàn)象發(fā)生的同時(shí)有效制造的半導(dǎo)體器件，以及用來(lái)制造這種半導(dǎo)體器件的方法。
[0098]附圖標(biāo)記列表
[0099]I:M0SFET ； 10:襯底；10A:王表面；11:碳化娃襯底；12:漂移區(qū)；12A:接觸表面；13:體區(qū)；13A:內(nèi)部區(qū)域；14:源極區(qū)；15:接觸區(qū)；16:碳化硅層；17:掩膜層；20:溝槽；20A:側(cè)壁表面；20B:底表面；30:氧化物膜；40:柵電極；50:層間絕緣膜；60:源電極；70:漏電極；80:源極布線。
【權(quán)利要求】
1.一種半導(dǎo)體器件(1)，包括: 襯底(10)，所述襯底(10)由碳化硅制成并且設(shè)置有溝槽(20)，所述溝槽(20)具有相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角的壁表面(20A)并且在所述襯底(10)的一個(gè)主表面(1OA)側(cè)具有開(kāi)口 ； 氧化物膜(30)，所述氧化物膜(30)形成在所述溝槽(20)的所述壁表面(20A)上并且與所述溝槽(20)的所述壁表面(20A)接觸；和 電極(40)，所述電極(40)設(shè)置在所述氧化物膜(30)上并且與所述氧化物膜(30)接觸， 所述襯底(10)包括: 源極區(qū)(14)，所述源極區(qū)(14)具有第一導(dǎo)電類型，并且被形成為包括所述一個(gè)主表面(1OA)和所述壁表面(20A)， 體區(qū)(13)，所述體區(qū)(13)具有第二導(dǎo)電類型，并且被形成為包括所述壁表面(20A)并且與所述源極區(qū)(14)接觸，和 漂移區(qū)(12)，所述漂移區(qū)(12)具有第一導(dǎo)電類型，并且被形成為包括所述壁表面(20A)，并且與所述體區(qū)(13)接觸以便將所述體區(qū)(13)夾在所述源極區(qū)(14)和所述漂移區(qū)(12)之間， 所述源極區(qū)(14)和所述體區(qū)(13)是借助離子注入形成的， 所述體區(qū)(13)具有區(qū)域(13A)，所述區(qū)域(13A)夾在所述源極區(qū)(14)和所述漂移區(qū)(12)之間，并且在垂直于所述一個(gè)主表面(1OA)的方向上具有1ym或更小的厚度， 所述體區(qū)(13)具有3× 1O17cm-3或更大的雜質(zhì)濃度。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件(1)，其中，所述體區(qū)(13)具有2X 1O18CnT3或更小的雜質(zhì)濃度。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件(1)，其中，所述體區(qū)(13)在所述源極區(qū)(14)和所述漂移區(qū)(12)之間的所述區(qū)域(13A)在垂直于所述一個(gè)主表面(1OA)的方向上具有0.1ym或更大的厚度。
4.根據(jù)權(quán)利要求1-3中的任何一項(xiàng)所述的半導(dǎo)體器件(1)，其中，在垂直于所述一個(gè)主表面(1OA)的方向上，從所述一個(gè)主表面(1OA)到在所述體區(qū)(13)和所述漂移區(qū)(12)之間的接觸表面(12A)的距離是1.2 μ m或更小。
5.根據(jù)權(quán)利要求1-4中的任何一項(xiàng)所述的半導(dǎo)體器件(1)，其中，所述壁表面(20A)具有相對(duì)于〈01-10〉方向形成5°或更小的角的偏離取向。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件(1)，其中，所述壁表面(20A)在〈01-10〉方向上相對(duì)于103-38}面具有不小于-3°且不大于5°的偏離角。
7.根據(jù)權(quán)利要求1-4中的任何一項(xiàng)所述的半導(dǎo)體器件(1)，其中，所述壁表面(20A)具有相對(duì)于〈-2110〉方向形成5°或更小的角的偏離取向。
8.根據(jù)權(quán)利要求1-7中的任何一項(xiàng)所述的半導(dǎo)體器件(1)，其中，所述壁表面(20A)對(duì)應(yīng)于構(gòu)成所述襯底(10)的碳化硅的碳面?zhèn)忍幍拿妗?br> 9.一種制造半導(dǎo)體器件的方法，包括以下步驟: 制備由碳化娃制成的襯底(10)； 在所述襯底(10)中形成溝槽(20)，所述溝槽(20)在所述襯底(10)的一個(gè)主表面(IOA)側(cè)具有開(kāi)口并且具有壁表面(20A)，所述壁表面(20A)相對(duì)于{0001}面具有不小于50°且不大于65°的偏離角； 在所述壁表面(20A)上形成氧化物膜(30)，并且所述氧化物膜(30)與所述壁表面(20A)接觸；以及 在所述氧化物膜(30)上形成電極(40)，并且所述電極(40)與所述氧化物膜(30)接觸， 制備所述襯底(10)的步驟包括以下步驟: 形成具有第一導(dǎo)電類型的漂移區(qū)(12)，以及 形成彼此接觸的源極區(qū)(14)和體區(qū)(13)，所述源極區(qū)(14)具有第一導(dǎo)電類型并且包括所述一個(gè)主表面(IOA)，所述體區(qū)(13)具有第二導(dǎo)電類型， 在形成所述溝槽(20)的步驟中，所述溝槽(20)被形成為延伸通過(guò)所述源極區(qū)(14)和所述體區(qū)(13)以到達(dá)所述漂移區(qū)(12)， 在形成所述源極區(qū)(14)和所述體區(qū)(13)的步驟中，所述源極區(qū)(14)和所述體區(qū)(13)是借助離子注入形成的，使得所述體區(qū)(13)的在所述源極區(qū)(14)和所述漂移區(qū)(12)之間的區(qū)域(13A)在垂直于所述一個(gè)主表面(IOA)的方向上具有Iym或更小的厚度，并且使得所述體區(qū)(13)具有 3X IO17cnT3或更大的雜質(zhì)濃度。
【文檔編號(hào)】H01L21/28GK103907195SQ201280052435
【公開(kāi)日】2014年7月2日 申請(qǐng)日期:2012年9月26日 優(yōu)先權(quán)日:2011年11月24日
【發(fā)明者】和田圭司, 增田健良, 日吉透 申請(qǐng)人:住友電氣工業(yè)株式會(huì)社