具有一個或更多個嵌入的芯片墊的多芯片半導體封裝體的制作方法
【專利摘要】為避免在將多芯片半導體封裝體安裝到印刷電路板（PCS）時相鄰芯片墊之間的短路，一個芯片墊被嵌入在聚合物包封體中，而另一個芯片墊被暴露于封裝體的底部以提供到PCS的熱逸路徑。當多芯片封裝體中的一個芯片比封裝體中的另一芯片產(chǎn)生更多熱時，該配置尤其有用。
【專利說明】具有一個或更多個嵌入的芯片墊的多芯片半導體封裝體
【背景技術】
[0001 ] 本申請涉及包含多個半導體芯片的半導體芯片封裝。
[0002]在半導體封裝體中，半導體芯片有時被安裝在暴露于封裝的底部的高導熱(通常是金屬)的芯片墊上。特別當芯片包含產(chǎn)生大量熱量的裝置時，例如功率MOSFET或其他半導體功率器件，芯片墊(或金屬塊)用作允許在芯片中產(chǎn)生的熱流到封裝安裝于其上的結(jié)構的導熱路徑，該結(jié)構通常是印刷電路板(PCB)。這有助于阻止芯片過熱，而過熱可能損壞或毀壞芯片。
[0003]在一些情況下，兩個或更多個芯片被容納在單個封裝體中。例如，單個封裝體可以包含功率MOSFET芯片以及包含用于關斷及接通該功率MOSFET的電路的控制芯片。此類型的電路由圖1中所示的控制芯片2及功率MOSFET芯片3示意性地表示。功率MOSFET芯片3包含功率M0SFET6，功率M0SFET6的源極端子與主體端子短接在一起并且被接地，并且功率M0SFET6的漏極端子被連接至負載8。M0SFET6中的源極-主體短路產(chǎn)生與M0SFET6的源極-主體端子和漏極端子并聯(lián)的本征二極管7。
[0004]M0SFET6由控制芯片2控制，控制芯片2包含控制元件4和緩沖器5，緩沖器5的輸出端被連接至M0SFET6的柵極端子。如所示，控制芯片2被連接在正電源電壓Vcc與接地之間。
[0005]圖2A圖示說明包含P襯底2的控制芯片2中的緩沖器5的截面圖。緩沖器5包含N溝道M0SFET26A和P溝道M0SFET26B，其中M0SFET26A被形成在P阱23中而M0SFET26B被形成在N阱22中，P阱23及N阱22用作各自MOSFET的主體區(qū)域。在M0SFET26A中，N+源極區(qū)域25C和P+主體接觸區(qū)域24A被短接在一起且被接地。在M0SFET26B中，P+源極區(qū)域24C和N+主體接觸區(qū)域25A被短接在一起并且被連接至Vcc。M0SFET26A的N+漏極區(qū)域25B與M0SFET26B的P+漏極區(qū)域24B被連接在一起并且提供輸送至功率M0SFET6的柵極端子的輸出電壓VQUT。來自控制元件4的輸入電壓Vin被輸送至M0SFET26A和26B的各自柵極端子。因此，當Vin高時，M0SFET26A被接通而M0SFET26B被關斷并且Vqut近似等于接地；并且當Vin低時，M0SFET26A被關斷而M0SFET26B被接通且Vtm約等于Vcc。
[0006]圖2B圖示說明包含N+襯底31的芯片3中的M0SFET6的截面圖。在N+襯底31上生長N外延層32。N+源極區(qū)域35、P主體區(qū)域33和P+主體接觸區(qū)域34被注入N外延層32中，且溝槽38被從芯片3的表面蝕刻穿透N+源極區(qū)域35和P主體區(qū)域33。溝槽38中的每個包含柵極端子37和使柵極端子37與N外延層32絕緣的柵極氧化物層36。金屬層39覆蓋在N外延層32的表面上且將N+源極區(qū)域35、P主體區(qū)域33及P+主體接觸區(qū)域34短接在一起。N+襯底31代表M0SFET6的漏極端子。與圖1 一致，金屬層39 (源極-主體端子)被接地且N+襯底31 (漏極端子)被連接至負載8。
[0007]柵極電極37可在圖2B的平面外部的第三維中被接入，且該連接被示意性地示出。
[0008]因此，功率M0SFET6是N溝道M0SFET。來自緩沖器5的Vqut被連接到柵極電極37。當時，M0SFET6被接通；當V-低(接地)時，M0SFET6的柵極-源極電壓等于零且M0SFET6被關斷。[0009]芯片2和3的關鍵方面是:在該配置中，芯片2的P襯底21被接地且芯片3的N+襯底31被連接至負載8。如圖1所示，由于M0SFET6的源極-主體端子是接地的，所以N+襯底31 (漏極)在M0SFET6的高電壓側(cè)上。因此，當M0SFET6被關斷時，N+襯底31的電壓接近驅(qū)動負載8的高電壓(+HV)。
[0010]圖3A示出包含芯片2和3的常規(guī)半導體封裝體50的截面圖。芯片2被安裝在芯片墊51B上而芯片3被安裝在芯片墊51C上。芯片2和3以及芯片墊51B及51C被包裝在由模塑料(通常是塑料材料)制成的包封體53中。由于功率M0SFET6產(chǎn)生大量的熱量，因此芯片墊51C暴露于包封體53的底表面53B處，因而為芯片3產(chǎn)生的熱提供導熱路徑以逸出到在其上安裝有封裝體50的PCB或其他結(jié)構(未示出)。同樣地，芯片墊51B暴露于包封體53的底表面53B處。除其熱功能外，芯片墊51B和51C還提供到芯片2和3的底表面上的端子的電接觸。
[0011]芯片2的頂表面通過焊線52A被連接至接觸51A，芯片3的頂表面通過焊線52B被連接至接觸51D。由于封裝體50是“無引線”型封裝，因此接觸51A和51D的外表面與包封體53的底表面53B和側(cè)表面53S齊平。與圖1 一致，焊線52A連接到M0SFET26B的源極-主體端子，并因此接觸5IA被連接至Vcc。(另一焊線和接觸(未示出)將M0SFET26A的源極-主體端子接地)。焊線52B連接到M0SFET6的源極-主體端子，并因此接觸51D被接地。
[0012]芯片2的P襯底21通過芯片墊51B被連接到地，芯片3的N+襯底31通過芯片墊51C被連接到接近高電壓+HV的電壓。如上文所述，芯片墊51B及芯片墊51C兩者都暴露于封裝體50的底部。
[0013]圖3B是封裝體50的仰視圖。示出芯片墊5IB和5IC的暴露底表面以及圖3A沿3A-3A的剖面。
[0014]具有在操作時可采取不同電壓的暴露芯片墊可能產(chǎn)生問題。當封裝體被安裝在PCB或其他支撐結(jié)構上時，金屬或其他導電材料的碎塊或碎片可能被陷在封裝體與PCB之間并且可能產(chǎn)生芯片墊之間的短路。這些潛在短路可能一直檢測不到、在視覺上隱藏于塑料封裝下面。雖然X射線可以用于識別短路，但X射線檢測是昂貴的且對工作者有潛在危害。

【發(fā)明內(nèi)容】

[0015]在根據(jù)本發(fā)明的多芯片封裝體中，芯片墊中的至少一個保持嵌入在包封體中以使得以便其底表面不被暴露。一般而言，這將是被附接到產(chǎn)生較少熱的芯片的芯片墊。在上述示例中，附接到控制芯片的芯片墊將被留下嵌入在包封體中。然而，本發(fā)明不限于此方式。在多芯片封裝中，芯片墊中的任何一或多個可以被留下嵌入在包封體中以防止與暴露的芯片墊的可能短路。
[0016]當封裝體被安裝在PCB或其他支撐結(jié)構上時，留下被嵌入在包封體中的芯片墊消除封裝體中的嵌入的芯片墊與其他芯片墊之間的短路風險。
[0017]為提供與被安裝在嵌入的芯片墊上的芯片的底部上的端子的電接觸，封裝體中的一個或多個接觸或引線可以被形成為嵌入的芯片墊的一體部分。
[0018]本發(fā)明包括一種用于制造如上所述的多芯片封裝體的工藝。該工藝包括限定嵌入的芯片墊的底表面的部分蝕刻，以及可以包括使一個或多個接觸或引線被一體連接到嵌入的芯片墊的穿透蝕刻。
【專利附圖】

【附圖說明】
[0019]圖1是包括功率M0SFET、由功率MOSFET開關的負載和用于功率MOSFET的控制電路的常規(guī)電路的電路圖。
[0020]圖2A是用于功率MOSFET的控制電路的一部分的截面圖。
[0021 ] 圖2B是功率MOSFET的截面圖。
[0022]圖3A和圖3B分別是常規(guī)多芯片封裝的截面圖和仰視圖。
[0023]圖4A和圖4B是根據(jù)本發(fā)明的無引線多芯片半導體封裝體的截面圖。
[0024]圖5A和圖5B分別是圖4A和圖4B中所示的半導體封裝體的仰視圖和俯視圖。
[0025]圖6是用于制造半導體封裝體的工藝的流程圖。
[0026]圖7A-7F圖示說明3掩模制造工藝的幾個步驟。
[0027]圖8和圖9圖示說明由替代的2掩模工藝制造的實施例。
[0028]圖10圖示說明其中圍繞暴露的芯片墊形成外圍架的實施例。
[0029]圖11圖示說明將本發(fā)明應用于諸如小型晶體管(SOT)封裝體的“鷗翼”狀多芯片封裝體或任何各種小型封裝體(SOP、SSOP, TSOP, TSSOP等)。
【具體實施方式】
[0030]圖4是根據(jù)本發(fā)明的半導體封裝體100的截面圖。控制芯片103被安裝在芯片墊IOlC上。功率MOSFET芯片104被安裝在芯片墊IOlD上。在該實施例中，控制芯片102類似于控制芯片2并且功率MOSFET芯片104類似于功率MOSFET芯片3。
[0031]芯片103的頂表面上的電路通過焊線105A被連接到包括水平懸臂延伸部IOlB的接觸101A。芯片104的頂表面上的電路通過焊線105B被連接至包含水平懸臂延伸部IOlG的接觸101F。全部上述組件包裝在由聚合物材料構成的包封體102中，包封體102具有側(cè)邊緣102S和底表面102B。
[0032]封裝體100是“無引線”封裝體。因此，接觸IOlA和IOlF不從包封體102突出；代替地，接觸IOlA和IOlF的側(cè)邊緣與包封體102的側(cè)邊緣102S齊平(共面)，并且接觸IOlA和IOlF的底表面與包封體102的底表面102B齊平。
[0033]芯片墊IOlD的底部被暴露于包封體102的底表面102B，而芯片墊IOlC被嵌入在包封體102中。因此，當將封裝體100安裝在PCB (未示出)上時，不存在在芯片墊IOlC與芯片墊IOlD之間形成短路的風險。
[0034]圖5A是封裝體100的仰視圖而圖5B是封裝體100的俯視圖，每幅圖示出圖4沿4-4所截取的剖面。如從圖5A和圖5B所明顯示出的，接觸IOlA和IOlF僅是沿封裝體100的周邊排列的16個接觸101 (在封裝體100的每側(cè)上具有四個接觸)中的兩個接觸。在圖5A中，芯片墊IOlC被以虛線示出以指示芯片墊IOlC在該仰視圖中實際上是不可見的。圖5B示出在封裝體100的制造期間將芯片墊IOlD連接至引線框架的連接桿或系桿(tie bar)131A和131B。類似地，連接桿131C將芯片墊IOlC連接至引線框架。如下文所解釋的，當封裝體100被從由引線框架制造的其他半導體封裝體分割開時，連接桿131A-131C被以通常方式切斷。
[0035]如圖5B的俯視圖中所示，接觸IOlH和1011被直接連接至芯片墊IOlC并且實際上被形成為芯片墊IOic的一體部分。圖4B中示出接觸1011的結(jié)構，圖4B是在圖5B中沿剖面4B-4B截取的封裝體100的截面圖。如圖4B中所示，接觸1011包括連結(jié)芯片墊IOlC的水平懸臂延伸部101K。因此，接觸1011事實上是芯片墊IOlC的一體延伸部。這允許通過接觸1011形成至芯片103的底部側(cè)的電接觸。與圖1和圖2A—致，接觸1011被顯示為連接至地。
[0036]由于包封體102的底部的接觸1011和IOlH的暴露表面到芯片墊IOlD的暴露表面的距離比到芯片墊101C (若暴露其底表面的話)的暴露表面的距離更遠，因此當將封裝體100安裝在PCB上時，在芯片墊IOlC與IOlD之間產(chǎn)生電短路的風險遠小于圖3A中所示類型的封裝體中的風險。
[0037]圖6是用于制造本發(fā)明的半導體封裝體的可能工藝的流程圖。
[0038]該工藝以常規(guī)銅引線框架開始(方框150)。引線框架在暴露芯片墊和接觸的暴露底表面所處于的位置被用掩模遮蔽，并且然后例如使用過硫酸銨、過硫酸鈉、氯化鐵或其他蝕刻劑(包括鹽酸、硝酸或硫酸)被部分地蝕刻以限定嵌入的芯片墊的底表面。這被稱為“淺槽溝”(方框155)。引線框架再次被施加掩模以覆蓋接觸和暴露的以及嵌入的芯片墊的底表面，并且第二“深槽溝”部分蝕刻被執(zhí)行以限定接觸的水平懸臂延伸部的下表面(方框160)。暴露的芯片墊也可被稱為散熱塊，并且嵌入的芯片墊也可被稱為未暴露的芯片墊。
[0039]淺槽溝蝕刻也可以用于限定接觸的水平懸臂延伸部的下表面以及嵌入的芯片墊的底表面，在該情形中“深槽溝”蝕刻被省略。引線框架再次被施加掩模以覆蓋暴露的以及嵌入的芯片墊的底部和接觸的懸臂延伸部的暴露的底表面及底側(cè)，并且穿透蝕刻被執(zhí)行以使芯片墊與接觸彼此分離(方框165)。然后，芯片被附接至芯片墊和引線鍵合到接觸(方框170)。此時，整個引線框架一般由當完成時將形成若干封裝體的芯片墊與接觸的矩形陣列構成。然后，引線框架一般使用注射模塑工藝被包裝在聚合物模塑料中，并且單個封裝體通過沿著垂直線鋸切或沖壓涂覆有聚合物的弓I線框架被分割(方框175)。
[0040]該工藝的另一個版本在圖7A-7F的截面圖中被更詳細地示出。
[0041]圖7A示出將由其制造引線框架的一般是0.2mm-0.4_厚的銅薄片151。第一掩模層160 (—般是有機光致抗蝕劑)被沉積于銅薄片151的表面上,并且然后被光刻圖案化以使掩模層留在暴露的芯片墊和接觸的底表面將位于的位置?？蛇x地，掩模材料可以被絲網(wǎng)印刷以限定圖案。然后，銅薄片151被部分蝕刻以形成包括溝槽152A和152B的“第一槽溝”，其中蝕刻掉10%至60%的銅厚度且優(yōu)選蝕刻掉大約30%的銅厚度。第一掩模層材料160可以被移除或可選地被留在位置上以遮蔽后續(xù)的蝕刻步驟。產(chǎn)生的結(jié)構在圖7B示出，其中區(qū)域152A和152B的厚度等于銅薄片151的開始厚度的40%至90%。
[0042]第二掩模層161被沉積并被光刻圖案化以使掩模層161留在嵌入的芯片墊將處于的位置。然后，銅薄片151被再次部分蝕刻以形成包含溝槽153AU53B和153C的“第二槽溝”。經(jīng)兩次蝕刻產(chǎn)生的銅區(qū)域153A、153B和153C的厚度比經(jīng)一次蝕刻的區(qū)域薄，其最終厚度是銅薄片151的原始厚度的10%至60%。該結(jié)果在圖7C中示出。區(qū)域152A保持未受該操作影響，從而保持如圖7B中所示出的相同厚度。在第一或第二蝕刻期間未被蝕刻的其他部分保持銅薄片151的原始厚度。[0043]在優(yōu)選實施例中，經(jīng)兩次蝕刻的區(qū)域153A、153B和153C整體被包含在經(jīng)一次蝕刻的區(qū)域152A和152B內(nèi)，以便僅已經(jīng)在第一蝕刻期間被減薄的銅薄片151的區(qū)域經(jīng)受第二蝕刻步驟。掩模層161覆蓋并且保護被隔離的芯片墊部分(如，圖4A中的芯片墊101C)。在第一蝕刻步驟后移除掩模材料160的情況下，掩模層161必須還覆蓋最初由掩模層160保護的銅薄片151的部分。
[0044]第三掩模層163被沉積并且被光刻圖案化以在第三銅蝕刻期間使掩模層163留在位置上，該第三銅蝕刻被設計成選擇性地將接觸與散熱塊分離以及與未暴露的芯片墊分離。在第三掩模層163被應用后，銅薄片151被完全穿透蝕刻以將嵌入的芯片墊IOlC與暴露的芯片墊IOlD和與接觸IOlA及IOlF分離。特別地，第三蝕刻將銅從先前的蝕刻區(qū)域153AU53B和153C的未受保護部分完全移除以形成如圖7D中所示的完全蝕刻區(qū)域154A、154B和154C。掩模163產(chǎn)生引線IOlA的水平懸臂延伸部IOlB和引線IOlF的水平懸臂延伸部IOlG0
[0045]在優(yōu)選實施例中，第二蝕刻區(qū)域154A、154B和154C被整體包含在經(jīng)兩次蝕刻的區(qū)域153AU53B和153C內(nèi)，以便僅在第一和第二銅蝕刻期間被減薄的銅薄片151的區(qū)域經(jīng)受第三蝕刻步驟。掩模層163覆蓋并且保護水平懸臂延伸部IOlB和101G。
[0046]在第一蝕刻步驟后移除掩模層160且在第二蝕刻步驟后移除掩模層161的情況下，掩模層163必須還覆蓋最初由掩模層160和161保護的銅薄片151的部分。可選地，假定懸臂段IOlB和IOlG的厚度是嵌入的芯片墊IOlC的一小部分，則銅元件101A、101C、IOlD和IOlF的底側(cè)可以被允許在第三蝕刻期間腐蝕。此示例的最終封裝體厚度將比若在第三蝕刻期間被保護的相同區(qū)域要薄。
[0047]如果一個或多個接觸將被形成為嵌入的芯片墊IOlC的一體延伸部，如由圖4B中的接觸1011所示，則應該理解第三掩模層163也將被圖案化以保持在水平懸臂延伸部IOlK上方。因此，在最終穿透蝕刻后接觸1011將保持為芯片墊IOlC的一體延伸部。
[0048]還應該理解，雖然芯片墊IOlC和IOlD在圖7D中被顯示為與接觸IOlA和IOlF完全分離，但是芯片墊IOlC和IOlD通過在圖7D的平面外部的圖5B中所示的連接桿131A-131C保持連接到引線框架。
[0049]接下來，掩模層161-163被移除，并且控制芯片103被附接到嵌入的芯片墊IOlC并且功率MOSFET芯片104被附接至暴露的芯片墊101D。形成105A和105B焊線，從而留下圖7E中所示的結(jié)構。
[0050]然后，使用注射模塑工藝將封裝體的全部元件包裝在聚合物模塑料中，其中暴露的芯片墊IOlD和接觸IOlA及IOlF的底表面在完成模塑工藝后保持暴露。得到包含以矩形陣列設置的多個封裝體的聚合物薄片。為完成該制造工藝，聚合物薄片沿著垂直線被鋸切以將封裝體彼此分離，該工藝通常被稱為“分割”工藝。得到圖7F中所示的封裝體100。鋸切切口將在封裝體的側(cè)邊緣102S形成，從而切割穿透相鄰封裝體上的接觸金屬區(qū)域IOlA和101F，并且應該理解，在封裝體100的左側(cè)及右側(cè)存在與封裝體100相同的封裝體。
[0051]在工藝的替代版本中，第二和第三掩模層被組合成單個第二掩模層，并且僅存在一個部分蝕刻，該部分蝕刻限定嵌入的芯片墊和接觸的水平懸臂延伸部兩者的底表面。產(chǎn)生的封裝體通過圖8中所示的封裝體200被例示，其中接觸201A和201F的水平懸臂延伸部201B和210G的底表面分別與嵌入的芯片201C的底表面共面。圖8中還示出暴露的芯片201D、芯片203及204、焊線205A及205B和聚合物包封體202。
[0052]在封裝體200中，嵌入的芯片墊201C與封裝體100中的嵌入的芯片墊IOlC大約相同。因此，封裝體200中的水平懸臂延伸部201B和201G比封裝體100中的水平懸臂延伸部IOlB和IOlG厚。然而，蝕刻穿透較厚層通常需要各種銅元件之間的較大空間，從而減小相同封裝體覆蓋面積內(nèi)的硅器件的可用面積。
[0053]可替換地,使用簡化的2掩模工藝,水平懸臂延伸部可以具有與封裝體100中的水平懸臂延伸部IOlB和IOlG相同的厚度。得到圖9中所示的封裝體220，其中接觸221A和221G的水平懸臂延伸部221B和221G分別與封裝體100中的水平懸臂延伸部IOlB和IOlG的厚度相同。因此，封裝體220中的嵌入的芯片墊221C比封裝體100中的嵌入的芯片墊IOlC薄。較薄的嵌入的芯片墊IOlC在處理及組裝工藝期間將硅芯片暴露于更多應力和變形，從而增加了芯片破裂、塑料脫層及塑料破裂的機會。圖9中還示出暴露的芯片墊221D、芯片203和204、焊線205A和205B以及聚合物包封體222。
[0054]在另一替代中，第三掩模層(圖7A-7F中所示的3掩模工藝中)或第二掩模層(在2掩模工藝中)可以用于限定圍繞暴露的芯片的外圍架。得到(使用2掩模工藝)的是圖10中所示的封裝體240，其中暴露的芯片241E具有外圍架241D、241F，其有助于將暴露的芯片241E錨定在包封體242中。圖10中還示出嵌入的芯片墊241C、芯片203和204、焊線205A和205B、接觸241A和241G以及聚合物包封體242。
[0055]上文所述的本發(fā)明的實施例是被稱為“無引線”半導體封裝體諸如DFN或QFN (雙邊或四邊扁平無引線封裝體的首字母縮略詞)，其中接觸不從聚合物包封體突出。然而，本發(fā)明也適用于其他類型的封裝體。例如，圖11示出傳統(tǒng)的“鷗翼”狀封裝體260，其中引線261A和261D從包封體262橫向突出并且向著由虛線示出的安裝表面265向下彎曲。此類封裝體包含小尺寸晶體管(SOT)封裝體、SC70封裝體或任何各種有引線的表面安裝封裝體，包括小尺寸封裝體(S0P)、超小尺寸封裝體(SS0P)、薄型小尺寸封裝體(TSOP)及薄型超小尺寸封裝體(TSS0P)。該方法也適用于非表面安裝的有引線封裝體，如雙列直插式封裝體(DIP)或單列直插式封裝體(SIP)。
[0056]制造嵌入的芯片墊261B、暴露的芯片墊261C以及引線261A和261D的工藝類似于關于“無引線”封裝體100的上文所述的工藝，除了最終蝕刻使引線261A和261D從芯片墊261B和261C橫向向外延伸并且引線261A和261D然后向下彎曲以便其與安裝表面265配合。制造工藝中的另一差異是包封體262最初被形成為分離包封體；不發(fā)生上文所述的分割工藝。
[0057]上文所述的本發(fā)明的實施例應該被視為是示例性的和非限制性的。在本發(fā)明的寬范圍內(nèi)的若干替代實施例對本領域的技術人員而言是明顯的。
【權利要求】
1.一種半導體封裝體，包括: 被包裝于包封體中的至少兩個半導體芯片，所述包封體具有底表面，所述至少兩個半導體芯片包括第一半導體芯片和第二半導體芯片； 第一芯片墊和第二芯片墊，所述第一半導體芯片被安裝于所述第一芯片墊上，所述第二半導體芯片被安裝于所述第二芯片墊上，所述第一芯片墊和所述第二芯片墊彼此電絕緣， 其中所述第一芯片墊被暴露于所述包封體的所述底表面，并且其中所述第二芯片墊的底表面被嵌入在所述包封體中。
2.根據(jù)權利要求1所述的半導體封裝體，其中所述半導體封裝體包括無引線半導體封裝體。
3.根據(jù)權利要求2所述的半導體封裝體，其包括多個接觸。
4.根據(jù)權利要求3所述的半導體封裝體，其中所述接觸中的每個接觸被暴露于所述包封體的所述底表面，并且其中所述多個接觸中的至少一個接觸包括所述第二芯片墊的一體延伸部。
5.根據(jù)權利要求4所述的半導體封裝體，其中所述接觸中的每個接觸具有暴露的底表面和嵌入的底表面，每個接觸的所述暴露的底表面被暴露于所述包封體的所述底表面。
6.根據(jù)權利要求5所述的半導體封裝體，其中所述接觸中的每個接觸的所述嵌入的底表面與所述第二芯片墊的所述底表面共面。
7.根據(jù)權利要求6所述的半導體封裝體，其中所述第一芯片墊包括外圍架，所述外圍架的底表面被嵌入所述包 封體中。
8.根據(jù)權利要求7所述的半導體封裝體，其中所述外圍架的底表面與所述第二芯片墊的所述底表面共面。
9.根據(jù)權利要求1所述的半導體封裝體，還包括多個引線，所述引線中的每個引線從所述包封體的側(cè)邊橫向延伸。
10.根據(jù)權利要求1所述的半導體封裝體，其中所述第一半導體芯片包括功率裝置，以及所述第二半導體芯片包括控制裝置。
11.一種制造半導體封裝體的方法，包括: 提供引線框架； 在第一芯片墊將處于的位置和多個接觸的每個接觸的暴露的底表面將處于的位置處的所述引線框架的表面施加掩模； 執(zhí)行所述引線框架的第一部分蝕刻以限定第二芯片墊的底表面； 在所述第二芯片墊的所述底表面的表面施加掩模； 執(zhí)行所述引線框架的第二部分蝕刻以限定多個接觸的每個接觸的嵌入的底表面； 在所述多個接觸的每個接觸的所述嵌入的底表面施加掩模，所述多個接觸的至少一個接觸的所述嵌入的底表面延伸到所述第二芯片墊；以及 執(zhí)行所述引線框架的第三穿透蝕刻以將所述多個接觸的每個接觸彼此分離并且與所述第一芯片墊分離，以及將除了所述至少一個接觸外的所述多個接觸的每個接觸與所述第二芯片墊分離。
12.根據(jù)權利要求11 所述的方法，進一步包括:將第一芯片安裝在所述第一芯片墊上；以及 將第二芯片安裝在所述第二芯片墊上。
13.根據(jù)權利要求12所述的方法，進一步包括: 將所述第一芯片引線鍵合到所述多個接觸中的一個接觸； 將所述第二芯片引線鍵合到所述多個接觸中的另一個接觸；以及將所述第一芯片和所述第二芯片以及所述第一芯片墊和所述第二芯片墊包裝于包封體中，所述第一芯片的所述底表面暴露于所述包封體的底表面。
14.一種制造半導體封裝體的方法，包括: 提供引線框架； 在第一芯片墊將處于的位置和多個接觸的每個接觸的暴露的底表面將處于的位置處的所述引線框架的表面施加掩模； 執(zhí)行所述引線框架的第一部分蝕刻以限定第二芯片墊的底表面和多個接觸的每個接觸的嵌入的底表面；在所述第二芯片墊的所述底表面和所述多個接觸的每個接觸的所述嵌入的底表面施加掩模，所述多個接觸的至少一個接觸的所述嵌入的底表面延伸到所述第二芯片墊；以及執(zhí)行所述引線框架的第二穿透蝕刻以將所述多個接觸的每個接觸彼此分離并且與所述第一芯片墊分離，以及將除了所述至少一個接觸外的所述多個接觸的每個接觸與所述第二芯片墊分離。
15.根據(jù)權利要求14所述的方法，進一步包括: 將第一芯片安裝在所述第一芯片墊上；以及 將第二芯片安裝在所述第二芯片`墊上。
16.根據(jù)權利要求15所述的方法，進一步包括: 將所述第一芯片引線鍵合到所述多個接觸中的一個接觸； 將所述第二芯片引線鍵合到所述多個接觸中的另一個接觸；以及將所述第一芯片和所述第二芯片以及所述第一芯片墊和所述第二芯片墊包裝于包封體中，所述第一芯片的所述底表面被暴露于所述包封體的底表面。
【文檔編號】H01L21/00GK103875060SQ201280050868
【公開日】2014年6月18日 申請日期:2012年8月13日 優(yōu)先權日:2011年8月16日
【發(fā)明者】R.K.威廉斯, K.H.林 申請人:先進模擬科技公司