專利名稱：金屬層的蝕刻方法及金屬層的掩模結構的制作方法
技術領域：
本發(fā)明涉及半導體制造領域，特別涉及一種金屬層的蝕刻方法及金屬層的掩模結構。
背景技術：
在半導體集成電路的制造過程中，會將金屬層形成于半導體晶片或者基底的里面和/或上面，并通過蝕刻金屬化層而形成相應的金屬互連線，從而形成所需的半導體元器件(如晶體管、電感器、電容器和電阻器)和半導體集成電路結構。在本領域已有技術中，蝕刻金屬層通常需要用到光刻膠。光刻膠又稱光致抗蝕劑(photo resist, PR),它是由感光樹脂、增感劑和溶劑三種主要成分組成的對光敏感的混合液體。光刻膠層的厚度一般不得小于I微米。這是因為，光刻膠層如果太薄，就可能抵抗不住刻蝕損傷和注入，所以要將光刻膠層做得厚一些，以保證能夠耐得住注入，承受(等離子)蝕刻。在另外一條經驗規(guī)律中，通常光刻膠層的厚度是所要蝕刻的線寬的2到3倍左右。同時，光刻膠層也不能太厚，通常較厚的光刻膠層厚度也只在3飛微米左右。因為太厚的光刻膠很可能會勻不上其所要覆蓋的層，而且即使勻上了，均勻性也會很差，所以光刻膠層的厚度一般小于5微米。對于厚金屬層(厚度大于3 μ m)的蝕刻，通常需要用到厚光刻膠層(通常要求光刻膠層的厚度4μπι以上)，并且所需的蝕刻時間較長。這將導致蝕刻形成的側壁的表面不平整(即側壁表面較為粗糙，出現(xiàn)斷層現(xiàn)象)。出現(xiàn)這種側壁不平整的原因可以通過圖I至圖5來解釋。圖I為所提供的半導體結構，它包括介電層I和位于其上的金屬層2。如圖2所示，在金屬互連線的形成工藝過程中，在厚金屬層2上形成有厚光刻膠層3。如圖3所示，光刻膠層3會被曝光顯影形成光刻膠掩膜層30，同時形成了溝槽41暴露出部分厚金屬層2。如圖4所示，在蝕刻金屬層2的過程中，蝕刻出了溝槽42，由于蝕刻時間長，因而光刻膠層3形成的聚合物31會逐漸沉積在厚金屬層2已被蝕刻出的側壁部分，而該部分聚合物擋住了厚金屬層2未被全部蝕刻完的側壁的繼續(xù)蝕刻，導致的結構是在蝕刻完成時，厚金屬層2被蝕刻出的上部分的側壁與下部分的側壁不平整，在側壁的下部分出現(xiàn)了多出來的一段金屬薄層21，因而所形成的整個側壁表面變得粗糙，在側壁上出現(xiàn)斷層。如圖5所示，通過清洗等工藝，得到的金屬互連線，相鄰的互連線之間包括有溝槽43，而清洗后的互連線的側壁仍然帶有上述過程中產生的金屬薄層21。圖6為實現(xiàn)得到的金屬互連線的電鏡圖，從圖6中可以更清楚地看到，所形成的互連線的側壁十分粗糙，出現(xiàn)明顯斷層現(xiàn)象。而這種粗糙的側壁表面帶來的后果是，造成制得的半導體器件顯影后檢查結果和蝕刻后檢查結果的關鍵尺寸的均勻一致性不佳，層與層之間的對準效果也不佳，并且相應最終產品的晶圓接受度測試結果差，同時厚金屬層一般用于電感的制作，表面粗糙度的增加將會增加表面電阻從而降低電感的性能。更為糟糕的是，當金屬層厚度達到一定值之后，就很難用現(xiàn)有的光刻膠層(前面已經提到，現(xiàn)有光刻膠層一般小于5微米)來實現(xiàn)相應的蝕刻工藝?！?007年6月5日授權的美國專利US7226867B2公開了一種金屬層蝕刻方法，該方法直接在金屬層上設置一層硬掩膜層，然后進行蝕刻，但是該方法既沒有考慮金屬層加厚之后的困難，也沒有考慮硬掩膜層與金屬層的配合問題，在實際工藝過程中得到的產品的性能始終不夠理想。

發(fā)明內容
本發(fā)明目的是提供一種金屬互連線的蝕刻方法，以解決背景技術中提到的厚金屬層蝕刻遇到的問題和困難。為此，本發(fā)明提供了一種金屬層的蝕刻方法，包括提供半導體結構，所述半導體結構包括金屬層；
形成媒介層覆蓋所述金屬層；形成硬掩膜層覆蓋所述媒介層； 形成光刻膠層覆蓋所述硬掩膜層；對所述光刻膠層進行曝光顯影，以圖案化所述光刻膠層形成光刻膠掩膜層，所述光刻膠掩膜層暴露出部分所述硬掩膜層；蝕刻暴露部分的所述硬掩膜層及其下方的所述媒介層和所述金屬層，以在所述金屬層內形成溝槽，保留的所述金屬層作為金屬互連線。優(yōu)選的，所述媒介層為氧化硅層，所述硬掩膜層為氮化硅層。優(yōu)選的，蝕刻暴露部分的所述氮化硅層及其下方的所述氧化硅層和所述金屬層包括用第一蝕刻組分蝕刻暴露部分的所述氮化硅層及其下方的所述氧化硅層，以暴露出部分所述金屬層；用第二蝕刻組分蝕刻暴露部分的所述金屬層。優(yōu)選的，所述第一蝕刻組分蝕刻完暴露部分的所述氮化硅層及其下方的所述氧化娃層蝕刻完全時，所述光刻膠層被全部耗盡。優(yōu)選的，所述第二蝕刻組分蝕刻完暴露部分的所述金屬層時，所述氮化硅層被全部耗盡，而所述氧化硅層仍保留有部分。優(yōu)選的，所述第一蝕刻組分包括CHF3,其流量為lOsccnTlOOsccm，蝕刻功率為300w 800w ;所述第二蝕刻組分包括Cl2或者BCl3,流量30sccnT200sccm，蝕刻功率為500w 1500wo優(yōu)選的，所述金屬層厚度為2 μ m至8 μ m。優(yōu)選的，所述氮化硅的厚度為O. 2 μ πΓ2 μ m,所述氧化硅的厚度為O. I μ πΓθ. 6 μ m。優(yōu)選的，所述光刻膠層厚度小于2 μ m。優(yōu)選的，形成的所述金屬互連線的線寬為Iym以上，蝕刻形成的所述溝槽的寬度為I μ m以上。優(yōu)選的，所述金屬層為半導體電感器中的金屬層。本發(fā)明還提供了一種金屬層的掩模結構，包括位于金屬層上的媒介層，位于媒介層上的硬掩膜層，以及位于硬掩膜層上的光刻膠層。優(yōu)選的，所述媒介層為氧化硅層，所述硬掩膜層為氮化硅層。優(yōu)選的，所述光刻膠層的厚度小于2 μ m。
與現(xiàn)有技術相比，本發(fā)明具有以下優(yōu)點本發(fā)明所提供的金屬層的蝕刻方法，由于配合使用了硬掩膜層和媒介層，在蝕刻厚金屬層的過程中不再蝕刻光刻膠層(或者說光刻膠掩膜層)，因而不會在側壁表面形成過量的聚合物，從而避免側壁因此出現(xiàn)斷層的情況，提高了側壁的平整度。而提高了側壁的平整度，就可以提高顯影后檢測和蝕刻后檢測關鍵尺寸的一致性和提高了電感的性能，并且本發(fā)明不需要用到厚的光刻膠層，克服了光刻膠層的厚度限制。


圖I至圖5為現(xiàn)有技術蝕刻厚金屬層各步驟的結構示意圖；圖6為現(xiàn)有技術得到的金屬層側壁的電子顯微鏡圖片；圖7至圖12為本發(fā)明實施例蝕刻厚金屬層各步驟的結構示意圖； 圖13為本發(fā)明實施例得到的金屬層側壁的電子顯示微圖片。
具體實施例方式本發(fā)明提供一種金屬層的蝕刻方法，以提高蝕刻后厚金屬層的側墻表面平整度，并提高顯影后檢測和蝕刻后檢測關鍵尺寸的一致性和電感的性能。利用本發(fā)明的蝕刻方法還可以克服光刻膠層的厚度限制。請參考圖7，圖7為本發(fā)明實施例蝕刻方法的流程示意圖，在各步驟中請結合參考圖I和圖8至圖12。步驟SI，請結合參考圖1，本實施例所提供的厚金屬層2的蝕刻方法中，首先提供半導體結構，該半導體結構包括金屬層2。該半導體結構可以為晶片，該晶片既可以是典型的由硅制成的半導體晶片，也可以是如砷化鎵或者絕緣體上的硅形成的晶片。該晶片上可以包括各種器件，而在本實施例中，該晶片的表面上形成有一層介電層1，該介電層I可以是二氧化硅層，也可以是摻雜或非摻雜硅化玻璃(如BSG、PSG和BPSG等)層。如圖I中所示，金屬層2形成在該介電層I上，而該金屬層2可以是由鋁、銅、鋁合金或者其它金屬材料形成。本發(fā)明實施例中，金屬層2厚度可以選擇在2 μ m至8 μ m之間,通常用于蝕刻金屬層2的光刻膠的厚度與金屬層2本身的厚度大致相等，要蝕刻2 μ m至8 μ m的金屬層2，要用到的光刻膠的厚度就相應地需要較大，如果采用現(xiàn)有技術會出現(xiàn)背景技術中提到的各種問題。而本發(fā)明的方案卻可以很好地對金屬層2進行蝕刻。步驟S2和S3，可結合參考圖8，先形成媒介層5覆蓋金屬層2，再形成硬掩膜層6覆蓋媒介層5，得到如圖8所示的結構。本實施例將步驟S2和S3結合起來說明，是為了便于說明相關的原理。本發(fā)明實施例采用在形成光刻膠層之前，先在金屬層上形成上述兩層結構，然后再形成光刻膠層，可以減小光刻膠層的厚度，從而解決光刻膠層過厚帶來的問題。本發(fā)明實施例選擇形成媒介層5覆蓋金屬層2，然后形成硬掩膜層6覆蓋媒介層5，而非僅形成其中任何一層覆蓋金屬層2，這是因為一方面，在蝕刻過程中，金屬與硬掩膜的選擇比(本說明書中選擇比指蝕刻過程中，蝕刻組分蝕刻金屬的速率與蝕刻組分蝕刻硬掩膜的速率的比值)較大，意味著硬掩膜適合作為蝕刻金屬層2的光刻膠替代層；另一方面，由于硬掩膜通常與金屬相互作用的內應力很大(這也是上述選擇比大的體現(xiàn))，如果直接將硬掩膜層6制作在金屬層2上，容易造成硬掩膜層6發(fā)生剝離(peeling)或者缺陷(defect),或者可能產生顆粒物(particle),更嚴重的情況下,直接在金屬層2上形成硬掩膜層6還可能導致整個晶片(例如硅片)發(fā)生卷曲而變得不平整。這樣，在曝光顯影時，就會出現(xiàn)偏差，使得顯影后的圖形發(fā)生變形，從而可能導致整個半導體結構報廢。因而本實施例在形成硬掩膜層6之前先形成媒介層5，媒介層5可以起到媒介的作用，使得硬掩膜層6和金屬層2能夠制作在一起。媒介層5和硬掩膜層6配合，可以在金屬層2的蝕刻過程中形成很好的掩膜保護作用。作為一種優(yōu)選實施例，硬掩膜層可以由氮化硅層形成，媒介層可以由氧化硅形成。在硬掩膜的可選材料中，氮化硅具有幾乎最大的選擇比，因而它很適合用來制作硬掩膜層。而氧化硅作為半導體工藝中常用的疊層材料，它與金屬層和氮化硅層的接觸應力都比較小，可以起到良好的媒介作用，是用來制作媒介層的理想材料。本實施例中，氮化硅的厚度可以為O. 2 μ πΓ2 μ m，氧化硅的厚度可以為 O.I μ πΓθ. 6 μ m。選擇這種厚度的原因是，氮化硅是作為硬掩膜層中起主要選擇作用的疊層，雖然它具有較大的選擇比，但所要蝕刻的金屬層的厚度較大，因而它的厚度也應該相應地設置得較大。而氧化硅層最主要是起中間媒介作用，其厚度可以相對較小一些?？梢杂枚喾N已有的沉積工藝來形成氧化硅層和氮化硅層。這些沉積工藝包括化學氣相沉積(CVD, chemical vapordeposition),等離子增強化學氣相沉積(PEVCD, plasma-enhancedchemicalvapor deposition)以及派射。雖然圖中未予以顯示,但是在該本導體結構中還可以包括有其它層，本發(fā)明并不限定半導體結構中其它層的結構。步驟S4，請參考圖9，形成光刻膠層3覆蓋氮化硅層6。由于前面在金屬層2上已經形成了氧化硅層5和氮化硅層6，因而此時光刻膠層3不需要制作得很厚，此時光刻膠層3的厚度可以小于2 μ m。并且該層光刻膠層3的作用不再是直接用來蝕刻金屬層2，而是用來蝕刻氧化娃層5和氮化娃層6。步驟S5，請參考圖10，對光刻膠層3進行曝光顯影，以圖案化光刻膠層3形成光刻膠掩膜層30，光刻膠掩膜層30暴露出部分氮化硅層。在該步驟中同時形成了溝槽44，正是該溝槽44暴露了部分的氮化硅層6。該步驟與現(xiàn)有的工藝相同，由于所用光刻膠層3較薄，因而可以用較短的時間進行曝光顯影，節(jié)省了時間成本。步驟S6，請結合參考圖11和圖12，蝕刻暴露部分的氮化硅層6及其下方的氧化硅層5和金屬層2，以在金屬層內形成溝槽，保留的金屬層2作為金屬互連線。本實施例中，對步驟S6進一步分為兩步首先用第一蝕刻組分蝕刻被光刻膠掩膜層30 (如圖10所不)暴露出的氮化娃層6及其下方的氧化娃層5,以暴露出部分金屬層2,具體如圖11和12所不,此時在氮化娃層6及氧化娃層5中間形成有溝槽45,溝槽45暴露出了金屬層2 ;然后用第二蝕刻組分蝕刻暴露部分的金屬層2，此時在金屬層2中間形成了溝槽46，溝槽46定義出了金屬層2保留下來的部分，而該保留下來的部分金屬層2可以作為金屬互連線，由于金屬層2較厚，因而金屬互連線的線寬可以選擇為I μ m以上，而該溝槽46可以為金屬互連線之間的空間，它的寬度可以代表金屬互連線之間的距離，因而相應的，蝕刻形成的該溝槽46的寬度可以選擇為Iym以上。當用第一蝕刻組分蝕刻被光刻膠掩膜層30暴露出的氮化硅層6及其下方的氧化硅層5后，光刻膠掩膜層30 (亦即光刻膠層3)亦被全部耗盡，如圖11中所示。這樣，在蝕刻金屬層時，就不用再蝕刻光刻膠，也就不再有大量聚合物產生，因而就不會在側壁上出現(xiàn)斷層現(xiàn)象，側壁的平整度可以得到保證。從圖12中可以看出，用第二蝕刻組分蝕刻暴露部分的金屬層2之后，氮化硅層6在蝕刻過程中被全部耗盡，而氧化硅層5仍有保留有一部分，形成氧化硅薄層50。這是因為在設置氮化硅層6的厚度時就考慮到蝕刻金屬層2時氮化硅層6所需要的厚度，因而，可以保證氧化硅層5不被耗盡，而這層氧化硅薄層50可以保留著作為金屬互連線的保護層。本實施例中，經驗證，上述第一蝕刻組分可以為CHF3,并且其流量為lOsccnTlOOsccm，同時調整蝕刻功率為300w 800w。同樣的，第二蝕刻組分既可以是Cl2，也可以是BCl3，它位的流量可以控制在30sccnT200sccm，蝕刻功率為500w 1500w。請對比參考圖6和圖13，從中可以看到本發(fā)明方案的技術效果十分明顯，利用本發(fā)明實施例得到的金屬層的側壁，其平整度比現(xiàn)有技術蝕刻得到的金屬層側壁的平整度提 高許多。本發(fā)明所提供的金屬層的蝕刻方法，由于配合使用了硬掩膜層和媒介層，在蝕刻厚金屬層的過程中不再蝕刻光刻膠層(或者說光刻膠掩膜層)，因而不會在側壁表面形成大量聚合物，從而避免側壁因出現(xiàn)斷層的情況，提高了側壁的平整度。而提高了側壁的平整度，就可以提高顯影后檢測和蝕刻后檢測關鍵尺寸的一致性和電感的性能，并且本發(fā)明不需要用到厚的光刻膠層，克服了光刻膠層的厚度限制。如果是用厚光刻膠層來制作具有厚金屬層的半導體電感元器，由于制作出的側壁的表面不平整，通常該電感器的性能較差，例如該電感器的電感Q值較低(電感Q值指電感器在某一頻率的交流電壓下工作時，所呈現(xiàn)的感抗與其等效損耗電阻之比。電感器的Q值越高，其損耗越小，效率越高)。在本發(fā)明的實施例中，金屬層可以為半導體電感器中的金屬層，而該半導體結構可以為半導體電感器，通過本發(fā)明技術方案形成的半導體電感器，由于金屬層蝕刻后形成的側壁平整度高，因而該半導體電感器具有較高的Q值，電性能較佳。本發(fā)明還提供了一種金屬層的掩模結構，可參考圖8，它包括位于金屬層2上的媒介層5,位于媒介層上的硬掩膜層6,以及位于硬掩膜層6上的光刻膠層3。其中優(yōu)選的,媒介層5為氧化娃層,硬掩膜層6為氮化娃層。優(yōu)選的，光刻膠層3的厚度小于2 μ m。本說明書中各個部分采用遞進的方式描述，每個部分重點說明的都是與其他部分的不同之處，各個部分之間相同相似部分互相參見即可。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種金屬層的蝕刻方法，其特征在于，包括 提供半導體結構，所述半導體結構包括金屬層； 形成媒介層覆蓋所述金屬層； 形成硬掩膜層覆蓋所述媒介層； 形成光刻膠層覆蓋所述硬掩膜層； 對所述光刻膠層進行曝光顯影，以圖案化所述光刻膠層形成光刻膠掩膜層，所述光刻膠掩膜層暴露出部分所述硬掩膜層； 蝕刻暴露部分的所述硬掩膜層及其下方的所述媒介層和所述金屬層，以在所述金屬層內形成溝槽，保留的所述金屬層作為金屬互連線。
2.如權利要求I所述的蝕刻方法，其特征在于，所述媒介層為氧化硅層，所述硬掩膜層為氮化娃層。
3.如權利要求2所述的蝕刻方法，其特征在于，蝕刻暴露部分的所述氮化硅層及其下方的所述氧化硅層和所述金屬層包括 用第一蝕刻組分蝕刻暴露部分的所述氮化硅層及其下方的所述氧化硅層，以暴露出部分所述金屬層； 用第二蝕刻組分蝕刻暴露部分的所述金屬層。
4.如權利要求3所述的蝕刻方法，其特征在于，所述第一蝕刻組分蝕刻完暴露部分的所述氮化硅層及其下方的所述氧化硅層蝕刻完全時，所述光刻膠層被全部耗盡。
5.如權利要求3所述的蝕刻方法，其特征在于，所述第二蝕刻組分蝕刻完暴露部分的所述金屬層時，所述氮化硅層被全部耗盡，而所述氧化硅層仍保留有部分。
6.如權利要求3所述的蝕刻方法，其特征在于，所述第一蝕刻組分包括CHF3,其流量為lOsccnTlOOsccm，蝕刻功率為300w 800w ;所述第二蝕刻組分包括Cl2或者BCl3,流量30sccm 200sccm,蝕刻功率為 500w 1500w。
7.如權利要求I所述的蝕刻方法，其特征在于，所述金屬層厚度為2μ m至8 μ m。
8.如權利要求2所述的蝕刻方法，其特征在于，所述氮化硅的厚度為O.2 μ πΓ2 μ m，所述氧化娃的厚度為O. I μ πΓθ. 6 μ m。
9.如權利要求I所述的蝕刻方法，其特征在于，所述光刻膠層厚度小于2μ m。
10.如權利要求I所述的蝕刻方法，其特征在于，形成的所述金屬互連線的線寬為Iμ m以上，蝕刻形成的所述溝槽的寬度為Iym以上。
11.如權利要求I所述的蝕刻方法，其特征在于，所述金屬層為半導體電感器中的金屬層。
12.—種金屬層的掩模結構，其特征在于，包括位于金屬層上的媒介層，位于媒介層上的硬掩膜層，以及位于硬掩膜層上的光刻膠層。
13.如權利要求12所述的掩模結構，其特征在于，所述媒介層為氧化硅層，所述硬掩膜層為氮化娃層。
14.如權利要求12所述的掩模結構，其特征在于，所述光刻膠層的厚度小于2μ m。
全文摘要
本發(fā)明提供了一種金屬層的蝕刻方法及金屬層的掩模結構。所述方法包括提供半導體結構，所述半導體結構包括金屬層；形成媒介層覆蓋所述金屬層；形成硬掩膜層覆蓋所述媒介層；形成光刻膠層覆蓋所述硬掩膜層；對所述光刻膠層進行曝光顯影，以圖案化所述光刻膠層形成光刻膠掩膜層，所述光刻膠掩膜層暴露出部分所述硬掩膜層；蝕刻暴露部分的所述硬掩膜層及其下方的所述媒介層和所述金屬層。本發(fā)明所提供的金屬層的蝕刻方法，由于配合使用了硬掩膜層和媒介層，在蝕刻厚金屬層的過程中不再蝕刻光刻膠層(或者說光刻膠掩膜層)，因而不會在側壁表面形成過多聚合物，從而避免側壁因此出現(xiàn)斷層的情況，提高了側壁的平整度。
文檔編號H01L21/3213GK102931075SQ20121047277
公開日2013年2月13日 申請日期2012年11月20日 優(yōu)先權日2012年11月20日
發(fā)明者黎坡 申請人:上海宏力半導體制造有限公司