專利名稱：Sram單元和陣列的制作方法
SRAM單元和陣歹Ij技術(shù)領(lǐng)域
本發(fā)明一般地涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地來說，涉及SRAM單元和陣列。
背景技術(shù)：
作為實例，半導(dǎo)體器件被用于各種電子應(yīng)用，諸如個人計算機、手機、數(shù)碼相機和 其他電子設(shè)備。通常通過在半導(dǎo)體襯底的上方順序沉積絕緣層或介電層、導(dǎo)電層和半導(dǎo)體 材料層以及使用光刻對各種材料層進行圖案化以在其上形成電路部件和元件來制造半導(dǎo) 體器件。
存儲器件是用于存儲數(shù)字信息的半導(dǎo)體器件。一種類型的存儲器件是靜態(tài)隨機存 取存儲器(SRAM)器件，其是不要求如動態(tài)隨機存取存儲器(DRAM)器件的周期性刷新來存 儲信息的存儲器件。SRAM器件使用雙穩(wěn)態(tài)鎖存電路來存儲數(shù)據(jù)位。一些最近的SRAM器件 的設(shè)計將鰭式場效應(yīng)晶體管(FinFET)作為SRAM單元的晶體管器件。FinFET是具有在集成 電路的半導(dǎo)體表面外垂直凸起的鰭式半導(dǎo)體溝道的晶體管結(jié)構(gòu)。
半導(dǎo)體工業(yè)持續(xù)通過不斷減小最小部件尺寸來提高各種電子部件的集成密度，這 允許更多的部件集成到給定面積中。在許多應(yīng)用中期望減小SRAM單元的大小，以提高器件 性能、減小功率要求和允許更多的SRAM單元位于集成電路管芯上的給定量的表面積內(nèi)。發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種靜態(tài)隨 機存取存儲器(SRAM)單元，包括:上拉晶體管，所述上拉晶體管包括鰭型場效應(yīng)晶體管 (FinFET)，所述上拉晶體管包括半導(dǎo)體材料的鰭、設(shè)置在所述鰭內(nèi)的有源區(qū)域；以及接觸 件，設(shè)置在所述上拉晶體管的所述有源區(qū)域的上方，其中，所述接觸件包括在第一方向上設(shè) 置的槽式接觸件，所述上拉晶體管的所述有源區(qū)域設(shè)置在第二方向上，其中，所述第二方向 不與所述第一方向垂直。
在該SRAM單元中，所述第二方向被定位為相對于所述第一方向具有大約35至50 度的夾角。
在該SRAM單元中，所述上拉晶體管包括P溝道金屬氧化物半導(dǎo)體(PMOS)器件，其 中，所述上拉晶體管包括第一上拉晶體管，所述接觸件包括第一接觸件，所述SRAM單元還 包括:第二上拉晶體管，包括FinFET ;以及第二接觸件，設(shè)置在所述第二上拉晶體管的有源 區(qū)域的上方，其中，所述第二接觸件包括在所述第一方向上設(shè)置的槽式接觸件，其中，在第 三方向上設(shè)置所述第二上拉晶體管的有源區(qū)域，其中，所述第三方向不與所述第一方向垂 直。
在該SRAM單元中，所述第一上拉晶體管的鰭包括第一鰭，所述第二上拉晶體管的 鰭包括第二鰭，所述第一鰭和所述第二鰭在有源區(qū)域中包括彎曲形狀，所述SRAM單元還包 括:第一下拉晶體管，連接至所述第一上拉晶體管；第二下拉晶體管，連接至所述第二上拉 晶體管；第一傳輸門晶體管，連接至所述第一下拉晶體管；以及第二傳輸門晶體管，連接至所述第二下拉晶體管，其中，所述第一傳輸門晶體管的有源區(qū)域和所述第一下拉晶體管的有源區(qū)域包括半導(dǎo)體材料的第三鰭，所述第二傳輸門晶體管的有源區(qū)域和所述第二下拉晶體管的有源區(qū)域包括半導(dǎo)體材料的第四鰭，以及其中，所述第三鰭和所述第四鰭基本上平直并且分別設(shè)置在所述第一鰭和所述第二鰭的任一側(cè)。
根據(jù)本發(fā)明的另一方面，提供了一種靜態(tài)隨機存取存儲器(SRAM)單元，包括 第一反相器，包括第一 η型器件和第一 ρ型器件，所述第一 η型器件和所述第一 ρ型器件包括鰭型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)，所述第一 ρ型器件在有源區(qū)域中包括彎曲狀布局；第一柵電極，設(shè)置在所述第一 P型器件的有源區(qū)域的上方；第二反相器，包括第二 η型器件和第二 P型器件，所述第二 η型器件和所述第二 ρ型器件包括鰭型M0SFET，所述第二P型器件在有源區(qū)域中包括彎曲狀布局；以及第二柵電極，設(shè)置在所述第二 P型器件的有源區(qū)域的上方，其中，所述第一反相器的輸出端連接至所述第二反相器的輸入端，以及所述第二反相器的輸出端連接至所述第一反相器的輸入端。
在該SRAM單元中，所述第一 η型器件包括具有漏極的至少一個鰭型M0SFET，所述第二 η型器件包括具有漏極的至少一個鰭型M0SFET，其中，所述第一 ρ型器件和所述第二 ρ型器件都包括漏極，所述SRAM單元還包括:第一加長接觸件，將所述第一 η型器件的漏極和所述第一 P型器件的漏極連接在一起；以及第二加長接觸件，將所述第二 η型器件的漏極和所述第二 P型器件的漏極連接在一起。
在該SRAM單元中，所述第一加長接觸件將所述第一 η型器件的漏極節(jié)點和所述第一 P型器件的漏極節(jié)點連接在一起，其中，所述第一 P型器件的源極電連接至Vdd節(jié)點,所述第一 η型器件的源極電連接至Vss節(jié)點，以及其中，所述Vdd節(jié)點與所述Vss節(jié)點之間的第一距離比所述第一η型器件的漏極節(jié)點與所述第一ρ型器件的漏極節(jié)點之間的第二距離大至少約20%。
該SRAM單元還包括:第一傳輸門晶體管，連接至所述第一反相器；第二傳輸門晶體管，連接至所述第二反相器；位線和字線，連接至所述第一傳輸門晶體管；位線條和字線，連接至所述第二傳輸門晶體管；Vss線，連接至所述第一 η型器件和所述第二 η型器件；以及Vdd線，連接至所述第一 ρ型器件和所述第二 ρ型器件。
在該SRAM單元中，所述第一` P型器件或所述第二 P型器件包括上拉晶體管，所述上拉晶體管包括具有第一寬度的源極區(qū)域或漏極區(qū)域以及具有第二寬度的溝道區(qū)域，其中，所述第二寬度比所述第一寬度窄至少約10%。
在該SRAM單元中，所述SRAM單元包括具有χ間距和y間距的位單元，其中，所述第一 P型器件包括第一上拉晶體管，所述第一上拉晶體管包括設(shè)置在第一鰭內(nèi)的鰭型有源區(qū)域上方的第一柵電極，所述第一 η型器件包括第一下拉晶體管，所述第一下拉晶體管包括設(shè)置在第二鰭內(nèi)的鰭型有源區(qū)域上方的所述第一柵電極，其中，所述SRAM單元還包括第一傳輸門晶體管，所述第一傳輸門晶體管包括設(shè)置在所述第二鰭內(nèi)的鰭型有源區(qū)域上方的第二柵電極，其中，所述第二 P型器件包括第二上拉晶體管，所述第二上拉晶體管包括設(shè)置在第三鰭內(nèi)的鰭型有源區(qū)域上方的第三柵電極，所述第二 η型器件包括第二下拉晶體管，所述第二下拉晶體管包括設(shè)置在第四鰭內(nèi)的鰭型有源區(qū)域上方的所述第三柵電極，其中，所述SRAM單元還包括第二傳輸門晶體管，所述第二傳輸門晶體管包括設(shè)置在所述第四鰭內(nèi)的鰭型有源區(qū)域上方的第四柵電極，其中，所述第一柵電極、所述第二柵電極、所述第三柵電極和所述第四柵電極的布線方向包括第一方向，以及設(shè)置在所述第一柵電極下方的第 一鰭內(nèi)的鰭型有源區(qū)域的布線方向包括第二方向，所述第二方向不同于所述第一方向，所 述第二方向不與所述第一方向垂直。
在該SRAM單元中，每個位單元還包括:位線、位線條、字線、CVdd線和CVss線,其 中，所述位線和所述位線條的布線方向包括第三方向，所述字線的布線方向包括第四方向， 其中，所述第四方向基本上與所述第一方向平行，所述第三方向基本上與所述第一方向垂 直，并且所述第二方向與所述第一方向的交叉角包括大約35至80度范圍內(nèi)的角度。
根據(jù)本發(fā)明的又一方面，提供了一種靜態(tài)隨機存取存儲器(SRAM)單元陣列，具有 以多行和多列配置的多個SRAM單元，所述SRAM單元陣列包括:Vdd線和Vss線，用于向所 述多個SRAM單元提供電能；多條位線和多個位線條，用于訪問所述多列中的列；以及多條 字線，用于訪問所述多行中的行，其中，所述SRAM單元陣列中的每個SRAM單元都包括:第 一反相器，包括具有有源區(qū)域的第一 P型器件，所述第一 P型器件包括彎曲狀鰭，第二反相 器，與所述第一反相器交叉連接，所述第二反相器包括具有有源區(qū)域的第二 P型器件，所述 第二 P型器件包括彎曲狀鰭，第一傳輸門晶體管，連接至所述第一反相器，和第二傳輸門晶 體管，連接至所述第二反相器。
在該SRAM單元陣列中，所述第一反相器的柵電極、所述第二反相器的柵電極、所 述第一傳輸門晶體管的柵電極和所述第二傳輸門晶體管的柵電極被設(shè)置為與所述多條字 線的布線方向平行。
在該SRAM單元陣列中，所述第一反相器或所述第二反相器的晶體管、所述第一傳 輸門晶體管或所述第二傳輸門晶體管包括:含Si外延層，設(shè)置在源極區(qū)域和漏極區(qū)域的上 方；以及硅化物層，完全或部分地形成在所述含Si外延層的上方。
在該SRAM單元陣列中，所述第一反相器的晶體管、所述第二反相器的晶體管、所 述第一傳輸門晶體管或所述第二傳輸門晶體管的源極區(qū)域和漏極區(qū)域包括含碳(C)外延 層、含磷(P)外延層、SiP外延層、SiC外延層或它們的組合，或者其中，所述第一反相器或所 述第二反相器的晶體管的源極區(qū)域和漏極區(qū)域包括含Ge外延層、SiGe外延層或它們的組八口 ο
在該SRAM單元陣列中，所述第一反相器的晶體管和所述第二反相器的晶體管包 括單個鰭或多個鰭。
在該SRAM單元陣列中，所述多條字線設(shè)置在第一金屬層中，所述SRAM單元陣列還 包括設(shè)置在所述第一金屬層上方的介電材料，以及其中，所述多條位線、所述多個位線條、 用于所述Vdd線的接觸件和用于所述Vss線的接觸件被設(shè)置在第二金屬層中，所述第二金 屬層設(shè)置在所述介電材料的上方。
在該SRAM單元陣列中,所述多個SRAM單元的每一個都包括位單元,所述位單元具 有X間距和y間距并且還包括第一 Vss (CVss)節(jié)點、第二 CVss節(jié)點、第一 Vdd (CVdd)節(jié) 點、第二 CVdd節(jié)點、第一 N數(shù)據(jù)節(jié)點、第一 P數(shù)據(jù)節(jié)點、第一 N數(shù)據(jù)節(jié)點條、第一 P數(shù)據(jù)節(jié) 點條、多個單元接觸件和多個單元器件，其中，所述多個單元接觸件用作通孔與基本上跟隨 第一布線方向的有源區(qū)域之間的連接路徑，其中，所述多個單元接觸件包括:第一加長接觸 件，連接至所述第一 CVdd節(jié)點；第二加長接觸件，連接至所述第二 CVdd節(jié)點；第三加長接 觸件，連接至所述第一 CVss節(jié)點；第四加長接觸件,連接至所述第二 CVss節(jié)點；第五加長接觸件，連接至所述第一 P數(shù)據(jù)節(jié)點和所述第一 N數(shù)據(jù)節(jié)點；以及第六加長接觸件，連接至第二 P數(shù)據(jù)節(jié)點條和第二 N數(shù)據(jù)節(jié)點條，其中，所述第一加長接觸件和所述第三加長接觸件具有在χ間距方向上的投影覆蓋，所述第二加長接觸件和所述第四加長接觸件具有在χ間距方向上的投影覆蓋，所述第三加長接觸件和所述第五加長接觸件具有在y間距方向上的部分投影覆蓋，所述第四加長接觸件和所述第六加長接觸件具有在y間距方向上的部分投影覆蓋，其中，在所述y間距方向上沒有用于所述第一加長接觸件和所述第五加長接觸件的投影覆蓋，在所述y間距方向上，沒有用于所述第一加長接觸件和所述第六加長接觸件的投影覆蓋；其中，所述第一反相器包括連接至第一下拉器件的第一上拉器件，所述第二反相器包括連接至第二下拉器件的第二上拉器件，其中，所述第一上拉器件包括設(shè)置在作為第一鰭的彎曲部分的有源區(qū)域上方的第一柵電極，所述第一下拉器件包括設(shè)置在作為第二鰭的一部分的有源區(qū)域上方的所述第一柵電極，所述第一傳輸門晶體管包括設(shè)置在作為所述第二鰭的一部分的有源區(qū)域上方的第二柵電極，其中，所述第二上拉器件包括設(shè)置在作為第三鰭的彎曲部分的有源區(qū)域上方的第三柵電極，所述第二下拉器件包括設(shè)置在作為第四鰭的一部分的有源區(qū)域上方的所述第三柵電極，所述第二傳輸門晶體管包括設(shè)置在作為所述第四鰭的一部分的有源區(qū)域上方的第四柵電極，其中，所述第一柵電極、所述第二柵電極、所述第三柵電極和所述第四柵電極的布線方向包括第一方向，設(shè)置在所述第一柵電極下方的第一有源區(qū)域的布線方向包括第二方向，所述第二方向不同于所述第一方向；其中，每個位單元進一步包括位線、位線條、字線、CVdd線和CVss線；其中，所述位線和所述位線條的布線方向包括第三方向，所述字線的布線方向包括第四方向，其中，所述第四方向基本上與所述第一方向平行，所述第三方向基本上與所述第一方向垂直；以及其中，每個位單元進一步包括連接至所述第三柵電極和所述第五加長接觸件的第一對接接觸件以及連接至所述第一柵電極和所述第六加長接觸件的第二對接接觸件。
在該SRAM單元陣列中，每個位單元進一步包括位線節(jié)點、位線條節(jié)點、連接在所述位線節(jié)點和上覆位線之間的第七接觸件、連接在所述位線條節(jié)點和上覆位線條之間的第八接觸件，其中，所述第七接觸件和所述第八接觸件位于第一接觸件組層中，其中，每個位單元進一步包括設(shè)置在所述第一接觸件組層上方的第二接觸件組層，以及其中，所述第二接觸件組層包括連接至所述第一加長接觸件的第九接觸件、連接至所述第二加長接觸件的第十接觸件、連接至所述第三加長接觸件的第十一接觸件、連接至所述第四加長接觸件的第十二接觸件、連接至所述第七接觸件的第十三接觸件和連接至所述第八接觸件的第十四接觸件。
在該SRAM單元陣列中，第二有源區(qū)域和第三有源區(qū)域的布局形狀包括彎曲線，其中，每條彎曲線都在每個SRAM單元內(nèi)不連續(xù)并且不完全橫跨SRAM單元邊界來延伸。


為了更好地理解本公開內(nèi)容及其優(yōu)點，現(xiàn)在將結(jié)合附圖進行以下描述作為參考，其中:
圖1是根據(jù)本公開內(nèi)容實施例的新SRAM單元布局的一部分的俯視圖2是SRAM單元布局的另一部分的俯視圖3A、圖3B、和圖3C是圖1和圖2所示布局的多個部分的截面圖4示出了圖1的布局的定向；
圖5示出了圖1的布局的角度和尺寸；
圖6是圖1和圖2所示SRAM單元布局的示意圖7是圖1和圖2的SRAM單元布局的另一示意圖8示出了本文所述實施例的各種材料層的覆蓋未對準的效應(yīng)；
圖9示出了根據(jù)本公開內(nèi)容的SRAM單元布局的另一實施例的俯視圖；以及
圖10至圖13示出了本文所述新SRAM單元的晶體管的FinFET的鰭的橫截面圖。
除非另有指定，否則不同附圖中的對應(yīng)符號和標號通常是指對應(yīng)部件。繪制附圖 以清楚地示出實施例的相關(guān)方面，并且不需要按比例繪制。
具體實施方式
以下詳細討論各個實施例的制造和使用。然而，應(yīng)該理解，本公開內(nèi)容提供了許多 可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的發(fā)明概念。所討論的特定實施例僅僅是制造和使用 本公開內(nèi)容的具體方式，并不用于限制本公開內(nèi)容的范圍。
本公開內(nèi)容的實施例涉及SRAM單元和陣列。本文將描述用于SRAM單元和SRAM 單元陣列的新布局。
首先，參照圖1，示出了根據(jù)本公開內(nèi)容實施例的SRAM單元布局的俯視圖。圖1中 的示圖示出了用于包括6個晶體管(6T) SRAM單元的半導(dǎo)體器件100的一部分的前道工序 (FEOL)布局102，其中，SRAM單元的兩個上拉晶體管I3U-1和PU-2的有源區(qū)域包括相對于 柵電極Gl和G2以非垂直角度定位的半導(dǎo)體材料的鰭Fl和F2，其中，柵電極Gl和G2分別 設(shè)置在鰭Fl和F2的上方。圖2是圖1所示6T SRAM單元布局的另一俯視圖。示出了金屬 層的后道工序(BEOL)布局110，該后道工序(BEOL)布局110覆蓋圖1所示的6T SRAM單元 的FEOI布局102。
圖3A、圖3B和圖3C是圖1和圖2所示布局的多個部分的截面圖，示出了 SRAM單元 的一些FEOL器件和BEOL金屬層。圖3A示出了形成在金屬層Ml、M2和M3中的接觸件和導(dǎo)電 片段以及形成在通孔層V0、V1和V2中的導(dǎo)電通孔，這些導(dǎo)電通孔將導(dǎo)電片段(conductive segment)連接至下面的部件。介電材料(未示出)形成在每個通孔層V0、V1和V2中的通孔 之間以及每個金屬層Ml、M2和M3中的接觸件和導(dǎo)電片段之間。圖3B示出了鰭F2、F3和 F4以及上覆的金屬層M2的截面。圖3C示出了沿著鰭F4和金屬層M2中的位線條(BLB)與 圖3B所示示圖垂直的截面。在圖6和圖7中示出了 SRAM單元的示意圖130和140。
再次參照圖1，接下來將更加詳細地描述新SRAM單元的FEOL布局102。示出了用 于單個SRAM單元的布局102,在104處示出SRAM單位單元的邊界。每個單元都包括四個鰭 F1、F2、F3和F4。鰭F1、F2、F3和F4包括半導(dǎo)體材料的鰭，這些半導(dǎo)體鰭遠離SRAM單元形成 在其上的工件或襯底(參見圖3A的工件112)垂直凸起。鰭F1、F2、F3和F4包括FinFET器 件的鰭。鰭F1、F2、F3和F4包括柵電極GHCwli和Cwl2下方的晶體管PU-1、PU_2、PD_1、 PD-2、PG-1和PG-2的有源區(qū)域。柵電極Gl、G2、Cwli和Cwl2包括槽式接觸件(slot contact)， 并且在本文也被稱為柵極接觸件。柵電極Cwli和Ci2還在BEOL中用作字線WL的接觸件， 因此在本文也被稱為字線接觸件。鰭F1、F2、F3和F4還在晶體管PU-l、PU_2、ro-l、PD_2、 PG-1和PG-2的有源區(qū)域的任一側(cè)上形成源極區(qū)域和漏極區(qū)域。
如圖所示，鰭Fl和F2在鰭Fl和F2的有源區(qū)域中的柵電極Gl和G2的下方彎曲，而鰭F3和F4在柵電極Cwu和Q2的下方平直。鰭Fl和F2在SRAM單元內(nèi)不連續(xù)，并且不完全橫跨SRAM單元邊界104延伸。相反，鰭F3和F4完全從SRAM單元邊界104的一個邊緣到相對邊緣延伸。鰭F3和F4沿著整個長度基本平直，并且分別設(shè)置在鰭Fl和F2的任一側(cè)。
SRAM單元包括兩個上拉晶體管I3U-1和ro-2、兩個下拉晶體管Η)_1和Η)_2以及兩個傳輸門晶體管PG-1和PG-2。以與晶體管PU-2、PD-2和PG-2互補的布置的方式來形成晶體管pu-1、PD-1和pg-1。第一下拉晶體管ro-1連接至第一上拉晶體管PU-1，以及第二下拉晶體管ro-2連接至第二上拉晶體管PU-2。第一傳輸門晶體管PG-1連接至第一下拉晶體管PD-1，以及第二傳輸門晶體管PG-2連接至第二下拉晶體管Η)-2。
在圖1中還示出了各種部件(諸如接觸件CVss-Nl，用于Vss節(jié)點I的接觸件；CVdd-Nl，用于Vdd節(jié)點I的接觸件；CVss-N2，用于Vss節(jié)點2的接觸件；CVdd_N2，用于Vdd節(jié)點2的接觸件；BL-N，位線節(jié)點接觸件；BLB-N，位線條節(jié)點接觸件；DN，數(shù)據(jù)節(jié)點接觸件；SNB,存儲節(jié)點條接觸件；以及對接接觸件Cbutti' Cbutt2, Cbutt3和Cbutt4),這些部件提供晶體管、其他部件和SRAM單元的配線之間的互連。根據(jù)一些實施例，接觸件CVss-Nl、CVdd-Nl、CVss-N2、CVdd-N2、BL_N、BLB-N、DN和SNB被延長，并包括槽式接觸件。
例如，延長的數(shù)據(jù)節(jié)點DN接觸件將第一下拉晶體管Η)-1的漏極和第一上拉晶體管PU-1的漏極連接在一起。例如，延長的數(shù)據(jù)節(jié)點DN接觸件將第一下拉晶體管ro-ι的漏極節(jié)點(未示出)和第一上拉晶體管PU-1的漏極節(jié)點(也沒有示出)連接在一起。類似地，延長的存儲節(jié)點條(bar) SNB接觸件將第二下拉晶體管H)_2的漏極和第二上拉晶體管PU-2的漏極連接在一起。第一上拉晶體管PU-1的源極使用接觸件CVdd-Nl電連接至Vdd節(jié)點，以及第一下拉晶體管ro-Ι的源極使用接觸件CVss-Nl電連接至Vss節(jié)點。分別使用CVdd-N2和CVss-N2對用于第二上拉晶體管1^-2和第二下拉晶體管Η)_2的Vdd和Vss節(jié)點進行類似連接。
鰭Fl和F2的彎曲形狀布局導(dǎo)致包括Vdd節(jié)點至Vss節(jié)點之間的尺寸(I1的第一有源區(qū)域距離以及包括上拉晶體管pu-1和下拉晶體管ro-1 (還有pu-2和ro-2)的漏極節(jié)點之間的尺寸d2的第二有源區(qū)域距離。例如，在一些實施例中，尺寸Cl1可以比尺寸d2大至少約20%。
如圖3A中的通孔層VO的截面圖所示，通孔VO形成在通孔層中以進行層之間的連接。柵極接觸件和字線接觸件GUGZXwli和Cim可以形成在包括接觸件118的接觸件層CO中。還可以形成其他接觸件116以提供與襯底112和其他區(qū)域的連接?？梢栽趩我徊襟E中形成接觸件116?？蛇x地，如圖3A中的虛線所示，可以在兩個步驟中形成接觸件116 ;可以在第一接觸件組層中形成接觸件116的下部，以及可以在第二接觸件組層中(例如，在與形成接觸件118相同的層CO中)形成接觸件116的上部?？梢栽诠ぜ?12中(例如，在器件或存儲單元之間)形成可以包括淺溝槽隔離區(qū)域或其它絕緣區(qū)域的隔離區(qū)域114。
圖2示出了圖3A、圖3B和圖3C中所示的金屬層M1、V1和M2的BEOL布局110的俯視圖。通孔Vl提供金屬層Ml和M2之間的連接 。字線WL和接合焊盤形成在第一金屬層Ml中。用于Vdd線(CVdd線)的接觸件、用于Vss線(CVss線)的接觸件、位線BL和位線條BLB形成在第二金屬層M2中。介電材料(未示出)設(shè)置在金屬層Ml和M2之間，并且通孔Vl形成在介電材料中。
再次參照圖1，根據(jù)本公開內(nèi)容的實施例，上拉晶體管I3U-1和PU-2包括鰭型金屬 氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)。在一些實施例中，下拉晶體管ro-1和ro-2也包括 鰭型M0SFET。例如，傳輸門晶體管PG-1和PG-2也可以包括鰭型M0SFET。在工件112中形 成的N阱106的上方形成上拉晶體管I3U-1和PU-2并且上拉晶體管I3U-1和PU-2包括p型 器件。例如，晶體管I3U-1和PU-2可以包括P溝道金屬氧化物半導(dǎo)體(PMOS)器件。下拉晶 體管ro-Ι和ro-2形成在P阱108的上方并包括η型器件。傳輸門晶體管PG-1和PG-2也 形成在P阱108的上方并包括η型器件。
上拉晶體管PU-1和下拉晶體管ro-Ι進行連接以形成第一反相器132(參見圖6和 圖7的示意圖)，并且上拉晶體管PU-2和下拉晶體管ro-2進行連接以形成第二反相器134。 反相器132和134進行交叉連接；例如，第一反相器132的輸出連接至第二反相器134的輸 入，以及第二反相器134的輸出連接至第一反相器132的輸入。
新的SRAM單元布局在每個單元中利用平直的鰭F3和F4以及彎曲的鰭Fl和F2， 并且將槽式接觸件用于單元局部互連件。由于上拉晶體管PU-1的鰭Fl和上拉晶體管PU-2 的鰭F2的彎曲形狀以及由于布局，該布局提供了減小的總單元尺寸。例如，用于上拉晶體 管PU-1和PU-2的有源區(qū)域的布局形狀在俯視圖中包括彎曲線。鰭Fl和F2在柵電極Gl 和G2的下方以非垂直角度進行設(shè)置，由此晶體管TO-1和PU-2的有源區(qū)域也以非垂直角度 進行設(shè)置。在分別接近柵電極Gl和G2的基本垂直的方向上形成鰭Fl和F2的剩余部分。 例如，在除上拉晶體管PU-1和PU-2的有源區(qū)域之外的區(qū)域中，即，在接近有源區(qū)域的形成 在鰭Fl和F2中的晶體管I3U-1和PU-2的源極和漏極區(qū)域中，上拉晶體管I3U-1和PU-2的 半導(dǎo)體材料的鰭Fl和F2基本上垂直于柵接觸件Gl和G2。
上拉晶體管PU-1和PU-2的彎曲鰭Fl和F2有效地使用集成電路管芯上的空間。 此外，半導(dǎo)體材料的鰭F3和F4以及柵極接觸件Gl和G2被晶體管ro-l、PU-2、ro_l、PD-2、 PG-1和PG-2共享，進一步增加了面積效率(area efficiency)。例如，鰭F3的多個部分用 作晶體管I3D-1和PG-1的有源區(qū)域，鰭F4的多個部分用作晶體管Η)-2和PG-2的有源區(qū)域。 柵極接觸件(或柵電極Gi)的多個部分用作晶體管pu-1和ro-1的柵極接觸件，以及柵極接 觸件G2的多個部分用作晶體管TO-2和Η)-2的柵極接觸件。
參照圖1和圖2，位線BL (圖2)使用位線節(jié)點BL-N (圖1)連接至第一傳輸門晶體 管PG-1，以及字線WL使用字線接觸件Cwli (其還有用作第一傳輸門晶體管PG-1的柵電極) 連接至第一傳輸門晶體管PG-1。位線條BLB和字線WL分別使用位線條節(jié)點BLB-N和字線 接觸件Ci2 (也為柵電極)連接至第二傳輸門晶體管PG-2。Vss線使用接觸件CVss-Nl連接 至第一下拉晶體管ro-Ι，以及Vss線使用接觸件CVss-N2連接至第二下拉晶體管H)-2。Vdd 線使用接觸件CVdd-Nl連接至第一上拉晶體管PU-1，以及Vdd線使用接觸件CVdd-N2連接 至第二上拉晶體管PU-2。
圖4示出了圖1所示布局的多個部分的定向。以X間距和y間距配置SRAM單元。 在包括X方向或X間距的第一方向120上配置接觸件CVss-Nl、CVdd-Nl、CVss_N2、CVdd_N2、 BL-N、BLB-N、DN和SNB。在包括y方向或y間距的第二方向122上配置或定向鰭F3和F4。 鰭Fl和F2的非彎曲部分也在第二方向122上進行定向。第二方向基本上與第一方向120垂直。
圖5示出了根據(jù)實施例的新SRAM單元的多個部分的角度、方向和尺寸。分別在方向124和125上定向鰭Fl和F2的彎曲部分，方向124和125不同于第一方向120和第二方向122。鰭Fl和F2的彎曲部分(包括晶體管I3U-1和PU-2的有源區(qū)域)分別以與第一方向120不垂直的角度126進行定向。例如，在一些實施例中，有源區(qū)域可以以相對于第一方向120大約35至80度的角度來定位。
可替換地，可以在本文中使用術(shù)語“第一方向、第二方向和第三方向”(以及其他方向)，以引入本公開內(nèi)容的特定章節(jié)，諸如權(quán)利要求。
例如，柵極接觸件Gl可以包括在第一方向120上設(shè)置的槽式接觸件，并且上拉晶體管PU-1的有源區(qū)域可以設(shè)置在第二方向124上，第二方向124不同于第一方向120。第二方向124與第一方向120不垂直。柵極接觸件G2可以設(shè)置在第一方向120上,并且上拉晶體管PU-2的有源區(qū)域可以設(shè)置在第三方向125上,第三方向125不同于第一方向120。第三方向125與第一方向120也不垂直。例如,第三方向125可以不同于第二方向124,或者第三方向125可以包括與第二方向124基本相同的方向。
可替換地，還可以在本文中使用術(shù)語“第一鰭、第二鰭、第三鰭”和附加數(shù)量的鰭以及術(shù)語“第一柵電極、第二柵電極、第三柵電極”以及附加數(shù)量的柵電極，以引入本公開內(nèi)容的特定章節(jié)，諸如權(quán)利要求。例如，在一個實施例中，SRAM單元包括具有χ間距和y間距的位單元。SRAM單元包括第一 ρ型器件，其包括第一上拉晶體管PU-1，該第一上拉晶體管PU-1包括設(shè)置在第一鰭Fl內(nèi)的鰭型有源區(qū)域上方的第一柵電極Gl。SRAM單元包括第一 η型器件，其包括第一下拉晶體管ro-1，該第一下拉晶體管ro-1包括設(shè)置在第二鰭F3內(nèi)的鰭型有源區(qū)域上方的第一柵電極Gl。SRAM單元包括第一傳輸門晶體管PG-1，其包括設(shè)置在第二鰭F3內(nèi)的鰭型有源區(qū)域上方的第二柵電極Cwliij晶體管PU-2JD-2和PG-2具有類似配置。SRAM單元包括第二 ρ型器件，其包括第二上拉晶體管TO-2，該第二上拉晶體管TO-2包括設(shè)置在第三鰭F2內(nèi)的鰭型有源區(qū)域上方的第三柵電極G2的。SRAM單元包括第二 η型器件，其包括第二下拉晶體管ro-2，該第二下拉晶體管ro-2包括設(shè)置在第四鰭F4內(nèi)的鰭型有源區(qū)域上方的第三柵電極G2。SRAM單元還包括第二傳輸門晶體管PG-2，其包括設(shè)置在第四鰭F4內(nèi)的鰭型有源區(qū)域上方的第四柵電極C.。第一柵電極G1、第二柵電極Cwu、第三柵電極G2和第四柵電極Cwij2的布線方向包括第一方向。設(shè)置在第一柵電極Gl下方的第一鰭Fl內(nèi)的鰭型有源區(qū)域的布線方向包括第二方向，第二方向不同于第一方向，并且第二方向與第一方向不垂直。每個SRAM單元都包括位單元,其進一步包括位線BL、位線條BLB、字線WL、CVdd線和CVss線，其中，位線BL和位線條BLB的布線方向包括第三方向，其中，字線WL的布線方向包括第四方向。第四方向基本上與第一方向平行，并且第三方向基本上與第一方向垂直。第二方向與第一方向的交叉角(cross-angle)包括大約35至80度范圍內(nèi)的角度。
圖5還示出了與有源區(qū)域中的彎曲部分相比，彎曲鰭Fl和F2可以包括在y間距122上對準的平直部分的不同寬度。例如，鰭Fl在源極區(qū)域和漏極區(qū)域的俯視圖中具有第一寬度Wl，以及在具有彎曲形狀布局的有源區(qū)域中具有第二寬度《2。在一些實施例中，第二覽度W2可以比弟一覽度W1窄至少約10%。
圖6是圖1和圖2所示SRAM單元布局的示意圖，示出了單端口 SRAM單元電路的電連接。圖7是圖1和圖2的SRAM單元布局的另一示意圖，功能性示出了反相器132和134。通過字線WL控制傳輸門晶體管PG-1和PG-2的柵極，字線WL確定是否選擇當前的SRAM單 元。由上拉晶體管PU-1和PU-2以及下拉晶體管ro-1和ro-2形成的鎖存器將數(shù)據(jù)位存儲 為“O”或“I”。所存儲的位可以通過位線BL和位線條BLB寫入SRAM單元或從SRAM單元 中讀出。SRAM單元通過正電源節(jié)點Vdd和電源節(jié)點Vss供電，它門可以為電接地或電源反饋。
圖8示出了本文所述實施例的柵電極Gl和G2與鰭Fl和F2有源區(qū)域未對準的效 果。優(yōu)選地，鰭Fl和F2的彎曲部分為晶體管I3U-1和PU-2提供有源區(qū)域的附加量或長度。 例如，柵電極Gl和G2下方的鰭Fl和F2的長度比鰭Fl和F2非彎曲且以垂直角度在柵電極 Gl和G2的下方平直的情況下的長度長。如果鰭Fl和F2與柵電極Gl和G2的對準為“偏 離”或未對準，則導(dǎo)致鰭Fl和F2的彎曲部分不位于柵電極Gl和G2下方的未對準144以及 鰭Fl和F2的平直部分位于柵電極Gl和G2下方的未對準146，優(yōu)選地，由于由鰭Fl和F2 的有角部分或彎曲部分創(chuàng)建的較長有源區(qū)域，沒有對器件性能產(chǎn)生負面影響。
在圖1中，僅為每個晶體管PU-1、PU-2、PD-1、TO-2、PG-1和PG-2示出了一個鰭 FU F2、F3和F4 ;可選地，晶體管PU-1、PU-2、PD-U PD-2、PG-1和PG-2可以包括兩個或多 個鰭。例如，圖9示出了根據(jù)本公開內(nèi)容的SRAM單元布局的另一實施例的俯視圖，其中，晶 體管I3D-1和PG-1以及Η)-2和PG-2分別包括兩個鰭F3和F5以及F4和F6。根據(jù)實施例， 晶體管PU-1、PU-2、PD-U PD-2、PG-1和PG-2可以包括一個鰭或者多個鰭。在一些實施例 中，作為實例，晶體管PU-1、PU-2、PD-1、PD-2、PG-1和PG-2可以包括大約I至16個鰭?？?選地，對于每個晶體管，可以使用17個以上的鰭。
圖10至圖13示出了本文所述實施例的多個部分的截面圖，示出新SRAM單元的晶 體管 PU-1、PU-2、PD-1、PD-2、PG-1 和 PG-2 的 FinFET 的鰭 F 1、F2、F3、F4、F5 或 F6 (在圖 10至圖13中的150處示出)?？梢允褂霉ぜ?12的多種方法和類型來制造鰭F1、F2、F3、 F4、F5和F6。在一些實施例中，如圖10的截面圖所示，工件112包括襯底，其包括塊狀襯 底。例如，襯底112可以包括體S1、體SiP、體SiGe、體SiC、體Ge或其組合。鰭150由包括 塊狀襯底的工件112形成，并且可包括場氧化物或其他絕緣材料的絕緣材料152設(shè)置在鰭 150之間。柵極介電層和柵極(統(tǒng)一示為柵疊層154)形成在鰭150的上方，并且絕緣材料 156形成在柵疊層154的上方。在160處示出鰭150的有源區(qū)域。
在其他實施例中，如圖11所示，鰭150可以由包括絕緣體上半導(dǎo)體(SOI)襯底的工 件112形成。SOI襯底包括設(shè)置在絕緣材料152的兩側(cè)的兩層半導(dǎo)體材料112a和112b。在 該實施例中，圖案化半導(dǎo)體材料112b的一層以形成鰭150。例如，工件112可以包括SO1-Si 工件、SO1-SiGe工件或者其組合，和如圖10所述的塊狀襯底。
作為實例，柵疊層154的柵極介電層可以包括氧化物、氮氧化物、高介電常數(shù)(k) 材料或者其多層或組合。例如，柵疊層154的柵極可以包括多晶硅、具有硅化物或金屬層的 多晶硅或者其多層或組合。如果包括，則硅化物層可以包括例如難熔金屬、鎳、鈷、Pt、T1、或 者其組合。晶體管ro-l、PU-2、ro-l、PD-2、PG-l和PG-2的柵極結(jié)構(gòu)(例如，柵疊層154)可 以包括多晶硅柵極/SiON結(jié)構(gòu)、金屬柵極/高k電介質(zhì)結(jié)構(gòu)、硅化物/金屬/高k電介質(zhì)結(jié) 構(gòu)或者其組合。可選地，柵極結(jié)構(gòu)可以包括其他材料。
在一些實施例中，如圖12和圖13所示，鰭150可以包括在鰭頂面上方生長的外延 層158。例如，外延層158可以包括用于增強遷移率的一種或多種摻雜物。如圖12所示，外延層158對于寬間隔隔開的鰭150可以是非合并的，或者如圖13所示，外延層158對于緊密間隔的鰭150可以是合并的并且可以包括合并區(qū)域162。鰭型有源區(qū)域160設(shè)置在鰭150的頂部附近。例如，在有源區(qū)域160的任一側(cè)(例如，在圖10至圖13中進出紙張)上，源極和漏極區(qū)域形成在鰭150上。在一些實施例中，例如，晶體管PG-l、PG-2、ro_l和Η)_2的源極和漏極區(qū)域可以包括含碳(C)外延層、含磷(P)外延層、SiP外延層、SiC外延層或其組合。在其他實施例中，晶體管PU-1和PU-2的源極和漏極區(qū)域可以包括含Ge外延層、SiGe外延磁層或者其組合。在又一些實施例中，晶體管ro-l、PU-2、ro-l、PD-2、PG-l和PG-2可以包括設(shè)置在源極和漏極區(qū)域上方的含Si外延層以及完全或部分形成在含Si外延層上方的硅化物層。可選地，源極和漏極區(qū)域上方的任選外延層可以包括其他材料。例如，SRAM單元可以包括貝塔比I單元設(shè)計，其中，下拉晶體管Η)_1和Η)_2以及傳輸門晶體管PG-1和PG-2包括相同類型的FinFET晶體管。本文所描述的晶體管PU-1、PU-2、PD-1、PD-2、PG-1 和 PG-2 可以包括 2D_FinFET 結(jié)構(gòu)、3D_FinFET 結(jié)構(gòu)或其組合。本公開內(nèi)容的實施例包括本文所描述的新SRAM單元。實施例還包括包含SRAM單元的SRAM單元陣列。例如，本文所述多個SRAM單元可以以行和列進行配置，并且使用字線WL以及位線BL和BLB進行尋址。SRAM單元陣列包括用于向SRAM單元提供電能的Vdd線和Vss線。SRAM單元包括新晶體管I3U-1和ro-2，他們具有包括本文所述的彎曲狀的鰭Fl和F2的有源區(qū)域。陣列中的每個SRAM單元都具有第一反相器132和與第一反相器132交叉連接的第二反相器134。每個反相器132和134的至少一個晶體管包括上拉晶體管TO-1和TO-2，他們具有本文所述彎曲狀的鰭Fl或F2。每個反相器132和134的至少一個晶體管還包括下拉晶體管ro-1和ro-2，他們具有包括平直鰭F3或F4的有源區(qū)域。陣列中的每個SRAM單元還包括兩個傳輸門晶體管PG-1和PG-2。對于每個SRAM單元，從圖1和圖2可以看出，第一反相器132的柵電極(例如，用于上拉晶體管PU-1和下拉晶體管ro-Ι的柵電極G1)、第二反相器134的柵電極G2以及傳輸門晶體管PG-1和PG-2的柵電極Cwli和Cim分別被設(shè)置為與多條字線WL的布線方向平行。根據(jù)一個實施例，SRAM單元陣列包括本文所述的多個SRAM單元，其中，每個SRAM單元都包括具有X間距和I間距的位單元。每個SRAM單元都包括第一 Vss (CVss)節(jié)點、第二 CVss節(jié)點、第一 Vdd (CVdd)節(jié)點、第二 CVdd節(jié)點、第一 N數(shù)據(jù)節(jié)點、第一 P數(shù)據(jù)節(jié)點條(包括通過接觸件DN連接的晶體管pu-1和ro-1的漏極區(qū)域)、第一 N數(shù)據(jù)節(jié)點條、第一 P數(shù)據(jù)節(jié)點條(包括通過接觸件SNB連接的晶體管PU-2和Η)-2的漏極區(qū)域)、多個單元接觸件以及多個單元器件(包括晶體管ro-l、PU-2、ro-l、PD-2、PG-l和PG-2)。多個單元接觸件用作通孔與基本上跟隨第一布線方向的有源區(qū)域之間的連接路徑。多個單元接觸件包括:第一加長接觸件CVdd-Nl，連接至第一 CVdd節(jié)點；第二加長接觸件CVdd-N2，連接至第二 CVdd節(jié)點；第三加長接觸件CVss-Nl，連接至第一 CVss節(jié)點；第四加長接觸件CVSS-N2，連接至第二 CVss節(jié)點；第五加長接觸件DN,連接至第一 P數(shù)據(jù)節(jié)點和第一 N數(shù)據(jù)節(jié)點；以及第六加長接觸件SNB，連接至第二 P數(shù)據(jù)節(jié)點條和第二 N數(shù)據(jù)節(jié)點條。第一加長接觸件CVdd-Nl和第三加長接觸件CVss-Nl具有在X間距方向上的投影覆蓋(projection overlay),以及第二加長接觸件CVdd-N2和第四加長接觸件CVSS-N2具有在x間距方向上的投影覆蓋(參見圖4，用于示出X和y方向上的投影覆蓋)。第三加長接觸件CVss-Nl和第五加長接觸件DN 具有在y間距方向上的部分投影覆蓋，以及第四加長接觸件CVSS-N2和第六加長接觸件SNB 具有在y間距方向上的部分投影覆蓋。在y間距方向上，沒有用于第一加長接觸件CVdd-Nl 和第五加長接觸件DN的覆蓋，以及在y間距方向上，沒有用于第一加長接觸件CVdd-Nl和第六加長接觸件SNB的投影覆蓋。第一反相器132包括連接至第一下拉器件Η)-1的第一上拉器件PU-1，以及第二反相器134包括連接至第二下拉器件Η)-2的第二上拉器件TO-2。 第一上拉器件PU-1包括第一柵電極G1，被設(shè)置在作為第一鰭Fl的彎曲部分的有源區(qū)域上方，以及第一下拉器件ro-Ι包括第一柵電極G1，被設(shè)置在作為平直第二鰭F3的一部分的有源區(qū)域上方。第一傳輸門晶體管PG-1包括第二柵電極Cwli，被設(shè)置在作為平直第二鰭F3的一部分的第二有源區(qū)域上方。第二上拉器件PU-2包括第三柵電極G2，被設(shè)置在作為第三鰭 F2的彎曲部分的有源區(qū)域上方。第二下拉器件Η)-2包括第三柵電極G2，被設(shè)置在作為平直第四鰭F4的一部分的有源區(qū)域上方。第二傳輸門晶體管PG-2包括第四柵電極C^2,被設(shè)置在作為平直鰭F4的一部分的第四有源區(qū)域上方。第一柵電極G1、第二柵電極Cffu、第三柵電極G2和第四柵電極Q2的布線方向包括在X間距上定向的第一方向120(參見圖5)。設(shè)置在第一柵電極Gl下方的第一有源區(qū)域的布線方向包括第二方向124,第二方向124不同于第一方向120。每個位單元進一步包括位線BL、位線條BLB、字線WL、CVdd線和CVss線。 位線BL和位線條BLB的布線方向包括第三方向(例如，參見圖2，在y間距上定向)，以及字線WL的布線方向包括第四方向(例如，在X間距上定向)，其中，第四方向基本上與第一方向 120平行，其中，第三方向基本上與第一方向120垂直。每個位單元進一步包括連接至第三柵電極G2和第五加長接觸件DN的第一對接接觸件Cbutt2以及連接至第一柵電極Gl和第六加長接觸件SNB的第二對接接觸件CBUTT3。
每個位單元進一步包括:位線節(jié)點、位線條節(jié)點、連接在位線節(jié)點和上覆位線BL 之間的第七接觸件、連接在位線條節(jié)點和上覆位線條BLB之間的第八接觸件，其中，第七接觸件和第八接觸件是位于第一接觸件組層(例如，位于圖3A中的接觸件層CO的下方)中的通孔。每個位單元都進一步包括設(shè)置在第一接觸件組層上方的第二接觸件組層(例如，在圖 3A中形成接觸件118相同的接觸件層CO中)，其中 ，第二接觸件組層包括連接至第一加長接觸件CVdd-Nl的第九接觸件、連接至第二加長接觸件CVdd-N2的第十接觸件、連接至第三加長接觸件CVss-Nl的第i^一接觸件、連接至第四加長接觸件CVSS-N2的第十二接觸件、連接至第七接觸件的第十三接觸件以及連接至第八接觸件的第十四接觸件。
本公開內(nèi)容實施例的優(yōu)點包括提供了面積效率較高的新SRAM單元布局以及提供了尺寸減小、節(jié)省集成電路管芯上的實際區(qū)域的較小SRAM單元。根據(jù)本文所述實施例，可以在芯片上放置更多的SRAM單元。由于新SRAM單元的加長接觸件，實現(xiàn)了寬工藝裕度。增加了鰭有源區(qū)域的結(jié)合區(qū)域的接觸件線端(line end),也增加了接觸件線端工藝裕度。新 SRAM單元具有低接觸件阻抗和增加的穩(wěn)定性。還實現(xiàn)了接觸件層和有源層之間的寬未對準裕度。對于到有源區(qū)域的線端延伸和線端之間的間隔實現(xiàn)了積極布局規(guī)則(Aggressive layout rule)。在制造工藝流程中，可以容易地實現(xiàn)新SRAM單元結(jié)構(gòu)和設(shè)計。
根據(jù)本公開內(nèi)容的一個實施例,SRAM單元包括上拉晶體管。上拉晶體管包括具有半導(dǎo)體材料的鰭的FinFET。有源區(qū)域設(shè)置在鰭內(nèi)。接觸件設(shè)置在上拉晶體管的有源區(qū)域的上方。接觸件為在第一方向上設(shè)置的槽式接觸件。在第二方向上設(shè)置上拉晶體管的有源區(qū)域。第二方向與第一方向不垂直。根據(jù)另一實施例，SRAM單元包括第一反相器，包括第一 η型器件和第一 P型器件。第一 P型器件包括鰭型M0SFET，并在有源區(qū)域中具有彎曲狀布局。SRAM單元包括設(shè)置在第一 P型器件的有源區(qū)域上方的第一柵電極。SRAM還包括第二反相器，包括第二 η型器件和第二 P型器件。第二 P型器件包括鰭型M0SFET，并在有源區(qū)域中具有彎曲狀布局。第二柵電極設(shè)置在第二 P型器件的有源區(qū)域的上方。第一反相器的輸出連接至第一反相器的輸入，以及第二反相器的輸出連接至第一反相器的輸入。根據(jù)又一實施例，公開了 SRAM單元陣列。SRAM單元陣列具有在多行和多列中配置的多個SRAM單元。SRAM單元陣列包括用于向多個SRAM單元提供電能的Vdd線和Vss線。SRAM單元陣列包括:多條位線和多個位線條，用于訪問多列中的列；以及多條字線，用于訪問多行中的行。SRAM單元陣列中的每個SRAM單元都包括:第一反相器，包括第一 P型器件，其具有包括彎曲狀鰭的有源區(qū)域；以及第二反相器，與第一反相器交叉連接，第二反相器包括第二 P型器件，其具有包括彎曲狀鰭的有源區(qū)域。每個SRAM單元還包括連接至第一反相器的第一傳輸門晶體管和連接至第二反相器的第二傳輸門晶體管。盡管已經(jīng)詳細描述了本公開內(nèi)容的實施例及其優(yōu)點，但應(yīng)該理解，在不背離由所附權(quán)利要求限定的公開內(nèi)容的精神和范圍的情況下，可以進行各種改變、替換和變化。例如,本領(lǐng)域技術(shù)人員應(yīng)該理解,本文所述的部件、功能、工藝、以及材料中的一些可以改變，而保持在本公開內(nèi)容的范圍內(nèi)。此外，本申請的范圍不限于說明書中描述的工藝、機器、制造、物質(zhì)組分、裝置、方法和步驟的特定實施例。本領(lǐng)域的技術(shù)人員應(yīng)該容易地從本發(fā)明的公開內(nèi)容中理解，可以根據(jù)公開利用現(xiàn)有或稍后開發(fā)的執(zhí)行與本文所描述對應(yīng)實施例基本相同的功能或?qū)崿F(xiàn)基本相同的結(jié)果的工藝、機器、制造、物質(zhì)組分、裝置、方法和步驟。因此，所附權(quán)利要求用于在其范圍內(nèi)包括這些工藝、機器、制造、物質(zhì)組分、裝置、方法或步驟。
權(quán)利要求
1.一種靜態(tài)隨機存取存儲器(SRAM)單元，包括: 上拉晶體管，所述上拉晶體管包括鰭型場效應(yīng)晶體管(FinFET),所述上拉晶體管包括半導(dǎo)體材料的鰭、設(shè)置在所述鰭內(nèi)的有源區(qū)域；以及 接觸件，設(shè)置在所述上拉晶體管的所述有源區(qū)域的上方，其中，所述接觸件包括在第一方向上設(shè)置的槽式接觸件，所述上拉晶體管的所述有源區(qū)域設(shè)置在第二方向上，其中，所述第二方向不與所述第一方向垂直。
2.根據(jù)權(quán)利要求1所述的SRAM單元，其中，所述第二方向被定位為相對于所述第一方向具有大約35至50度的夾角。
3.根據(jù)權(quán)利要求1所述的SRAM單元，其中，所述上拉晶體管包括ρ溝道金屬氧化物半導(dǎo)體(PMOS)器件，其中，所述上拉晶體管包括第一上拉晶體管，所述接觸件包括第一接觸件，所述SRAM單元還包括: 第二上拉晶體管，包括FinFET ;以及 第二接觸件，設(shè)置在所述第二上拉晶體管的有源區(qū)域的上方，其中，所述第二接觸件包括在所述第一方向上設(shè)置的槽式接觸件，其中，在第三方向上設(shè)置所述第二上拉晶體管的有源區(qū)域，其中，所述第三方向不與所述第一方向垂直。
4.根據(jù)權(quán)利要求3所述的SRAM單元，其中，所述第一上拉晶體管的鰭包括第一鰭，所述第二上拉晶體管的鰭包括第二鰭，所述第一鰭和所述第二鰭在有源區(qū)域中包括彎曲形狀，所述SRAM單元還包括: 第一下拉晶體管，連接至所述第一上拉晶體管； 第二下拉晶體管，連接至所述第二上拉晶體管； 第一傳輸門晶體管，連接至所述第一下拉晶體管；以及 第二傳輸門晶體管，連接至所述第二下拉晶體管，其中，所述第一傳輸門晶體管的有源區(qū)域和所述第一下拉晶體管的有源區(qū)域包括半導(dǎo)體材料的第三鰭，所述第二傳輸門晶體管的有源區(qū)域和所述第二下拉晶體管的有源區(qū)域包括半導(dǎo)體材料的第四鰭，以及其中，所述第三鰭和所述第四鰭基本上平直并且分別設(shè)置在所述第一鰭和所述第二鰭的任一側(cè)。
5.一種靜態(tài)隨機存取存儲器(SRAM)單元，包括: 第一反相器，包括第一 η型器件和第一 ρ型器件，所述第一 η型器件和所述第一 ρ型器件包括鰭型金屬氧化物半導(dǎo)體場效 應(yīng)晶體管(M0SFET)，所述第一 ρ型器件在有源區(qū)域中包括彎曲狀布局； 第一柵電極，設(shè)置在所述第一 P型器件的有源區(qū)域的上方； 第二反相器，包括第二 η型器件和第二 ρ型器件，所述第二 η型器件和所述第二 ρ型器件包括鰭型M0SFET，所述第二 ρ型器件在有源區(qū)域中包括彎曲狀布局；以及 第二柵電極，設(shè)置在所述第二 P型器件的有源區(qū)域的上方，其中，所述第一反相器的輸出端連接至所述第二反相器的輸入端，以及所述第二反相器的輸出端連接至所述第一反相器的輸入端。
6.根據(jù)權(quán)利要求5所述的SRAM單元，其中，所述第一η型器件包括具有漏極的至少一個鰭型M0SFET，所述第二 η型器件包括具有漏極的至少一個鰭型M0SFET，其中，所述第一 ρ型器件和所述第二 P型器件都包括漏極，所述SRAM單元還包括: 第一加長接觸件，將所述第一 η型器件的漏極和所述第一 ρ型器件的漏極連接在一起；以及第二加長接觸件，將所述第二 η型器件的漏極和所述第二 P型器件的漏極連接在一起。
7.根據(jù)權(quán)利要求6所述的SRAM單元，其中，所述第一加長接觸件將所述第一η型器件的漏極節(jié)點和所述第一 P型器件的漏極節(jié)點連接在一起，其中，所述第一 P型器件的源極電連接至Vdd節(jié)點，所述第一 η型器件的源極電連接至Vss節(jié)點，以及其中，所述Vdd節(jié)點與所述Vss節(jié)點之間的第一距離比所述第一 η型器件的漏極節(jié)點與所述第一 P型器件的漏極節(jié)點之間的第二距離大至少約20%。
8.根據(jù)權(quán)利要求5所述的SRAM單元，還包括:第一傳輸門晶體管，連接至所述第一反相器；第二傳輸門晶體管，連接至所述第二反相器；位線和字線，連接至所述第一傳輸門晶體管；位線條和字線，連接至所述第二傳輸門晶體管；Vss線，連接至所述第一η型器件和所述第二 η型器件；以及Vdd線，連接至所述第一 P型器件和所述第二 P型器件。
9.根據(jù)權(quán)利要求5所述的SRAM單元，其中，所述第一P型器件或所述第二 P型器件包括上拉晶體管，所述上拉晶體管包括具有第一寬度的源極區(qū)域或漏極區(qū)域以及具有第二寬度的溝道區(qū)域，其中，所述第二寬度比所述第一寬度窄至少約10%。
10.一種靜態(tài)隨機存取存儲器(SRAM)單元陣列，具有以多行和多列配置的多個SRAM單元，所述SRAM單元陣列包括:Vdd線和Vss線,用于向所述多個SRAM單元提供電能；多條位線和多個位線條，用于訪問所述多列中的列；以及多條字線，用于訪問所述多行中的行，其中，所述SRAM單元陣列中的每個SRAM單元都包括:第一反相器，包括具有有源區(qū)域的第一 P型器件，所述第一 P型器件包括彎曲狀鰭，第二反相器，與所述第一反相器交叉連接，所述第二反相器包括具有有源區(qū)域的第二 P 型器件，所述第二 P型器件包括彎曲狀鰭，第一傳輸門晶體管，連接至所述第一反相器，和第二傳輸門晶體管，連接 至所述第二反相器。
全文摘要
公開了靜態(tài)隨機存取存儲器(SRAM)單元和SRAM單元陣列。在一個實施例中，SRAM單元包括上拉晶體管。上拉晶體管包括鰭式場效應(yīng)晶體管(FinFET)，其具有半導(dǎo)體材料的鰭。有源區(qū)域設(shè)置在鰭內(nèi)。接觸件設(shè)置在上拉晶體管的有源區(qū)域的上方。接觸件是在第一方向上設(shè)置的槽式接觸件。在第二方向上設(shè)置上拉晶體管的有源區(qū)域。第二方向不與第一方向垂直。
文檔編號H01L27/11GK103208496SQ20121019348
公開日2013年7月17日 申請日期2012年6月12日 優(yōu)先權(quán)日2012年1月12日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司