用于先進的sram設計以避免半選問題的新型3d結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了一種新型靜態(tài)隨機存取存儲（SRAM）器件，包括：多個存儲器陣列層，其中的一層垂直地設置在另一層的上方；設置在每個存儲器陣列層上的層譯碼器電路；設置在每個層陣列層上的字線驅(qū)動器電路；多個互補位線對，每個互補位線對都垂直地延伸以連接每個存儲器陣列層中的存儲單元。每個存儲器陣列層都包括設置在其上的多個存儲單元和字線。每根字線都連接至其所在的存儲器陣列層上的多個存儲單元。每個層譯碼器電路都被配置為對SRAM地址的一部分進行譯碼，以選擇存儲單元所在的存儲器陣列層，如果SRAM地址與層譯碼器電路所在的存儲器陣列層上的存儲單元相對應。每個字線驅(qū)動器電路都被配置為驅(qū)動其所在的存儲器陣列層上的字線。
【專利說明】用于先進的SRAM設計以避免半選問題的新型3D結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本專利文件中描述的技術(shù)總體涉及SRAM器件，更具體地，涉及一種具有多個半導體器件層的SRAM器件結(jié)構(gòu)，這可避免SRAM存儲單元的半選問題。

【背景技術(shù)】
[0002]靜態(tài)隨機存取存儲器(SRAM)通常用于電子器件。SRAM單元具有無需刷新就能保持數(shù)據(jù)的優(yōu)勢特征。SRAM單元可包括不同個數(shù)的晶體管，因此，通常由晶體管的個數(shù)來表示，例如，六晶體管(6T) SRAM、八晶體管(8T) SRAM等。晶體管通常形成數(shù)據(jù)鎖存器，用以存儲數(shù)據(jù)位。可增加附加的晶體管，以控制對晶體管的訪問。通常，將SRAM單元布置成具有行和列的陣列。通常，SRAM單元的每一行都連接至字線，其確定是否選擇了當前的SRAM單元。SRAM單元的每一列都連接至位線(或一對位線)，其用于將數(shù)據(jù)位存儲到選擇的SRAM單元中或從選擇的SRAM單元中讀取存儲的數(shù)據(jù)位。


【發(fā)明內(nèi)容】

[0003]根據(jù)本發(fā)明所描述的內(nèi)容，提供了具有多個半導體器件層的新型SRAM器件。在一個實例中，提供了一種靜態(tài)隨機存取存儲器(SRAM)件，其包括:多個存儲器陣列層，其中的一層垂直地設置在另一層的上方；設置在每個存儲器陣列層上的層譯碼器電路；設置在每個存儲器陣列層上的字線驅(qū)動器電路；以及多個互補位線對，其中，每個互補位線對都垂直地延伸以連接每個存儲器陣列層中的存儲單元。每個存儲器陣列層都包括設置在其上的多個存儲單元和字線。每根字線都連接至其所在的存儲器陣列層上的多個存儲單元。層中的存儲單元的個數(shù)與預定的存儲頁面的大小相對應。每個層譯碼器電路都被配置為對SRAM地址的一部分進行譯碼，以選擇存儲單元所在的存儲器陣列層，如果SRAM地址與層譯碼器電路所在的存儲器陣列層上的存儲單元相對應。每個字線驅(qū)動器電路都被配置為驅(qū)動其所在的存儲器陣列層上的字線。
[0004]在另一個實例中，提供了靜態(tài)隨機存取存儲器(SRAM)件，其包括:多個存儲器陣列層，其中的一層垂直地設置在另一層的上方；位于每個存儲器陣列層上的層譯碼器電路；字線驅(qū)動器，被配置為驅(qū)動設置在選擇的存儲器陣列層上的字線；以及多個互補位線對，其中，每個互補位線對都垂直地延伸以連接至每個存儲器陣列層中的存儲單元。每個存儲器陣列層都包括設置在其上的多個存儲單元和字線。每根字線都連接至其所在的存儲器陣列層上的多個存儲單元，其中，層中的存儲單元的個數(shù)與預定的存儲頁面的大小相對應。每個層譯碼器電路都被配置成對SRAM地址的一部分進行譯碼，以選擇存儲單元所在的存儲器陣列層，如果SRAM地址與層譯碼器電路所在的存儲器陣列層上的存儲單元相對應。SRAM器件被配置為只激活連接至由SRAM地址所選擇的那些存儲單元的字線，使得讀取操作或?qū)懭氩僮鞑粫е挛催x擇的存儲單元消耗不必要的功率。
[0005]在另一個實例中，提供了一種SRAM中的方法，包括提供其中的一層垂直地設置在另一層的上方的多個存儲器陣列層。每個存儲器陣列層都包括多個存儲單元。每個存儲器陣列層還包括層譯碼器。層譯碼器被配置成對SRAM地址的一部分進行譯碼，以確定被SRAM地址所尋址到的存儲單元所在的存儲器陣列層。該方法還包括提供每個存儲器陣列層上字線，其中，每根字線都連接至其所在的存儲器陣列層中的每個存儲單元。該方法還包括提供多個互補位線對，每個互補位線對都垂直地延伸，以連接至每個存儲器陣列層中的存儲單元。此外，字線所連接的存儲單元的個數(shù)等于器件中輸入/輸出數(shù)據(jù)線的個數(shù)。
[0006]根據(jù)本發(fā)明的一個方面，提供了一種靜態(tài)隨機存取存儲(SRAM)器件，包括:多個存儲器陣列層，多個存儲器陣列層中的一層垂直地設置在另一層的上方，每個存儲器陣列層都包括設置在其上的多個存儲單元和字線，每根字線都連接至其所在的存儲器陣列層上的多個存儲單元，層中存儲單元的個數(shù)與預定的存儲頁面的大小相對應；層譯碼器電路，設置在每個存儲器陣列層上，每個層譯碼器電路都被配置為如果SRAM地址與其所在的存儲器陣列層上的存儲單元相對應，則對SRAM地址的一部分進行譯碼以選擇存儲單元所在的存儲器陣列層；字線驅(qū)動器電路，設置在每個存儲器陣列層上，每個字線驅(qū)動器電路都被配置為驅(qū)動它所在的存儲器陣列層上的字線；以及多個互補位線對，每個互補位線對都垂直地延伸，以連接每個存儲器陣列層中的存儲單元。
[0007]優(yōu)選地，每個存儲器陣列層上的層譯碼器電路用于:如果SRAM地址與層譯碼器電路所在的存儲器陣列層上的存儲單元不對應，則向其所在的層中的每個存儲單元發(fā)送數(shù)據(jù)保持信號。
[0008]優(yōu)選地，每個存儲單元都包括用于當存儲單元接收到數(shù)據(jù)保持信號時將存儲單元置于數(shù)據(jù)保持模式的電路。
[0009]優(yōu)選地，將存儲單元置于數(shù)據(jù)保持模式的電路包括連接在電源和存儲單元中的交叉耦合的PMOS晶體管之間的二極管箝位的MOSFET晶體管。
[0010]優(yōu)選地，該SRAM器件還包括:設置在存儲器陣列層上方或下方的半導體層中的輸入/輸出(I/o)電路。
[0011]優(yōu)選地，I/O電路設置在位于存儲器陣列層上方或下方的多個半導體層中。
[0012]優(yōu)選地，存儲器陣列層在第一方向上具有多個單元且在第二方向上具有多個單元，并且第一方向上的單元數(shù)乘以第二方向上的單元數(shù)與SRAM器件中的I/O數(shù)據(jù)線的個數(shù)相對應。
[0013]優(yōu)選地，存儲器陣列層的個數(shù)等于SRAM器件的存儲頁面的個數(shù)。
[0014]優(yōu)選地，由層譯碼器選擇存儲單元允許SRAM器件執(zhí)行頁面讀取操作或頁面寫入操作。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種靜態(tài)隨機存取存儲器(SRAM)件，包括:多個存儲器陣列層，多個存儲器陣列層中的一層垂直地設置在另一層的上方，每個存儲器陣列層都包括設置在其上的多個存儲單元和字線，每根字線都連接至其所在的存儲陣列層上的多個存儲單元，層中的存儲單元的個數(shù)與預定的存儲頁面的大小相對應；層譯碼器電路，設置在每個存儲器陣列層上，每個層譯碼器電路都被配置為如果SRAM地址與其所在的存儲器陣列層上的存儲單元相對應，則對SRAM地址的一部分進行譯碼，以選擇存儲單元所在的存儲器陣列層；字線驅(qū)動器，被配置為驅(qū)動設置在所選擇的存儲器陣列層上的字線；以及多個互補位線對，每個互補位線對都垂直地延伸，以連接至每個存儲器陣列層中的存儲單元；其中，SRAM器件被配置為只激活連接至被SRAM地址選擇的那些存儲單元的字線，使得讀取操作或?qū)懭氩僮鞑粫е挛催x擇的存儲單元消耗不必要的功率。
[0016]優(yōu)選地，字線驅(qū)動器包括設置在每個存儲器陣列層上的字線驅(qū)動器電路，每個字線驅(qū)動器電路都被配置為驅(qū)動其所在的存儲器陣列層上的多根字線中的一根。
[0017]優(yōu)選地，每個字線驅(qū)動器電路都被配置為當其所在的存儲器陣列層上的層譯碼器電路確定SRAM地址與字線驅(qū)動器電路所在的存儲器陣列層上的存儲單元相對應時，驅(qū)動設置在字線驅(qū)動器電路所在的存儲器陣列層上的字線。
[0018]優(yōu)選地，每個存儲器陣列層上的層譯碼器電路用于:如果SRAM地址與層譯碼器電路所在的存儲器陣列層上的存儲單元不對應，則向其所在層中的每個存儲單元發(fā)送數(shù)據(jù)保持信號。
[0019]優(yōu)選地，每個存儲單元都包括用于當存儲單元接收數(shù)據(jù)保持信號時將存儲單元置于數(shù)據(jù)保持模式的電路。
[0020]根據(jù)本發(fā)明的又一方面，提供了一種靜態(tài)隨機存取存儲器(SRAM)件中的方法，包括:提供多個存儲器陣列層，多個存儲器陣列層中的一層垂直地設置在另一層的上方，每個存儲器陣列層都包括設置在其上的多個存儲單元，每個存儲器陣列層還包括層譯碼器，層譯碼器被配置為對SRAM地址的一部分進行譯碼，以確定被SRAM地址尋址到的存儲單元所在的存儲器陣列層；提供位于每個存儲器陣列層上的字線，每根字線都連接至其所在的存儲器陣列層中的每個存儲單元；以及提供多個互補位線對，每個互補位線對都垂直地延伸，以連接至每個存儲器陣列層中的存儲單元；其中，每根字線都連接至數(shù)個存儲單元，存儲單元的個數(shù)等于器件中的輸入/輸出數(shù)據(jù)線的個數(shù)。
[0021]優(yōu)選地，該方法還包括:提供字線驅(qū)動器，字線驅(qū)動器被配置為與層譯碼器協(xié)同操作以驅(qū)動連接至被SRAM地址尋址到的存儲單元的字線。
[0022]優(yōu)選地，字線驅(qū)動器包括設置在每個存儲器陣列層上的字線驅(qū)動器電路，每個字線驅(qū)動器電路都被配置為驅(qū)動其所在的存儲器陣列層上的字線。
[0023]優(yōu)選地，該方法還包括:設置在位于存儲器陣列層上方或下方的半導體層中的輸入/輸出(I/o)電路，I/O電路設置在位于存儲器陣列層上方或下方的多個半導體層中。
[0024]優(yōu)選地，每個存儲器陣列層上的層譯碼器電路被配置為:如果SRAM地址與層譯碼器電路所在的存儲器陣列層上的存儲單元不對應，則向其所在的層中的每個存儲單元發(fā)送數(shù)據(jù)保持信號。
[0025]優(yōu)選地，存儲器陣列層在第一方向上具有多個單元且在第二方向上具有多個單元，并且第一方向上的單元數(shù)乘以第二方向上的單元數(shù)與SRAM器件中的I/O數(shù)據(jù)線的個數(shù)相對應。

【專利附圖】

【附圖說明】
[0026]圖1是二維(2D)靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu)的實例的框圖。
[0027]圖2是三維(3D)靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu)的實例的框圖。
[0028]圖3A和3B是SRAM存儲單元的實例的示圖。
[0029]圖4是三維(3D)靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu)的實例的框圖，其示出了 I/O電路被分成多個部分，并且I/O電路的每個部分都設置在位于一個或多個存儲器陣列層上方或下方的單獨的半導體層中。
[0030]圖5是實施64X288M43D SRAM結(jié)構(gòu)的實例的框圖。
[0031]圖6是示出了三維(3D)靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu)的實例特征的流程圖。

【具體實施方式】
[0032]在領(lǐng)先的SRAM設計中，需要使用具有小尺寸、工作在低電源和高時鐘頻率下的存儲單元。隨著存儲器陣列中的存儲單元的密度增大，至少部分由于期望減小位線的長度，所以可將存儲器陣列劃分成更小的子陣列。將存儲器陣列劃分成子陣列也會產(chǎn)生附加的SRAM管理電路，諸如，附加的本地輸入/輸出(I/O)電路和其他的本地控制電路。這會導致附加的SRAM管理電路所應用的管芯的表面積增大。并且，在一些加速操作的設計中，存儲器陣列被劃分為多個存儲體，并且每個存儲體對應用于讀取操作或?qū)懭氩僮鞯腟RAM地址的一部分進行譯碼并且激活共享部分經(jīng)過譯碼的地址的存儲單元的字線。多路器將選擇將用于存儲器操作的存儲單元。這會導致不必要的功耗。例如，在具有四個存儲體的SRAM器件中，可激活四根字線，但是，只可以使用連接至位于四根字線中的一根上的存儲單元的位線。其他三個字線中的存儲單元中的位線將處于低功率狀態(tài)并且可消耗不必要的功率。
[0033]圖1示出了二維(2D)靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu)10的實例的框圖。SRAM結(jié)構(gòu)10的實例用于64X288M4SRAM。為了縮短位線，已將存儲器陣列再分割為共含有八個子陣列12的四個存儲體。因為已將陣列分為八個子陣列，所以提供附加的SRAM管理電路(諸如本地I/O電路(L1) 14和本地控制電路(LCTL) 16)，其造成占用了額外的表面積。在這一設計中提供了 1152根位線。但是，在存儲器讀取或?qū)懭氩僮髦?，只?88個位線是有效的。因此，在連接至其余的864根位線的存儲單元中可發(fā)生虛擬讀取行為。虛擬讀取行為能夠引起不必要的功耗。
[0034]圖2示出了三維(3D)靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu)的實例的框圖。在許多實施例中，使用3D結(jié)構(gòu)代替2D結(jié)構(gòu)可實現(xiàn)更高的表面積利用率。3D SRAM結(jié)構(gòu)100的實例包括其中一層垂直地設置在另一層的上方的多個存儲器陣列層102和104。在這個實例中，示出了兩個存儲器陣列層102和104，但是，3D SRAM結(jié)構(gòu)100可包括附加的存儲器陣列層?？蓪⒋鎯ζ麝嚵袑訑?shù)設置為等于SRAM結(jié)構(gòu)中存儲器的頁數(shù)。在一些實施例中，層數(shù)等于字深(word depth)。
[0035]每個存儲器陣列層都包括多個SRAM存儲單元106。存儲單元用于保存將要寫入SRAM中的數(shù)據(jù)位或用于輸出將要從SRAM讀取的數(shù)據(jù)位?？墒褂枚喾N類型的存儲單元。
[0036]圖3A和3B示出了可包含在示例性存儲器陣列層102和104中的示例性SRAM存儲單元的示圖。圖3A示出了包括交叉耦合的PMOS晶體管108和109以及交叉耦合的NMOS晶體管110和111的6T SRAM存儲單元的示圖。該示例性的存儲單元還包括傳輸晶體管112和113，用以選擇性地將存儲節(jié)點114和115分別連接至互補位線對(BL、BLB)。
[0037]圖3B示出了 8T SRAM存儲單元的示圖。類似于圖3A中所示的6TSRAM存儲單元，8T SRAM包括交叉耦合的PMOS晶體管108和109以及交叉耦合的NMOS晶體管110和111。示例性的8T存儲單元還包括傳輸晶體管112和113，用以選擇性地將存儲節(jié)點114和115分別連接至互補位線對(BL、BLB)。示例性的8T存儲單元還包括連接在電源和交叉耦合的PMOS晶體管108和109之間的PMOS晶體管116和117，以允許存儲單元在功率降低的睡眠模式或數(shù)據(jù)保持模式下進行操作。當睡眠(SLP)或數(shù)據(jù)保持信號無效時，諸如當存儲單元對讀取或?qū)懭氩僮饔行r，PMOS晶體管117導通并且向交叉耦合的PMOS晶體管108和109提供充電路徑。當睡眠(SLP)信號有效時，諸如當存儲單元無效時，因為已經(jīng)選擇了其他存儲單元進行讀取或?qū)懭氩僮?，所以PMOS晶體管117截止，而呈二極管連接的PMOS晶體管116在降低的電壓電平條件下向交叉耦合的PMOS晶體管108和109提供始自電源的充電路徑。雖然提供了圖3A和3B中示出的示例性存儲單元，但是，在存儲器陣列層102和104中可使用其他類型的SRAM存儲單元。并且，其他類型的數(shù)據(jù)保持電路可以和存儲單元一起使用。
[0038]重新參考圖2，每個存儲器陣列層102和104也包括設置在其上的字線118。每根字線118都連接至存儲器陣列層中的所有存儲單元并且可被那些存儲單元中的傳輸柵極使用，以確定何時選擇性地將存儲單元的存儲節(jié)點連接至與存儲單元相關(guān)的互補位線對。層中的單元的個數(shù)是靈活多變的。每個存儲器陣列層包含的存儲單元的個數(shù)都等于SRAM結(jié)構(gòu)中I/O線的個數(shù)。每個存儲器陣列層在第一軸方向上的單元的個數(shù)等于值A而在第二軸方向上的單元的個數(shù)等于值B。選擇A值和B的值，從而使AXB等于SRAM結(jié)構(gòu)中的I/O線的個數(shù)。
[0039]示例性的3D SRAM結(jié)構(gòu)100還包括層譯碼器，該層譯碼器被配置為對提供給SRAM的部分SRAM地址進行譯碼，從而確定被SRAM地址尋址到的存儲單元所在的存儲器陣列層。示例性的層譯碼器包括設置在每個存儲器陣列層上的層譯碼器電路120和122。每個層譯碼器電路120和122都被配置為對部分SRAM地址進行譯碼，以確定SRAM地址是否與其所在的存儲器陣列層上的存儲單元相對應。此外，在一些實施例中，如果經(jīng)過譯碼的SRAM地址與層譯碼器電路所在的存儲器陣列層上的存儲單元不對應，則該存儲器陣列層上的層譯碼器電路被配置為向它所在層中的每個存儲單元發(fā)送數(shù)據(jù)保持信號(SLP) 123和125。使用層譯碼器，可實現(xiàn)頁面讀取操作和/或頁面寫入操作。
[0040]示例性的3D SRAM結(jié)構(gòu)100還包括字線驅(qū)動器，該字線驅(qū)動器被配置為驅(qū)動設置在一層存儲器陣列層上的多根字線中的一根。示例性的字線驅(qū)動器包括設置在每個存儲器陣列層上的字線驅(qū)動器電路124和126。當設置在字線驅(qū)動器電路所在存儲器陣列層上的層譯碼器電路確定SRAM地址與該存儲器陣列層上的存儲單元相對應時，字線驅(qū)動器電路124和126被配置為驅(qū)動設置在它所在存儲器陣列層上的字線118。
[0041]層譯碼器還被配置為允許SRAM結(jié)構(gòu)只激活連接至被SRAM地址所選擇的那些存儲單元的字線，使得讀取操作或?qū)懭氩僮鞑粫е挛催x擇的存儲單元消耗不必要的功率。在許多實施例中，因為可消除未選擇的存儲單元的半選擇操作模式，所以可實現(xiàn)較低功耗。
[0042]示例性的3D SRAM結(jié)構(gòu)100還包括多個互補位線對128和129。每個互補位線對128和129垂直地延伸，以連接至位于每個存儲器陣列層中的存儲單元。雖然圖中未完全示出，但是存儲器陣列層中的每個存儲單元都具有可與其連接的唯一位線對，并且這些位線對連接至其他附加存儲器陣列層中的單個存儲單元。位線對的個數(shù)等于SRAM結(jié)構(gòu)中的I/O線的個數(shù)。
[0043]示例性的3D SRAM結(jié)構(gòu)100還包括輸入/輸出(I/O)電路130和控制電路132。在這個實例中，I/O電路130和控制電路132設置在位于存儲器陣列層下方的半導體層中?？蛇x地，I/O電路130和/或控制電路132可設置在位于一個或多個存儲器陣列層上方的半導體層中。
[0044]圖4示出了三維(3D)靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu)200的另一個實例的框圖。SRAM結(jié)構(gòu)200與SRAM結(jié)構(gòu)100類似。SRAM結(jié)構(gòu)200也包括其中的一層垂直地設置在另一層上方的多個存儲器陣列層202和204。每個存儲器陣列層都包括設置在其上的多個存儲單元206和字線218。SRAM結(jié)構(gòu)200還包括層譯碼器220和222以及字線驅(qū)動器224和226，其中，層譯碼器220和222被配置為對部分的SRAM地址進行譯碼，以確定被SRAM地址尋址到的存儲單元所在的存儲器陣列層，以及字線驅(qū)動器224和226被配置為驅(qū)動多根字線中的一根。此外，SRAM結(jié)構(gòu)200包括多個互補位線對228和229，其中，每個互補位線對都垂直地延伸，以連接至每個存儲器陣列層中的存儲單元。SRAM結(jié)構(gòu)200還被配置為只激活連接至被SRAM地址選擇的那些存儲單元的字線，使得讀取操作或?qū)懭氩僮鞑粫е挛催x擇的存儲單元消耗不必要的功率。
[0045]示例性的3D SRAM結(jié)構(gòu)200還包括輸入/輸出(I/O)電路230和控制電路232。圖4示出了 I/O電路230可被分成多個部分，并且I/O電路的每個部分都設置在位于一個或多個存儲器陣列層上方或下方的單獨的半導體層中。在這個實例中，I/O電路230的單獨部分，諸如YPASS電路234、感測放大器電路236和數(shù)據(jù)輸入電路238設置在位于存儲器陣列層下方的單獨的層中。此外，控制電路232可設置在位于一個或多個存儲器陣列層上方或下方的半導體層中。
[0046]圖5示出了實施64X288M43D SRAM結(jié)構(gòu)300的實例的框圖。SRAM結(jié)構(gòu)300與SRAM結(jié)構(gòu)100類似。SRAM結(jié)構(gòu)300也包括其中的一層垂直地設置在另一層上方的多個存儲器陣列層。在該示例性的實施例中，存在64個存儲器陣列層。因為64X288M4具有288個I/O線，所以每層中存儲單元的個數(shù)是288。因為16乘以18等于288，它等于64X288M4SRAM中的I/O線的個數(shù)，所以將在第一軸方向上的單元的個數(shù)選擇為18，而將在第二軸方向上的單元的個數(shù)選擇為16。位線對的個數(shù)是288，它等于每層中的存儲單元的個數(shù)。
[0047]圖6是示出了三維(3D)靜態(tài)隨機存取存儲器(SRAM)結(jié)構(gòu)特征的實例的示圖。在操作400中，該示圖示出了該示例性的3D SRAM包括層譯碼器。該示例性的3D SRAM沒有包括如一些2D SRAM中的X-譯碼器和y-譯碼器。在操作410中，該示圖示出了示例性的3D SRAM中的每根字線(WL)都與其連接的存儲單元位于相同的層上并且連接至網(wǎng)格中的存儲器陣列層中的所有存儲單元，這允許進行頁面讀取操作。在操作420中，該示圖示出了3D SRAM中的每根位線(BL)都通過層通孔(layer via)連接至每層中的存儲單元。在操作430中，該示圖示出了示例性的3D SRAM中被存儲地址選擇的每根字線(WL)都連接至相同層中的所有存儲單元，并且每層中存儲單元的個數(shù)等于器件中I/O數(shù)據(jù)線的個數(shù)。如同一些2DSRAM所設計，字線并不通過多路器進行連接。
[0048]本書面描述使用實例來公開所描述主題的可授予專利權(quán)的范圍(包括最優(yōu)模式)，并且也使本領(lǐng)域的普通技術(shù)人員能夠制造和使用所描述的主題的可授予專利權(quán)的范圍。可授予專利權(quán)的范圍包括其他實例。
[0049]在一個實例中，提供了靜態(tài)隨機存取存儲器(SRAM)件，其包括:多個存儲器陣列層，其中的一層垂直地設置在另一層的上方；設置在每個存儲器陣列層上的層譯碼器電路；設置在每個存儲器陣列層上的字線驅(qū)動器電路；以及多個互補位線對，其中，每個互補位線對都垂直地延伸以連接每個存儲器陣列層中的存儲單元。每個存儲器陣列層都包括設置在其上的多個存儲單元和字線。每根字線都連接至它所在存儲器陣列層上的多個存儲單元。層中存儲單元的個數(shù)與預定的存儲頁面的大小相對應。如果SRAM地址與層譯碼器電路所在存儲器陣列層上的存儲單元相對應，則每個層譯碼器電路都被配置為對部分SRAM地址進行譯碼，以選擇它的存儲器陣列層。每個字線驅(qū)動器電路都被配置為驅(qū)動它所在存儲器陣列層上的字線。
[0050]在另一個實例中，提供了靜態(tài)隨機存取存儲器(SRAM)件，其包括:多個存儲器陣列層，其中的一層垂直地設置在另一層的上方；每個存儲器陣列層上的層譯碼器電路；被配置為驅(qū)動設置在選擇的存儲器陣列層上的字線的字線驅(qū)動器；以及多個互補位線對，其中，每個互補位線對都垂直地延伸以連接至每個存儲器陣列層中的存儲單元。每個存儲器陣列層都包括設置在其上的多個存儲單元和字線。每根字線都連接至它所在存儲器陣列層上的多個存儲單元，其中，層中存儲單元的個數(shù)與預定的存儲頁面的大小相對應。如果SRAM地址與層譯碼器電路所在存儲器陣列層上的存儲單元相對應，則每個層譯碼器電路都被配置為對部分SRAM地址進行譯碼，以選擇它的存儲器陣列層。SRAM器件被配置為只激活連接至被SRAM地址選擇的那些存儲單元的字線，使得讀取操作或?qū)懭氩僮鞑粫е挛催x擇的存儲單元消耗不必要的功率。
[0051]在另一個實例中，提供了一種SRAM中的方法，包括提供一層垂直地設置在另一層上方的多個存儲器陣列層。每個存儲器陣列層都包括多個存儲單元。每個存儲器陣列層還包括層譯碼器。層譯碼器被配置為對部分的SRAM地址進行譯碼，以確定被SRAM地址尋址的存儲單元所在的存儲器陣列層。該方法還包括在每個存儲器陣列層上提供字線，其中，每根字線都連接至該字線所在存儲器陣列層中的每個存儲單元。該方法還包括提供多個互補位線對，每個互補位線對都垂直地延伸，以連接至位于每個存儲器陣列層中的存儲單元。此夕卜，與字線連接的存儲單元的個數(shù)等于器件中輸入/輸出數(shù)據(jù)線的個數(shù)。
[0052]相關(guān)領(lǐng)域的普通技術(shù)人員將會認識到，在沒有一個或多個具體細節(jié)的情況下或利用其他替代方式和/或附加的方法、材料或部件可實踐不同的實施例。無需詳細地示出或描述熟知的結(jié)構(gòu)、材料或操作，以避免模糊本發(fā)明的不同實施例的各方面。圖中示出的不同實施例代表說明性的實例而不必按比例繪制?？梢砸匀魏魏线m的方式將具體的部件、結(jié)構(gòu)、材料或特征結(jié)合在一個或多個實施例中。在其他實施例中，可以包括不同的附加的層和/或結(jié)構(gòu)和/或可省略描述的部件。
[0053]本書面描述和之后的權(quán)利要求書可包括僅用于描述性目的但不被解釋為限制作用的術(shù)語，諸如左、右、頂部、底部、在…之上、在…之下、上面的、下面的、第一以及第二等。例如，指定相對垂直位置的術(shù)語可指以下情況:襯底或集成電路的器件側(cè)(或有源側(cè))是該襯底的“頂”面；實際上該襯底可位于任何方位，從而在標準陸地參照標準中襯底的“頂”面可低于“底”面，并且仍落在術(shù)語“頂部”的涵義內(nèi)。除非另有說明，否則本文中(包括權(quán)利要求書中)所使用的術(shù)語“在…上”可以不代表:“在”第二層“上”的第一層直接位于第二層上且與第二層直接接觸；在第一層和位于第一層上的第二層之間可具有第三層或其他結(jié)構(gòu)?？稍诤芏辔恢煤头轿簧现圃臁⑹褂没虺尚捅疚拿枋龅钠骷蛭锲返膶嵤├?。本領(lǐng)域普通技術(shù)人員將會認識到圖中所示的不同部件的不同等效組合和替代物。
【權(quán)利要求】
1.一種靜態(tài)隨機存取存儲(SRAM)器件，包括: 多個存儲器陣列層，所述多個存儲器陣列層中的一層垂直地設置在另一層的上方，每個存儲器陣列層都包括設置在其上的多個存儲單元和字線，每根字線都連接至其所在的存儲器陣列層上的所述多個存儲單元，層中存儲單元的個數(shù)與預定的存儲頁面的大小相對應； 層譯碼器電路，設置在每個存儲器陣列層上，每個層譯碼器電路都被配置為如果SRAM地址與其所在的存儲器陣列層上的存儲單元相對應，則對所述SRAM地址的一部分進行譯碼以選擇所述存儲單元所在的存儲器陣列層； 字線驅(qū)動器電路，設置在每個存儲器陣列層上，每個字線驅(qū)動器電路都被配置為驅(qū)動它所在的存儲器陣列層上的所述字線；以及 多個互補位線對，每個互補位線對都垂直地延伸，以連接每個存儲器陣列層中的存儲單元。
2.根據(jù)權(quán)利要求1所述的SRAM器件，其中，每個存儲器陣列層上的所述層譯碼器電路用于:如果所述SRAM地址與所述層譯碼器電路所在的存儲器陣列層上的存儲單元不對應，則向其所在的層中的每個存儲單元發(fā)送數(shù)據(jù)保持信號。
3.根據(jù)權(quán)利要求2所述的SRAM器件，其中，每個存儲單元都包括用于當所述存儲單元接收到數(shù)據(jù)保持信號時將所述存儲單元置于數(shù)據(jù)保持模式的電路。
4.根據(jù)權(quán)利要求3所述的SRAM器件，其中，將所述存儲單元置于數(shù)據(jù)保持模式的所述電路包括連接在電源和所述存儲單元中的交叉耦合的PMOS晶體管之間的二極管箝位的MOSFET晶體管。
5.根據(jù)權(quán)利要求1所述的SRAM器件，還包括:設置在所述存儲器陣列層上方或下方的半導體層中的輸入/輸出(I/o)電路。
6.根據(jù)權(quán)利要求5所述的SRAM器件，其中，所述I/O電路設置在位于所述存儲器陣列層上方或下方的多個半導體層中。
7.根據(jù)權(quán)利要求1所述的SRAM器件，其中，所述存儲器陣列層在第一方向上具有多個單元且在第二方向上具有多個單元，并且所述第一方向上的單元數(shù)乘以所述第二方向上的單元數(shù)與所述SRAM器件中的I/O數(shù)據(jù)線的個數(shù)相對應。
8.根據(jù)權(quán)利要求1所述的SRAM器件，其中，所述存儲器陣列層的個數(shù)等于所述SRAM器件的存儲頁面的個數(shù)。
9.一種靜態(tài)隨機存取存儲器(SRAM)件，包括: 多個存儲器陣列層，所述多個存儲器陣列層中的一層垂直地設置在另一層的上方，每個存儲器陣列層都包括設置在其上的多個存儲單元和字線，每根字線都連接至其所在的存儲陣列層上的所述多個存儲單元，層中的存儲單元的個數(shù)與預定的存儲頁面的大小相對應； 層譯碼器電路，設置在每個存儲器陣列層上，每個層譯碼器電路都被配置為如果SRAM地址與其所在的存儲器陣列層上的存儲單元相對應，則對所述SRAM地址的一部分進行譯碼，以選擇所述存儲單元所在的存儲器陣列層； 字線驅(qū)動器，被配置為驅(qū)動設置在所選擇的存儲器陣列層上的所述字線；以及 多個互補位線對，每個互補位線對都垂直地延伸，以連接至每個存儲器陣列層中的存儲單元； 其中，所述SRAM器件被配置為只激活連接至被所述SRAM地址選擇的那些存儲單元的字線，使得讀取操作或?qū)懭氩僮鞑粫е挛催x擇的存儲單元消耗不必要的功率。
10.一種靜態(tài)隨機存取存儲器(SRAM)件中的方法，包括: 提供多個存儲器陣列層，所述多個存儲器陣列層中的一層垂直地設置在另一層的上方，每個存儲器陣列層都包括設置在其上的多個存儲單元，每個存儲器陣列層還包括層譯碼器，所述層譯碼器被配置為對SRAM地址的一部分進行譯碼，以確定被所述SRAM地址尋址到的所述存儲單元所在的存儲器陣列層； 提供位于每個存儲器陣列層上的字線，每根字線都連接至其所在的存儲器陣列層中的每個存儲單元；以及 提供多個互補位線對，每個互補位線對都垂直地延伸，以連接至每個存儲器陣列層中的存儲單元； 其中，每根字線都連接至數(shù)個存儲單元，所述存儲單元的個數(shù)等于所述器件中的輸入/輸出數(shù)據(jù)線的個數(shù)。
【文檔編號】G11C11/413GK104425006SQ201310547975
【公開日】2015年3月18日 申請日期:2013年11月6日 優(yōu)先權(quán)日:2013年8月22日
【發(fā)明者】陳建源, 黃健羽, 謝豪泰 申請人:臺灣積體電路制造股份有限公司