專利名稱：沒有反向恢復(fù)的ldmos的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上系關(guān)于半導(dǎo)體器件，且特別系關(guān)于橫向雙擴(kuò)散金氧半導(dǎo)體(LDMOS)器件。
背景技術(shù)：
諸如直流(DC/DC)轉(zhuǎn)換器之電壓調(diào)節(jié)器系用于提供電子系統(tǒng)穩(wěn)定的電壓源。高效率直流轉(zhuǎn)換器尤為低功率器件之電源管理所需，例如膝上型筆記型電腦和手機(jī)。切換電壓調(diào)節(jié)器(或簡稱“切換調(diào)節(jié)器”)已知為高效型直流轉(zhuǎn)換器。切換調(diào)節(jié)器藉由以下方式產(chǎn)生輸出電壓將輸入DC電壓轉(zhuǎn)換成高頻電壓，并過濾該高頻輸入電壓而產(chǎn)生輸出DC電壓。 明確地說，切換調(diào)節(jié)器包括開關(guān)，用以交替耦合及去耦合輸入DC電壓源(如電池)和負(fù)載(如集成電路)。通常包括電感器與電容器的輸出濾波器耦接在輸入電壓源與負(fù)載之間，以過濾開關(guān)輸出，進(jìn)而提供輸出DC電壓?？刂破?如脈寬調(diào)變器或脈頻調(diào)變器)控制開關(guān)，以維持實(shí)質(zhì)固定不變的輸出DC電壓。橫向擴(kuò)散金氧半導(dǎo)體(LDMOS)晶體管因其比接通電阻和漏極/源極擊穿電壓而用于切換調(diào)節(jié)器。

發(fā)明內(nèi)容
本發(fā)明之一個態(tài)樣為一種晶體管，包含包括注入基板之第一雜質(zhì)區(qū)的源極區(qū)、包括注入基板之第二雜質(zhì)區(qū)的漏極區(qū)，以及包括形成于基板上之氧化層和形成于氧化層上之導(dǎo)電材料的柵極，氧化層包含第一側(cè)和第二側(cè)，第一側(cè)形成在第一雜質(zhì)區(qū)的一部分上，第二側(cè)形成在第二雜質(zhì)區(qū)的一部分上，第一側(cè)的厚度小于約100埃.(人),第二側(cè)的厚度等于或大于125埃。實(shí)施方式可包括一或多個下列特征。第二側(cè)的厚度可為第一側(cè)的厚度的至少五倍。第一側(cè)的厚度可為約70?；蛞韵?。第一側(cè)的厚度可為約35埃或以下。源極可包括自行對準(zhǔn)之第三雜質(zhì)區(qū)。第三雜質(zhì)區(qū)的最高摻雜濃度可為約I X IO17個原子/平方厘米至I X IO18個原子/平方厘米。鄰接氧化層之第三雜質(zhì)區(qū)表面的摻雜濃度可低于約5 X IO17個原子/平方厘米。摻雜濃度可低于約3 X IO17個原子/平方厘米。第三雜質(zhì)區(qū)可位在晶體管的電流路徑。第二側(cè)的厚度可為約120埃至800埃，例如約200埃至400埃。晶體管可為橫向雙擴(kuò)散金氧半導(dǎo)體(LDMOS)。本發(fā)明之另一態(tài)樣為一種晶體管，包含包括注入基板之第一雜質(zhì)區(qū)的源極區(qū)、包括注入基板之第二雜質(zhì)區(qū)的漏極區(qū)，以及包括形成于基板上之氧化層和形成于氧化層上之導(dǎo)電材料的柵極，氧化層包含第一側(cè)和第二側(cè)，第一側(cè)形成在第一雜質(zhì)區(qū)的一部分上，第二側(cè)形成在第二雜質(zhì)區(qū)的一部分上，第一側(cè)具有使晶體管之導(dǎo)通電壓小于O. 6伏特(V)的厚度。實(shí)施方式可包括一或多個下列特征。晶體管的導(dǎo)通電壓可為O. 4至O. 5V。源極可包括自行對準(zhǔn)之第三雜質(zhì)區(qū)。第三雜質(zhì)區(qū)的最高摻雜濃度可為約IXlO17個原子/平方厘米至I X IO18個原子/平方厘米。鄰接氧化層之第三雜質(zhì)區(qū)表面的摻雜濃度可低于約5 X IO17個原子/平方厘米。摻雜濃度可低于約3X IO17個原子/平方厘米。第三雜質(zhì)區(qū)可位在晶體管的電流路徑。晶體管可為橫向雙擴(kuò)散金氧半導(dǎo)體(LDMOS)。本發(fā)明之又一個態(tài)樣為一種晶體管，包含包括注入基板之第一雜質(zhì)區(qū)的源極區(qū)、包括注入基板之第二雜質(zhì)區(qū)的漏極區(qū)、本征二極管，以及包括形成于基板上之氧化層和形成于氧化層上之導(dǎo)電材料的柵極，氧化層包含第一側(cè)和第二側(cè)，第一側(cè)形成在第一雜質(zhì)區(qū)的一部分上，且第二側(cè)形成在第二雜質(zhì)區(qū)的一部分上，第一側(cè)具有使晶體管之導(dǎo)通電壓小于本征二極管之導(dǎo)通電壓的厚度。實(shí)施方式可包括一或多個下列特征。晶體管的導(dǎo)通電壓可為O. 4至O. 6V。源極可包括自行對準(zhǔn)之第三雜質(zhì)區(qū)。第三雜質(zhì)區(qū)的最高摻雜濃度可為約IXlO17個原子/平方厘米至I X IO18個原子/平方厘米。鄰接氧化層之第三雜質(zhì)區(qū)表面的摻雜濃度可低于約5 X IO17個原子/平方厘米。摻雜濃度可低于約3X IO17個原子/平方厘米。第三雜質(zhì)區(qū)可位在晶體管的電流路徑。晶體管可為橫向雙擴(kuò)散金氧半導(dǎo)體(LDMOS)。本發(fā)明之再一個態(tài)樣為一種制造晶體管的方法，包括以下步驟把光刻膠鋪設(shè)于柵極上，該柵極包括形成于基板上之氧化層和形成于氧化層上之導(dǎo)電材料、使用光刻膠做為掩模，蝕刻柵極而移除部分導(dǎo)電材料，以及使用光刻膠與導(dǎo)電材料做為掩模，將雜質(zhì)區(qū)注入基板中，使雜質(zhì)區(qū)自行對準(zhǔn)柵極。實(shí)施方式可包括一或多個下列特征。氧化層可被形成為使得氧化層的第一側(cè)比氧化層的第二側(cè)薄。第一側(cè)的厚度可小于約100埃，第二側(cè)的厚度可為第一側(cè)的厚度的至少五倍。光刻膠的厚度可小于約O. 5微米(μ m)。注入雜質(zhì)區(qū)之步驟可包括以與基板之主要表面之夾角小于90度之角度，使用原子來轟擊基板。注入雜質(zhì)區(qū)之步驟可持續(xù)進(jìn)行，直到基板的摻雜濃度介于約I X IO13個原子/平方厘米至5 X IO18個原子/平方厘米之間為止。本發(fā)明之另一個態(tài)樣為一種制造晶體管的方法，包括以下步驟蝕刻柵極的第一 偵牝該柵極包括形成于基板上之氧化層和形成于氧化層上之導(dǎo)電材料，且該蝕刻步驟移除了導(dǎo)電材料的第一部分、將雜質(zhì)區(qū)注入基板中，使得雜質(zhì)區(qū)為自行對準(zhǔn)，以及蝕刻柵極的第二側(cè)而移除導(dǎo)電材料的第二部分。實(shí)施方式可包括一或多個下列特征。氧化層可被形成為使得氧化層的第一側(cè)比氧化層的第二側(cè)薄。第一側(cè)的厚度可小于約100埃，第二側(cè)的厚度可為第一側(cè)的厚度的至少五倍。注入雜質(zhì)區(qū)之步驟可包括以與基板之主要表面之夾角小于90度之角度，使用原子來轟擊基板。注入雜質(zhì)區(qū)之步驟可持續(xù)進(jìn)行，直到基板的摻雜濃度介于約I X IO13個原子/平方厘米至5 X IO18個原子/平方厘米之間為止。本發(fā)明之又一個態(tài)樣為一種制造晶體管的方法，包括以下步驟把第一光刻膠鋪設(shè)于柵極上，該柵極包括形成于基板上之氧化層和形成于氧化層上之導(dǎo)電材料、使用第一光刻膠做為掩模，蝕刻柵極的第一側(cè)而移除導(dǎo)電材料的第一部分、將雜質(zhì)區(qū)注入基板中，使得雜質(zhì)區(qū)為自行對準(zhǔn)、把第二光刻膠鋪設(shè)于柵極上，以及使用第二光刻膠做為掩模，蝕刻柵極的第二側(cè)而移除導(dǎo)電材料的第二部分。本發(fā)明之再一個態(tài)樣為一種制造集成電路的方法，包括以下步驟在基板上形成多個LDMOS晶體管，每一 LDMOS晶體管包括柵氧化層，該柵氧化層包含靠近LDMOS晶體管之源極側(cè)的第一側(cè)和靠近LDMOS晶體管之漏極側(cè)的第二側(cè)，第一側(cè)的厚度小于約100埃，第二側(cè)的厚度等于或大于125埃，以及在基板上形成多個互補(bǔ)式金氧半導(dǎo)體(CMOS)晶體管，其中每一 CMOS晶體管包括柵氧化層，且形成CMOS晶體管的柵氧化層之步驟系和形成LDMOS晶體管之柵氧化層的第一側(cè)之步驟同時進(jìn)行。實(shí)施方式可包括一或多個下列特征。CMOS晶體管的柵氧化層可被形成為和LDMOS晶體管之柵氧化層的第一側(cè)一樣厚。第二側(cè)的厚度可為第一側(cè)的厚度的至少五倍。第一側(cè)的厚度可為約70埃或以下，例如約35?；蛞韵?。形成多個LDMOS晶體管之步驟可包括沉積LDMOS柵極導(dǎo)體，形成多個CMOS晶體管之步驟可包括沉積CMOS柵極導(dǎo)體，且LDMOS柵極導(dǎo)體和CMOS柵極導(dǎo)體可同時沉積。LDMOS柵極導(dǎo)體和CMOS柵極導(dǎo)體可為多晶硅。CMOS柵極的柵氧化層可有實(shí)質(zhì)均勻的厚度。
一些實(shí)施方式可具備一或多個下列優(yōu)點(diǎn)。具小于約40埃之柵氧化物的晶體管可讓晶體管的導(dǎo)通電壓小于本征二極管的導(dǎo)通電壓。導(dǎo)通電壓小于本征二極管之導(dǎo)通電壓的晶體管可縮短晶體管的恢復(fù)時間?？s短恢復(fù)時間可提聞晶體管的效率，特別在聞切換速率下。在注入P-本體前把光刻膠鋪設(shè)于柵極上可提供額外保護(hù)層，以免雜質(zhì)不當(dāng)注入基板中。在注入P-本體前蝕穿多柵極第一時間、接著在注入P-本體后蝕穿多柵極第二時間可確保P-本體僅注入到晶體管的源極側(cè)、而非源極與漏極兩側(cè)。一或多個實(shí)施例的細(xì)節(jié)將配合附圖詳述于下。其它特征、態(tài)樣和優(yōu)點(diǎn)在參閱實(shí)施方式說明、圖式和權(quán)利要求后，將變得更清楚易動。


圖I為降壓轉(zhuǎn)換器的電路圖。圖2為降壓轉(zhuǎn)換器的簡化電路圖。圖3為繪示傳統(tǒng)降壓轉(zhuǎn)換器之空滯時間的曲線圖。圖4為LDMOS晶體管的示意圖。圖5A及圖5B為所述晶體管中的示例雜質(zhì)輪廓圖。圖6為晶體管之摻雜相對于距離晶體管表面之距離的曲線圖，其中晶體管具有厚度分別為35埃、70埃和125埃之薄柵氧化物。圖7A及圖7B圖為圖表和對應(yīng)曲線圖，圖表和對應(yīng)曲線圖顯示具厚度35埃之薄柵氧化物的晶體管特性。圖8A及圖8B圖為圖表和對應(yīng)曲線圖，其顯示具厚度70埃之薄柵氧化物的晶體管特性。圖9A及圖9B圖為圖表和對應(yīng)曲線圖，圖表和對應(yīng)曲線圖顯示具厚度125埃之薄柵氧化物的晶體管特性。圖10A至圖10K圖顯示形成晶體管的示例工藝。各圖中相同的元件符號和命名代表相仿的元件。
具體實(shí)施例方式當(dāng)晶體管用于切換調(diào)節(jié)器的同步整流時，空滯時間期間本征之內(nèi)接二極管充電的反向恢復(fù)及空滯時間期間之二極管導(dǎo)通將造成效率損失。使晶體管之導(dǎo)通電壓小于本征二極管之導(dǎo)通電壓的晶體管可減少寄生二極管相關(guān)的損失機(jī)制，進(jìn)而增進(jìn)切換調(diào)節(jié)器的效率。低臨限電壓可防止少數(shù)載子儲存。再者，空滯時間期間的導(dǎo)通損失將根據(jù)臨限電壓與二極管導(dǎo)通電壓之比例而減少。參照圖1，切換調(diào)節(jié)器10藉由輸入終端20耦接第一高直流(DC)輸入電壓源12，例如電池。切換調(diào)節(jié)器10亦藉由輸出終端24耦接負(fù)載14，例如集成電路。切換調(diào)節(jié)器10做為輸入終端20與輸出終端24間的DC/DC轉(zhuǎn)換器。切換調(diào)節(jié)器10包括切換電路16，切換電路16當(dāng)作電源開關(guān)，用以交替耦合及去耦合輸入終端20和中間終端22。切換電路16包括整流器，例如開關(guān)或二極管，用以耦合中間終端22和接地。明確地說，切換電路16可包括具有連接輸入終端20之源極與連接中間終端22之漏極的第一晶體管40 (稱為高側(cè)晶體管)及具有接地之源極與連接中間終端22之漏極的第二晶體管42(稱為低側(cè)晶體管或同步晶體管)。在一個實(shí)施方式中，第一晶體管40可為正溝道金氧半導(dǎo)體(PMOS)晶體管，第二晶體管42可為負(fù)溝道金氧半導(dǎo)體(NMOS)晶體管。在另一個實(shí)施方式中,第一晶體管40和第二晶體管42均可為NMOS晶體管。在又一個實(shí)施方式中，第一晶體管40可為PM0S、NM0S或 橫向雙擴(kuò)散金氧半導(dǎo)體(LDMOS)，第二晶體管42可為LDM0S。中間終端22藉由輸出濾波器26耦接輸出終端24。輸出濾波器26將中間終端22之矩形波形中間電壓轉(zhuǎn)換成輸出終端24之實(shí)質(zhì)DC輸出電壓。明確地說，在降壓轉(zhuǎn)換器布局中，輸出濾波器26包括連接于中間終端22與輸出終端24間的電感器44和并聯(lián)于負(fù)載14的電容器46。在高側(cè)導(dǎo)通期間，第一晶體管為關(guān)閉，源12則經(jīng)由第一晶體管40供應(yīng)負(fù)載14和電感器44能量。另一方面，在低側(cè)導(dǎo)通期間，第二晶體管42為關(guān)閉，且當(dāng)電感器44供應(yīng)能量時，電流流經(jīng)第二晶體管42。產(chǎn)生之輸出電壓V·系實(shí)質(zhì)DC電壓。切換調(diào)節(jié)器還包括控制器18、高側(cè)驅(qū)動器80和低側(cè)驅(qū)動器82，用以控制切換電路16的操作。第一控制線30連接高側(cè)晶體管40和高側(cè)驅(qū)動器80，第二控制線32連接低側(cè)晶體管42和低側(cè)驅(qū)動器82。高側(cè)和低側(cè)驅(qū)動器分別由控制線84、86連接至控制器18?？刂破?8促使切換電路16在高側(cè)與低側(cè)導(dǎo)通期間之間交替，以于中間終端22產(chǎn)生中間電壓V+1 ]，中間電壓具矩形波形?？刂破?8尚可包括反饋電路(未繪示)，該反饋電路測量輸出電壓和通過輸出終端的電流。雖然控制器18通常系脈寬調(diào)變器，但本發(fā)明亦可應(yīng)用到其它調(diào)變方案，例如脈頻調(diào)變。圖2繪示降壓轉(zhuǎn)換器200的簡化電路圖。降壓轉(zhuǎn)換器200包括高側(cè)晶體管202、低側(cè)晶體管204和電感器206。每一晶體管各自具有對應(yīng)之本征內(nèi)接二極管212、214。電壓(如12V)施加至高側(cè)晶體管202，且當(dāng)高側(cè)晶體管202為導(dǎo)通(on)時，電流將流過晶體管202和電感器206。反之，當(dāng)?shù)蛡?cè)晶體管204為導(dǎo)通時，電感器206將從接地處拉取電流。在降壓電路200正常操作下，調(diào)節(jié)器將于導(dǎo)通高側(cè)晶體管202與低側(cè)晶體管204間切換，使濾波器26的輸出產(chǎn)生預(yù)定電壓(Vf^約介于OV至Vf5入之間)。為增進(jìn)降壓轉(zhuǎn)換器200的效率，期望于低側(cè)晶體管204關(guān)閉時使高側(cè)晶體管202導(dǎo)通；且反之亦然。然為了避免晶體管202、204同時導(dǎo)通而造成貫通，以致產(chǎn)生顯著的效率損失及破壞晶體管，切換間需要一些停工時間。故在高側(cè)導(dǎo)通與低側(cè)導(dǎo)通期間會有短暫的時期(本征空滯時間^)讓二晶體管都是開路狀態(tài)。當(dāng)晶體管202、204均為關(guān)閉時，流經(jīng)電感器206的電流不會立即降為零?？珉姼衅鲀啥说碾妷合涤煞匠淌絀決定
V=L(di/dt)(方程式 I),其中V為電壓，L為電感，i為電感器中的電流。隨著電感器中的電流減少，將迫使電感器輸入端的電壓(即近似Vf5入)為負(fù)。當(dāng)此電壓達(dá)約-O. 7V時，低側(cè)內(nèi)接二極管214將達(dá)到該內(nèi)接二極管之臨限電壓而開始傳導(dǎo)電流至電感器。因此，在傳統(tǒng)降壓轉(zhuǎn)換器中，電流將行經(jīng)二極管214。當(dāng)電流流過低側(cè)二極管時，會造成一些效率損失。最顯著的損失系與反向恢復(fù)有關(guān)。反向恢復(fù)損失為相關(guān)于將順向?qū)ㄖO管從順向切換成反向偏壓的損失。反向恢復(fù)發(fā)生于高側(cè)晶體管開啟時。在高側(cè)晶體管開啟前，低側(cè)內(nèi)接二極管系順向偏壓，電感器則從接地處汲取電流通過二極管。在此狀態(tài)下，低側(cè)二極管的PN結(jié)呈導(dǎo)通，耗盡區(qū)會變窄成最小寬度，且電荷載子集結(jié)形成于二極管的PN結(jié)各側(cè)。當(dāng)高側(cè)晶體管開啟時，低側(cè)二極管從O. 7V之順向偏壓變成-12V之負(fù)偏壓 。然順向偏壓期間使PN結(jié)導(dǎo)通的相同電荷載子集結(jié)在負(fù)偏壓時將造成暫態(tài)電荷耗盡，因此低側(cè)二極管不會立即關(guān)閉。是以反向恢復(fù)損失為電流，該電流流過高側(cè)晶體管，以恢復(fù)反向偏壓電荷橫越低側(cè)之PN結(jié)的平衡。二極管恢復(fù)損失的總量取決于輸出電流、寄生電感和高側(cè)驅(qū)動能力。如圖3所示，總體空滯時間t包括本征空滯時間、和反向恢復(fù)時間ts。反向恢復(fù)時間ts可占很大的分率，例如大于晶體管空滯時間的25%。圖4為LDMOS晶體管400的截面示意圖,該截面示意圖例如可做為降壓轉(zhuǎn)換器中的晶體管，例如上述低側(cè)晶體管42。LDMOS晶體管400可制造于注入P型基板404之聞電壓η型井(HVW)402上。高電壓η-井注入一般系為深注入，且通常摻雜地比CMOS η-井更淺。LDMOS晶體管400包括漏極區(qū)406、源極區(qū)410和具階狀柵氧化層424之柵極412。漏極區(qū)406包括η型摻雜之η+區(qū)414和η型摻雜之淺漏極(ndd) 416。源極區(qū)包括η型摻雜之η+區(qū)418、ρ型摻雜之ρ+區(qū)420和ρ型摻雜之ρ-本體422。提供η-井402、η型摻雜之淺漏極416和η+區(qū)414、418的雜質(zhì)為第一種類型的摻雜材料，例如磷。η型摻雜之淺漏極416和η-井402的雜質(zhì)濃度比η+區(qū)414、418低。同樣地，提供ρ+區(qū)420和ρ-本體422的雜質(zhì)為第二種相反類型的摻雜材料，例如硼。P-本體422可自行對準(zhǔn)柵極412。換言之，柵極的源極側(cè)邊與P-本體的柵極側(cè)邊可實(shí)質(zhì)對準(zhǔn)(受注入影響，迫使P-本體422的一部分在柵極下面)。或者，P-本體422不必自行對準(zhǔn)柵極412。ρ-本體的最高摻雜濃度例如為I X IO17個原子/平方厘米至I X IO18個原子/平方厘米。再者，P-本體之頂表面422a的摻雜濃度可低于約5 X IO17個原子/平方厘米，例如低于3 X IO17個原子/平方厘米(如2 X IO17個原子/平方厘米)。圖5A及圖5B顯示示例之雜質(zhì)輪廓?；厮葜翀D4，氧化層424位于柵極412下方，且包括兩個部分薄部分424a與厚部分424b。薄部分424a比厚部分424b更靠近源極410，且與η+區(qū)418和ρ-本體422部分重迭。厚部分424b比薄部分424a更靠近漏極406,且與η+區(qū)414和淺漏極406部分重迭。如圖4所示，薄部分424a比厚部分424b薄。薄部分424a的厚度可小于100埃，例如小于40埃(如35埃)。反之，厚部分424b厚度可為薄部分424a厚度的至少五倍，例如至少10倍，如200埃至400埃。就LDMOS晶體管400而言，夠高的正電壓施加于柵極412 (稱為導(dǎo)通電壓(Vt))，將會把P-本體422之正空穴推離柵極412而形成耗盡層。如此將產(chǎn)生溝道供電子(η)在源極410與漏極406間流動(η-溝道)。改變柵極412與基板404間之電壓可調(diào)節(jié)η-溝道的電導(dǎo)率，因而可控制電流在漏極與源極間流動。氧化層424之薄部分424a結(jié)合上述ρ-本體輪廓會影響柵極和晶體管的導(dǎo)通電壓(Vt)0當(dāng)薄部分424a制作得更薄時，導(dǎo)通電壓會降低。另外，P-本體的濃度越低，導(dǎo)通電壓越小。藉由適當(dāng)選擇氧化層的薄部分厚度及降低P-本體的濃度，可使晶體管的導(dǎo)通電壓(Vt)小于本征二極管的導(dǎo)通電壓(Vbe)。例如，晶體管的導(dǎo)通電壓可小于O. 6V。有利的作法為，藉由使降壓轉(zhuǎn)換器之低側(cè)晶體管的Vt小于\e,晶體管可在空滯時間期間進(jìn)入第三象限傳導(dǎo)，促使電流行經(jīng)晶體管、而非內(nèi)接二極管。降低Vt使得電流行經(jīng)晶體管、而非內(nèi)接二極管，可消除反向恢復(fù)時間，進(jìn)而大幅增進(jìn)降壓轉(zhuǎn)換器的效率。此外，因無需對反向?qū)ㄆ陂g于內(nèi)接二極管上形成反向恢復(fù)電荷的少數(shù)載子放電，故可節(jié)省功率。然若晶體管的導(dǎo)通電壓太低，則切換高側(cè)晶體管與低側(cè)晶體 管所引起的振鈴效應(yīng)(ringing)將會無意地啟動?xùn)艠O。因此，可權(quán)衡薄部分的厚度和p_本體的濃度，使晶體管的導(dǎo)通電壓介于O. 4V至O. 5V之間。圖6為凈摻雜相對于從P-本體之頂表面422a至ρ-本體內(nèi)之距離(沿著圖5的線502)的示例曲線圖。在圖6之示例實(shí)施例中，35埃之薄氧化層需要約2Χ1017個原子/平方厘米之表面摻雜濃度。70埃之薄氧化層需要約5Χ IO16個原子/平方厘米之表面摻雜濃度。再者，125埃之薄氧化層需要低于I X IO16個原子/平方厘米之表面摻雜濃度。故薄氧化層越薄，為達(dá)Vt (Vt小于V1J的最高摻雜濃度越高。如圖7Α至圖8Β之示例實(shí)施例所示，在具薄氧化物(如小于100埃，例如35埃(圖7Α至圖7Β)或70埃(圖8Α至圖8Β))與適當(dāng)ρ_本體濃度的器件中，通過晶體管之電流
(IS)遠(yuǎn)比通過二極管之電流(IB)大。另外，若施加電壓為約O. 4V至O. 8V，則無電流行經(jīng)二極管。然參照圖9Α及圖9Β，若薄氧化物厚度增至100埃以上(如125埃)，則只有小很多的電壓范圍可用，例如O. 65V至O. 8V，其中無電流行經(jīng)二極管。再者，需要更多摻雜步驟才能獲得所需P-本體濃度。改變低側(cè)晶體管的Vt需額外的半導(dǎo)體處理步驟。為達(dá)到約O. 4V之Vt，將晶體管制作成使柵極下方之氧化物在接觸晶體管之源極處比接觸晶體管之漏極處薄系有益的，此乃因氧化物越薄，特定表面摻雜的Vt越低。然薄氧化物不適合柵極的漏極側(cè)，因如此有損晶體管的擊穿電壓(BVDSS)。故其必須塑形成漏極側(cè)比源極側(cè)厚的“階梯”。參照圖10A，制造晶體管的工藝始于形成氧化層424于硅層110上。參照圖10B，氧化層經(jīng)圖案化而定義柵氧化物區(qū)。此外，階梯902形成于氧化層424中而產(chǎn)生薄氧化物部分424a和厚氧化物部分424b。薄氧化物部分424a位于柵極的源極偵牝而厚氧化物部分424b位于柵極的漏極側(cè)。階梯902可于圖案化氧化層之前或之后形成。薄氧化物部分424a亦可同時沉積在基板上之任何CMOS器件上，例如利用單一掩模。在一些實(shí)施方式中，氧化物中的階梯902可藉由以下方法而形成生長薄氧化層、遮蔽厚部分之期望所在位置以外的基板(包括薄部分424a)，以及如利用化學(xué)氣相沉積來沉積未遮蔽區(qū)之其余氧化物以形成厚部分424b。在其它實(shí)施方式中，階梯902可藉由以下方法而形成生長厚氧化層、遮蔽薄部分之期望所在位置以外的基板(包括厚部分424b)、蝕刻氧化層之露出的部分至下達(dá)硅層，以及如利用蝕刻步驟所用之相同掩模，在蝕刻移除的區(qū)域生長薄氧化層424a。在任一工藝中，接著可移除掩模。參照圖10C，柵極導(dǎo)體102 (如多晶硅層)鋪設(shè)在氧化層424上。視基礎(chǔ)工藝技術(shù)節(jié)點(diǎn)而定，柵極導(dǎo)體(如多晶硅層)的厚度可為約0.2至0.5微米(μπι)。柵極導(dǎo)體102亦可同時沉積在基板上之任何CMOS器件上，例如利用單一掩模。參照圖10D，光刻膠104例如利用旋轉(zhuǎn)涂布以沉積在柵極導(dǎo)體102上，且經(jīng)圖案化而露出至少晶體管的源極側(cè)。光刻膠厚度可大于O. 5 μ m。視情況而定，也可露出源極側(cè)120的部分柵極導(dǎo)體102。參照圖10E，接著使用光刻膠104做為掩模，例如利用干等離子蝕刻，藉由蝕刻來移除柵極導(dǎo)體102在晶體管之源極側(cè)120所露出的部分。蝕刻期間，光刻膠104可當(dāng)作掩模。參照圖10F，結(jié)合使用光刻膠104與剩余柵極導(dǎo)體102做為掩模，注入p_本體422。 P-本體422系以注入原子轟擊氧化物424a的表面而注入。注入可以傾斜于氧化物424a之主要表面的角度進(jìn)行(如箭頭108所示)。由于使用柵極導(dǎo)體102和光刻膠104做為掩模，故形成之P-本體422可自行對準(zhǔn)柵極，特別系柵極導(dǎo)體的源極側(cè)。參照圖10G，接著剝除表面的光刻膠層104。參照圖10H，新光刻膠層124例如利用旋轉(zhuǎn)涂布而鋪設(shè)在露出表面(包括源極側(cè)120露出之部分氧化層424a)，然后蝕刻源極側(cè)120的柵極導(dǎo)體102。光刻膠層104經(jīng)圖案化而露出至少晶體管的漏極側(cè)。視情況而定，也可露出漏極側(cè)122的部分柵極導(dǎo)體102。參照圖101，接著使用光刻膠124做為掩模，例如利用干等離子蝕刻，藉由蝕刻來移除柵極導(dǎo)體在漏極側(cè)122露出的部分。光刻膠124亦可用于蝕刻工藝期間保護(hù)源極側(cè)120的注入ρ-本體。參照圖10J，結(jié)合使用光刻膠124與剩余柵極導(dǎo)體102做為掩模，注入NDD415。由于使用柵極導(dǎo)體102和光刻膠124做為掩模，故NDD 415可自行對準(zhǔn)柵極，特別系柵極導(dǎo)體的漏極側(cè)。參照圖10K，接著移除光刻膠124。ρ+區(qū)420和η+區(qū)414、418可利用習(xí)知注入工藝注入，例如在已注入ρ_本體422和NDD 415后進(jìn)行。雖然圖IOA至圖IOG系以制造單一柵極為例說明，但其也可同時制造多個柵極或分散式晶體管之柵極。藉由在P-本體注入期間將光刻膠層置于多柵極上，可形成自行對準(zhǔn)之P-本體。再者，使用光刻膠可保護(hù)基板的其余部分遠(yuǎn)離注入工藝引入的雜質(zhì)。另外，藉由在注入工藝前后采行兩個個別的蝕刻步驟，可于基板之源極側(cè)形成單一的自行對準(zhǔn)之P-本體。本發(fā)明已以特定實(shí)施例揭露如上。其它實(shí)施例亦落在后附權(quán)利要求所界定之保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種晶體管，該晶體管至少包含 一源極區(qū)，包括注入一基板之一第一雜質(zhì)區(qū)； 一漏極區(qū)，包括注入該基板之一第二雜質(zhì)區(qū)；以及 一柵極，包括形成于該基板上之一氧化層和形成于該氧化層上之一導(dǎo)電材料，該氧化層包含一第一側(cè)和一第二側(cè)，該第一側(cè)形成在該第一雜質(zhì)區(qū)的一部分上，該第二側(cè)形成在該第二雜質(zhì)區(qū)的一部分上，該第一側(cè)的一厚度小于約100 ±矣(人)，該第二側(cè)的一厚度等于或大于125埃。
2.如權(quán)利要求第I項(xiàng)之晶體管，其中該第二側(cè)的該厚度系該第一側(cè)的該厚度的至少五倍。
3.如權(quán)利要求第I項(xiàng)之晶體管，其中該第一側(cè)的該厚度為約70?；蛞韵?。
4.如權(quán)利要求第3項(xiàng)之晶體管，其中該第一側(cè)的該厚度為約35?；蛞韵隆?br> 5.如權(quán)利要求第I項(xiàng)之晶體管，其中該源極更包括一第三雜質(zhì)區(qū)，該第三雜質(zhì)區(qū)為自行對準(zhǔn)。
6.如權(quán)利要求第5項(xiàng)之晶體管，其中該第三雜質(zhì)區(qū)的一最高摻雜濃度為約IXlO17個原子/平方厘米至IXIO18個原子/平方厘米。
7.如權(quán)利要求第5項(xiàng)之晶體管，其中鄰接該氧化層之該第三雜質(zhì)區(qū)的一表面的一摻雜濃度系低于約5 X IO17個原子/平方厘米。
8.如權(quán)利要求第7項(xiàng)之晶體管，其中該摻雜濃度系低于約3X IO17個原子/平方厘米。
9.如權(quán)利要求第5項(xiàng)之晶體管，其中該第三雜質(zhì)區(qū)系位在該晶體管的一電流路徑。
10.如權(quán)利要求第I項(xiàng)之晶體管，其中該第二側(cè)的一厚度為約120埃至800埃。
11.如權(quán)利要求第10項(xiàng)之晶體管，其中該第二側(cè)的一厚度為約200埃至400埃。
12.如權(quán)利要求第I項(xiàng)之晶體管，其中該晶體管系一橫向雙擴(kuò)散金氧半導(dǎo)體(LDMOS)。
13.一種晶體管，該晶體管至少包含 一源極區(qū)，包括注入一基板之一第一雜質(zhì)區(qū)； 一漏極區(qū)，包括注入該基板之一第二雜質(zhì)區(qū)；以及 一柵極，包括形成于該基板上之一氧化層和形成于該氧化層上之一導(dǎo)電材料，該氧化層包含一第一側(cè)和一第二側(cè)，該第一側(cè)形成在該第一雜質(zhì)區(qū)的一部分上，且該第二側(cè)形成在該第二雜質(zhì)區(qū)的一部分上，該第一側(cè)具有使該晶體管之一導(dǎo)通電壓小于0.6伏特(V)的一厚度。
14.如權(quán)利要求第13項(xiàng)之晶體管，其中該晶體管的該導(dǎo)通電壓為0.4至0.5V。
15.如權(quán)利要求第13項(xiàng)之晶體管，其中該源極更包括一第三雜質(zhì)區(qū)，該第三雜質(zhì)區(qū)為自行對準(zhǔn)。
16.如權(quán)利要求第15項(xiàng)之晶體管，其中該第三雜質(zhì)區(qū)的一最高摻雜濃度為約IX IO17個原子/平方厘米至I X IO18個原子/平方厘米。
17.如權(quán)利要求第15項(xiàng)之晶體管，其中鄰接該氧化層之該第三雜質(zhì)區(qū)的一表面的一摻雜濃度系低于約5 X IO17個原子/平方厘米。
18.如權(quán)利要求第17項(xiàng)之晶體管，其中該摻雜濃度系低于約3XIO17個原子/平方厘米。
19.如權(quán)利要求第15項(xiàng)之晶體管，其中該第三雜質(zhì)區(qū)系位在該晶體管的一電流路徑。
20.如權(quán)利要求第13項(xiàng)之晶體管，其中該晶體管系一橫向雙擴(kuò)散金氧半導(dǎo)體(LDMOS)。
21.一種晶體管，該晶體管至少包含 一源極區(qū)，包括注入一基板之一第一雜質(zhì)區(qū)； 一漏極區(qū)，包括注入該基板之一第二雜質(zhì)區(qū)； 一本征二極管；以及 一柵極，包括形成于該基板上之一氧化層和形成于該氧化層上之一導(dǎo)電材料，該氧化層包含一第一側(cè)和一第二側(cè)，該第一側(cè)形成在該第一雜質(zhì)區(qū)的一部分上，且該第二側(cè)形成在該第二雜質(zhì)區(qū)的一部分上，該第一側(cè)具有使該晶體管之一導(dǎo)通電壓小于該本征二極管之一導(dǎo)通電壓的一厚度。
22.如權(quán)利要求第21項(xiàng)之晶體管，其中該晶體管的該導(dǎo)通電壓為0.4至0. 6V。
23.如權(quán)利要求第21項(xiàng)之晶體管，其中該源極更包括一第三雜質(zhì)區(qū)，該第三雜質(zhì)區(qū)為自行對準(zhǔn)。
24.如權(quán)利要求第23項(xiàng)之晶體管，其中該第三雜質(zhì)區(qū)的一最高摻雜濃度為約IXIO17個原子/平方厘米至I X IO18個原子/平方厘米。
25.如權(quán)利要求第23項(xiàng)之晶體管，其中鄰接該氧化層之該第三雜質(zhì)區(qū)的一表面的一摻雜濃度系低于約5 X IO17個原子/平方厘米。
26.如權(quán)利要求第25項(xiàng)之晶體管，其中該摻雜濃度系低于約3XIO17個原子/平方厘米。
27.如權(quán)利要求第25項(xiàng)之晶體管，其中該第三雜質(zhì)區(qū)系位在該晶體管的一電流路徑。
28.如權(quán)利要求第23項(xiàng)之晶體管，其中該晶體管系一橫向雙擴(kuò)散金氧半導(dǎo)體(LDMOS)。
全文摘要
一種晶體管，該晶體管包含包括注入基板之第一雜質(zhì)區(qū)的源極區(qū)、包括注入基板之第二雜質(zhì)區(qū)的漏極區(qū)，以及包括形成于基板上之氧化層和形成于氧化層上之導(dǎo)電材料的柵極，氧化層包含第一側(cè)和第二側(cè)，第一側(cè)形成在第一雜質(zhì)區(qū)的一部分上，第二側(cè)形成在第二雜質(zhì)區(qū)的一部分上，第一側(cè)的厚度小于約100埃，第二側(cè)的厚度等于或大于125埃。
文檔編號H01L29/78GK102859700SQ201180020578
公開日2013年1月2日 申請日期2011年3月25日 優(yōu)先權(quán)日2010年3月30日
發(fā)明者馬可·A·蘇尼加 申請人:沃特拉半導(dǎo)體公司