專利名稱：1t-dram單元結(jié)構(gòu)及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種DRAM結(jié)構(gòu)及其制備方法，尤其涉及一種IT-DRAM單元結(jié)構(gòu)及其制
備方法。
背景技術(shù)：
隨著半導(dǎo)體集成電路器件特征尺寸的不斷縮小，傳統(tǒng)IT (單晶體管)embedded DRAM (隨機存儲器)單元為了獲得足夠的存儲電容量(一般要求30fF/ce 11)，其電容制備工藝(stack capacitor或者de印-trench capacitor)將越來越復(fù)雜，并且與邏輯器件工藝兼容性越來越差。因此，與邏輯器件兼容性良好的無電容DRAM (Capacitorless DRAM)將在 VLSI中高性能embedded DRAM領(lǐng)域具有良好發(fā)展前景。其中IT-DRAM (one transistor dynamic random access memory)因其cell size只有4F2]fli成為目前Capacitorless DRAM 的研究熱點。IT-DRAM—般為一個SOI浮體(floating body)晶體管，當(dāng)對其體區(qū)充電，即體區(qū)孔穴的積累來完成寫“1”，這時由于體區(qū)孔穴積累而造成襯底效應(yīng)，導(dǎo)致晶體管的閾值電壓降低。當(dāng)對其體區(qū)放電，即通過體漏PN結(jié)正偏將其體區(qū)積累的孔穴放掉來完成寫“0”， 這時襯底效應(yīng)消失，閾值電壓恢復(fù)正常。開啟電流增大。而讀操作是讀取該晶體管開啟狀態(tài)時的源漏電流，由于“1”和“0”狀態(tài)的閾值電壓不同，兩者源漏電流也不一樣，當(dāng)較大時即表示讀出的是“1”，而較小時即表示讀出的是“0”。(Ohsawa, T. ； et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002， Volume: 37 Issue:11 ， page: 1510 - 1522)。目前，研究得最多的IT-DRAM是基于SOI (Silicon-on-Insulator)的結(jié)構(gòu)，由于埋氧層的存在，可以有效實現(xiàn)體區(qū)孔穴積累，增大了讀“0”和讀“1”之間輸出電流差額，即增大了信號裕度(margin)。但基于SOI結(jié)構(gòu)的IT-DRAM主要存在以下三方面問題1、體區(qū)電勢受體區(qū)與源和漏的孔穴勢壘限制，由于常規(guī)硅半導(dǎo)體禁帶寬度有限，體電勢的變化受到限制，閾值電壓的變化較小(一般只有0. 3V左右)，這使得讀出的信號電流較小。2、自加熱效應(yīng)，由于Si02的熱導(dǎo)率遠(yuǎn)低于Si的熱導(dǎo)率，這種浮體式(Floating Body)的IT-DRAM 器件存在不易散熱的問題，嚴(yán)重時會導(dǎo)致器件失效。3、碰撞電離受體漏勢壘控制，應(yīng)采用比常規(guī)硅半導(dǎo)體禁帶寬度更窄的半導(dǎo)體作為漏區(qū)，以增大碰撞電離效應(yīng)，增大體區(qū)孔穴產(chǎn)生速率，增大IT-DRAM單元的讀寫速率。目前，另一種研究得較多的IT-DRAM是基于Nwell埋層的結(jié)構(gòu)1T-DRAM，它不再使用SOI襯底，而使用體硅襯底，在體硅襯底中制備Nwell埋層，這樣有效克服了自加熱效應(yīng)。 但這種結(jié)構(gòu)還存在如下問題l、Nwell埋層需要引出接正電壓，以使IT-DRAM的P型體區(qū)和 Nwell埋層所存在的PN結(jié)反偏，但如果正電壓過高，又會造成Nwell埋層和源漏區(qū)域的N+ 連通，造成IT-DRAM器件失效。2、由于體區(qū)孔穴積累在對襯底一邊是依靠一個反偏的PN結(jié)來抑制孔穴流失，而PN結(jié)存在反偏漏電流，這種孔穴流失抑制效果不如SOI結(jié)構(gòu)來得好，從而減小了 retention time。3、同基于SOI的1T-DRAM結(jié)構(gòu)一樣，體區(qū)電勢受體區(qū)與源和漏的孔穴勢壘限制，由于常規(guī)硅半導(dǎo)體禁帶寬度有限，體電勢的變化受到限制，閾值電壓的變化較小(一般只有0.3V左右)，這使得讀出的信號電流較小。4、同基于SOI的IT-DRAM結(jié)構(gòu)一樣，碰撞電離受體漏勢壘控制，應(yīng)采用比常規(guī)硅半導(dǎo)體禁帶寬度更窄的半導(dǎo)體作為漏區(qū)， 以增大碰撞電離效應(yīng)，增大體區(qū)孔穴產(chǎn)生速率，增大IT-DRAM單元的讀寫速率。

發(fā)明內(nèi)容
為解決上述現(xiàn)有技術(shù)中的問題，本發(fā)明提供了一種IT-DRAM單元結(jié)構(gòu)，包括硅襯底、空洞層、P型硅層、柵極和源漏區(qū)，P型硅設(shè)于空洞層和柵極之間，空洞層設(shè)于硅襯底和P型硅之間，空洞層通過與柵極的自對準(zhǔn)設(shè)于P型硅之下，IT-DRAM單元的源漏區(qū)為N+ 型-SinCx 層，其中 χ 為 0. 001—0. 1。在本發(fā)明的一個較佳實施方式中，硅襯底為P型硅襯底。在本發(fā)明的一個較佳實施方式中，所述硅襯底與所述IT-DRAM單元的源漏區(qū)連接。本發(fā)明還提供了一種制備IT-DRAM單元結(jié)構(gòu)的方法，步驟包括 步驟a、于硅襯底上形成一化合物半導(dǎo)體層；
步驟b、于所述化合物半導(dǎo)體層上形成P型硅層，所述硅襯底、化合物半導(dǎo)體層、P型硅層組成第一復(fù)合結(jié)構(gòu)；
步驟C、于所述第一復(fù)合結(jié)構(gòu)上形成用于隔離有源區(qū)的淺溝槽隔離結(jié)構(gòu)； 步驟d、于所述有源區(qū)中之預(yù)定位置形成P溝道預(yù)制備區(qū)域及其上之NMOS器件柵極，并形成所述NMOS器件柵極側(cè)壁之側(cè)墻隔離層，并以上述結(jié)構(gòu)同第一復(fù)合結(jié)構(gòu)組成第二復(fù)合結(jié)構(gòu)；
步驟e、于所述第二復(fù)合結(jié)構(gòu)上形成一掩膜層，并于所述掩膜層上形成圖案窗口以暴露所述P溝道預(yù)制備區(qū)域及其上之NMOS器件柵極；
步驟f、利用所述圖案化掩膜層去除所述P溝道預(yù)制備區(qū)域中預(yù)定用于形成源漏區(qū)域部分中的物質(zhì)，直至所述第一復(fù)合結(jié)構(gòu)上的所述化合物半導(dǎo)體層被部分去除為止，以形成初始P溝道及其所屬之源漏預(yù)制備區(qū)域，并去除所述圖案化掩膜層；
步驟g、去除所述初始P溝道及其所屬源漏預(yù)制備區(qū)域下方屬于第一復(fù)合結(jié)構(gòu)的化合物半導(dǎo)體層以形成空洞狀腔體；
步驟h、形成一氧化層，使所述氧化層覆蓋所述空洞狀腔體內(nèi)表面以及所述第一復(fù)合結(jié)構(gòu)表面；
步驟i、于所述第二復(fù)合結(jié)構(gòu)表面形成一掩膜層，于所述掩膜層上形成圖案窗口以暴露所述NMOS器件柵極、初始P溝道所屬之源漏預(yù)制備區(qū)域以及所述圖案窗口緊鄰的淺溝槽隔離結(jié)構(gòu)之部分；
步驟j、利用所述圖案化掩膜層去除所述初始P溝道兩側(cè)以及所述初始P溝道所屬源漏預(yù)制備區(qū)域下方的氧化層，并去除所述圖案化掩膜層；
步驟k、于所述初始P溝道所屬之源漏預(yù)制備區(qū)域內(nèi)形成SipxCx層，其中χ為0. 001-0. 1，使所述SigCx層由所述初始P溝道下方兩側(cè)分別部分延伸進(jìn)入所述空洞狀腔體，形成所述初始P溝道下方之空洞層，同時直接摻雜N+型離子，并進(jìn)行退火工藝。在本發(fā)明的另一較佳實施方式中，所述步驟a中所述化合物半導(dǎo)體層為鍺硅層。本發(fā)明的IT-DRAM單元結(jié)構(gòu)有效的克服了 SOI器件的自加熱效應(yīng)，增大IT-DRAM
4的保持時間，增大IT-DRAM單元的讀寫速率。同時制備方法工藝制程不會對溝道區(qū)硅層質(zhì)量產(chǎn)生影響，工藝簡單，與傳統(tǒng)體硅CMOS技術(shù)完全兼容并兼具SOI的優(yōu)點。


圖1是本發(fā)明實施例的IT-DRAM單元結(jié)構(gòu)的結(jié)構(gòu)示意圖2是本發(fā)明實施例的制備方法步驟a和步驟b完成后的狀態(tài)結(jié)構(gòu)示意圖； 圖3是本發(fā)明實施例的制備方法步驟c完成后的狀態(tài)結(jié)構(gòu)示意圖； 圖4是本發(fā)明實施例的制備方法步驟d完成后的狀態(tài)結(jié)構(gòu)示意圖； 圖5是本發(fā)明實施例的制備方法步驟e完成后的狀態(tài)結(jié)構(gòu)示意圖； 圖6是本發(fā)明實施例的制備方法步驟f完成后的狀態(tài)結(jié)構(gòu)示意圖； 圖7是本發(fā)明實施例的制備方法步驟g和步驟h完成后的狀態(tài)結(jié)構(gòu)示意圖； 圖8是本發(fā)明實施例的制備方法步驟i和步驟j完成后的狀態(tài)結(jié)構(gòu)示意圖； 圖9是本發(fā)明實施例的制備方法步驟k完成后的狀態(tài)結(jié)構(gòu)示意圖。
具體實施例方式如圖1中所示的本發(fā)明的IT-DRAM單元結(jié)構(gòu)，包括硅襯底1、空洞層71、P型硅層 3、柵極5和源漏區(qū)(61、62)?？斩磳?1設(shè)于硅襯底1和P型硅3之間，P型硅3設(shè)于空洞層71和柵極5之間。柵極的源漏區(qū)(61、62)為N+-SigCx層，其中χ為0. 001 — 0. 1。為了增大孔穴勢壘，從理論上講，如果用比硅的禁帶更寬的能帶工程材料就可以實現(xiàn)。同時，為了不影響NMOS的閾值電壓，該寬禁帶材料的導(dǎo)帶需要和硅的相同或相近，即只需要價帶比硅來得低。碳化硅就具有這個特性，它的禁帶比硅寬，導(dǎo)帶和硅基本相等，而價帶低于硅，通過調(diào)節(jié)SiCx中Si和C的化學(xué)摩爾比(即χ值)，碳化硅的價帶小于硅的價帶約OeV 0. 5eV之間。在本發(fā)明中，由于利用了碳化硅作為源漏區(qū)、溝道下存在空洞層，具有以下的效果
1、由于溝道下空洞層的存在，與基于SOI的IT-DRAM單元結(jié)構(gòu)具有同樣的孔穴積累效果，同時由于源漏端與襯底相連，有效克服了 SOI器件的自加熱效應(yīng)。2、由于N+源漏結(jié)構(gòu)直接通過摻雜形成，有效擴大了 IT-DRAM的柵極下方空穴存儲空間，可以有效增大IT-DRAM的保持時間(retention time)。3、使柵極下孔穴存儲區(qū)域與P型硅襯底通過N+源漏區(qū)域完全隔斷，有效防止孔穴通過空洞層側(cè)面流失。4、由于采用寬禁帶SiC作為源區(qū)，有效增大了孔穴勢壘，從而有效增大IT-DRAM單元的體電勢的變化范圍，進(jìn)而有效增大其閾值電壓的變化范圍，使得讀出的信號電流變大， 即增大了信號裕度(margin)。同時，由于增大了體區(qū)與源區(qū)之間的孔穴勢壘，有效減小了體區(qū)與源區(qū)之間的漏電流，增大了 IT-DRAM的retention time。本發(fā)明的IT-DRAM單元結(jié)構(gòu)有效的克服了 SOI器件的自加熱效應(yīng)，增大IT-DRAM 的保持時間，增大IT-DRAM單元的讀寫速率。本發(fā)明的實施例的制備IT-DRAM單元結(jié)構(gòu)的方法包括以下步驟
如圖2所示，步驟a于硅襯底上形成一化合物半導(dǎo)體層，此處硅襯底是P型硅襯底1，化合物半導(dǎo)體層是鍺硅層2，鍺硅層2的厚度>10nm ；步驟b在鍺硅層2上外延生長一層>10nm 的P型硅3，P型硅襯底1與鍺硅層2和P型硅層3組成第一復(fù)合結(jié)構(gòu)11。如圖3所示，步驟c于第一復(fù)合結(jié)構(gòu)11上形成用于隔離有源區(qū)的淺溝槽隔離結(jié)構(gòu) 4。如圖4所示，步驟d于有源區(qū)中之預(yù)定位置分別形成P溝道預(yù)制備區(qū)域53及其上之NMOS器件柵極55，并形成NMOS器件柵極55側(cè)壁之側(cè)墻隔離層，并以上述結(jié)構(gòu)同第一復(fù)合結(jié)構(gòu)11組成第二復(fù)合結(jié)構(gòu)12。如圖5所示，步驟e于第二復(fù)合結(jié)構(gòu)12上形成一掩膜層91，并于掩膜層91上形成圖案窗口以暴露P溝道預(yù)制備區(qū)域53及其上之NMOS器件柵極55，此步驟可以采用I3R MASK (光阻材料掩膜)或者Hard MASK (硬掩膜)，因為頂層硅較薄，可以使用I3R MASK，當(dāng)然也可以采用獲得等同效果的其他方法，優(yōu)選的方案是使用光刻膠作為充當(dāng)掩膜的光阻材料。如圖5、圖6所示，步驟f利用步驟e中形成的圖案化掩膜層去除P溝道預(yù)制備區(qū)域53中預(yù)定用于形成源漏區(qū)域部分中的物質(zhì)，直至第一復(fù)合結(jié)構(gòu)11上的鍺硅層2被部分去除為止，以形成初始P溝道57及所屬之源漏預(yù)制備區(qū)域61、62，并去除步驟e中形成的圖案化掩膜層91，此處可采用DRY ETCH (干法刻蝕)進(jìn)行去除，當(dāng)然也可以采用獲得等同效果的其他刻蝕方法。如圖7所示，步驟g去除初始P溝道57及所屬源漏預(yù)制備區(qū)域61、62下方屬于第一復(fù)合結(jié)構(gòu)11的鍺硅層2以形成空洞狀腔體7，此處可采用600 800°C的H2和HCL混合氣體，利用次常壓化學(xué)氣相刻蝕法進(jìn)行選擇性刻蝕，其中HCL的分壓大于300ΤΟΠ·，當(dāng)然也可以采用獲得等同效果的其他選擇性刻蝕技術(shù)；步驟h形成一氧化層8，使氧化層8覆蓋空洞狀腔體7內(nèi)表面以及第一復(fù)合結(jié)構(gòu)11表面，氧化層8的作用是阻止后續(xù)制程中P型硅外延時在空洞狀腔體7中外延；此處可采用熱氧化或者化學(xué)汽相淀積法來形成氧化膜，當(dāng)然也可以采用獲得等同效果的其他方法。如圖7、圖8所示，步驟i于第二復(fù)合結(jié)構(gòu)12表面形成一掩膜層92，于掩膜層92 上形成圖案窗口以暴露NMOS器件柵極55、初始P溝道57所屬之源漏預(yù)制備區(qū)域61、62以及圖案窗口緊鄰的淺溝槽隔離結(jié)構(gòu)4之部分，此處掩膜層92為掩膜層為光阻材料掩膜層或者硬掩膜層，用于在掩膜層92上形成圖案窗口的方法是光刻，所利用的光刻版與步驟e 中用于形成圖案窗口所利用的光刻版相同，并且步驟i中所形成的圖案窗口尺寸大于步驟 e所形成的圖案窗口的尺寸。步驟j利用圖案化掩膜層92去除初始P溝道57兩側(cè)以及初始P溝道57所屬源漏預(yù)制備區(qū)域61、62下方的氧化層，并去除圖案化掩膜層92，此處采用 PLASMA ETCH (等離子刻蝕)技術(shù)，當(dāng)然也可以采用獲得等同效果的其他刻蝕技術(shù)。如圖9所示，步驟k于初始P溝道57所屬之源漏預(yù)制備區(qū)域61、62內(nèi)形成SipxCx 層101，其中X為0. 001—0. 1，使SigCx層101由初始P溝道57下方兩側(cè)分別部分延伸進(jìn)入空洞狀腔體，形成初始P溝道57下方之空洞層71，當(dāng)SipxCx層101厚度達(dá)到空洞狀腔體的厚度后，空洞狀腔體被封閉，101將不再側(cè)向進(jìn)入空洞狀腔體，從而有效形成完全自對準(zhǔn)的空洞層71 ；此處形成SigCx層可使用IN SITU (原位)外延和ETCH BACK (回刻) 技術(shù)，也就是SEG (Selective Epitaxial Growth，選擇性外延生長)技術(shù)，以使SigCx層 101僅在源漏預(yù)制備區(qū)域61、62生長，當(dāng)然也可以采用獲得等同效果的其他外延方法。同時直接摻雜N+型源漏摻雜離子，并進(jìn)行退火工藝。
后續(xù)工藝同傳統(tǒng)CMOS工藝，將源極接地，漏極接Bit Line，柵極接Word Line，形成一個IT-DRAM單元結(jié)構(gòu)，
以上制備方法工藝制程不會對溝道區(qū)硅層質(zhì)量產(chǎn)生影響，工藝簡單，與傳統(tǒng)體硅CMOS 技術(shù)完全兼容并兼具SOI的優(yōu)點。以上對本發(fā)明的具體實施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實施例。對于本領(lǐng)域技術(shù)人員而言，任何對本發(fā)明進(jìn)行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種IT-DRAM單元結(jié)構(gòu)，其特征在于，包括硅襯底、空洞層、P型硅層、柵極和源漏區(qū)， 所述P型硅設(shè)于空洞層和柵極之間，所述空洞層設(shè)于硅襯底和P型硅之間，所述空洞層通過與柵極的自對準(zhǔn)設(shè)于所述P型硅之下，所述源漏區(qū)為N+型-SigCx層，其中χ為0. 001-0. 1。
2.如權(quán)利要求1中所述的IT-DRAM單元結(jié)構(gòu)，其特征在于，所述硅襯底為P型硅襯底。
3.如權(quán)利要求1中所述的IT-DRAM單元結(jié)構(gòu)，其特征在于，所述硅襯底與所述源漏區(qū)連接。
4.制備如權(quán)利要求1所述的IT-DRAM單元結(jié)構(gòu)的方法，其特征在于，步驟包括 步驟a、于硅襯底上形成一化合物半導(dǎo)體層；步驟b、于所述化合物半導(dǎo)體層上形成P型硅層，所述硅襯底、化合物半導(dǎo)體層、P型硅層組成第一復(fù)合結(jié)構(gòu)；步驟c、于所述第一復(fù)合結(jié)構(gòu)上形成用于隔離有源區(qū)的淺溝槽隔離結(jié)構(gòu)； 步驟d、于所述有源區(qū)中之預(yù)定位置形成P溝道預(yù)制備區(qū)域及其上之柵極，并形成所述柵極側(cè)壁之側(cè)墻隔離層，并以上述結(jié)構(gòu)同第一復(fù)合結(jié)構(gòu)組成第二復(fù)合結(jié)構(gòu)；步驟e、于所述第二復(fù)合結(jié)構(gòu)上形成一掩膜層，并于所述掩膜層上形成圖案窗口以暴露所述P溝道預(yù)制備區(qū)域及其上之柵極；步驟f、利用所述圖案化掩膜層去除所述P溝道預(yù)制備區(qū)域中預(yù)定用于形成源漏區(qū)域部分中的物質(zhì)，直至所述第一復(fù)合結(jié)構(gòu)上的所述化合物半導(dǎo)體層被部分去除為止，以形成初始P溝道及其所屬之源漏預(yù)制備區(qū)域，并去除所述圖案化掩膜層；步驟g、去除所述初始P溝道及其所屬源漏預(yù)制備區(qū)域下方屬于第一復(fù)合結(jié)構(gòu)的化合物半導(dǎo)體層以形成空洞狀腔體；步驟h、形成一氧化層，使所述氧化層覆蓋所述空洞狀腔體內(nèi)表面以及所述第一復(fù)合結(jié)構(gòu)表面；步驟i、于所述第二復(fù)合結(jié)構(gòu)表面形成一掩膜層，于所述掩膜層上形成圖案窗口以暴露所述柵極、初始P溝道所屬之源漏預(yù)制備區(qū)域以及所述圖案窗口緊鄰的淺溝槽隔離結(jié)構(gòu)之部分；步驟j、利用所述圖案化掩膜層去除所述初始P溝道兩側(cè)以及所述初始P溝道所屬源、 漏預(yù)制備區(qū)域下方的氧化層，并去除所述圖案化掩膜層；步驟k、于所述初始P溝道所屬之源漏預(yù)制備區(qū)域內(nèi)形成SipxCx層，其中X為0. 001-0. 1，使所述SigCx層由所述初始P溝道下方兩側(cè)分別部分延伸進(jìn)入所述空洞狀腔體，形成所述初始P溝道下方之空洞層，同時直接摻雜N+型離子，并進(jìn)行退火工藝。
5.如權(quán)利要求4所述制備IT-DRAM單元結(jié)構(gòu)方法，其特征在于，所述步驟a中所述化合物半導(dǎo)體層為鍺硅層。
全文摘要
本發(fā)明的1T-DRAM單元結(jié)構(gòu)，包括硅襯底、空洞層、P型硅層、柵極和源漏區(qū)，所述空洞層設(shè)于硅襯底和P型硅之間，所述P型硅設(shè)于空洞層和柵極之間，所述1T-DRAM單元的源區(qū)和漏區(qū)為摻雜有N+型離子的Si1-XCX層，所述空洞層上形成碳硅-硅異質(zhì)結(jié)構(gòu)。其制備方法包括選擇性刻蝕去除漏區(qū)和源區(qū)的第一半導(dǎo)體層，去除第一半導(dǎo)體層下的化合物半導(dǎo)體層以形成空洞層；選擇性外延生長第二半導(dǎo)體層，同時直接摻雜N+型離子，并進(jìn)行退火工藝。本發(fā)明有效地克服了自加熱效應(yīng)，增大1T-DRAM單元的讀寫速率。同時制備方法工藝簡單，與傳統(tǒng)體硅CMOS技術(shù)兼容性好。
文檔編號H01L29/24GK102446960SQ20111038690
公開日2012年5月9日 申請日期2011年11月29日 優(yōu)先權(quán)日2011年11月29日
發(fā)明者毛剛, 陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司