專利名稱：邊緣連接晶片級疊置微電子封裝及其制造方法
技術領域：
本發(fā)明總體上涉及疊置微電子封裝，包括以晶片級制造的疊置微電子封裝，并且涉及制作這樣的封裝的方法。
背景技術：
半導體芯片是具有設置在正表面上的觸點的扁平體，所述觸點連接至芯片本身的內部電路。通常，使半導體芯片與襯底封裝起來，以形成具有電連接至芯片觸點的端子的微電子封裝。然后，可以將所述封裝連接至測試設備，以確定經過封裝的器件是否符合預期的性能標準。一旦通過了測試，就可以將所述封裝連接至較大的電路，例如，諸如計算機或蜂窩電話等電子產品中的電路。對用于對半導體芯片進行封裝的襯底材料加以選擇，從而實現(xiàn)所述襯底材料與用于形成所述封裝的工藝的兼容性。例如，在焊接或其他鍵合操作當中，可能向襯底施加高熱。相應地，已經將金屬引線框架用作襯底。也已采用層壓襯底對微電子器件進行封裝。這樣的襯底可以包括兩個到四個交替的玻璃纖維和環(huán)氧樹脂層，其中，可以沿橫向 (traversing)方向，例如，沿正交方向設置相繼的玻璃纖維層。任選地，可以將諸如雙馬來酰亞胺三嗪(BT)等的絕熱化合物添加到這樣的層壓襯底當中。已經將帶料(tape)用作襯底，來提供更薄的微電子封裝。通常以薄層或者薄層卷的形式提供這樣的帶料。例如，通常采用由聚酰亞胺上銅構成的單面或雙面薄層?；诰埘啺返哪ぬ峁┝肆己玫臒岷突瘜W穩(wěn)定性以及低介電常數(shù)，而具有高抗張強度、延展性和柔性的銅則已被有利地應用到了柔性電路和芯片尺寸封裝應用當中。但是，這樣的帶料價格相對昂貴，尤其是與引線框架和層壓襯底相比。微電子封裝還包括為在所述管芯仍然處于晶片的形式時所制備的半導體部件提供封裝的晶片級封裝。所述晶片受到若干其他的處理步驟，以形成封裝結構，之后對所述晶片進行劃片，以形成獨立的管芯。晶片級處理可以提供節(jié)約成本的優(yōu)點。此外，封裝占用面積可以等于管芯尺寸，從而實現(xiàn)對所述管芯最終附著的印刷電路板(PCB)的面積的非常有效的利用。由于這些特征，通常將通過這種方式封裝的管芯稱為晶片級芯片尺寸封裝(WLCSP)。為了節(jié)約空間，某些常規(guī)設計具有在封裝內疊置的多個微電子芯片。這允許所述封裝在襯底上占據(jù)的表面積小于所述疊置體內的芯片的總表面積。但是，常規(guī)的疊置封裝在復雜性、成本、厚度和可測試性方面存在缺點。盡管存在上述進步，但是仍然需要改進的晶片尺寸封裝，尤其是可靠、厚度薄、可測試而且制造成本低廉的疊置晶片尺寸封裝。

發(fā)明內容
根據(jù)文中描述的本發(fā)明的實施例，提供了用于制造集成電路器件的方法，以建立適于晶片級處理的疊置微電子封裝，從而制造具有更低的成本、更小的尺寸、更輕的重量和增強的電性能的集成電路。根據(jù)本發(fā)明的一個方面，提供了一種用于制造集成電路器件的方法。在這樣的方法中，通過將包括多個微電子元件的第一子組件疊置到包括多個微電子元件的第二子組件上形成微電子組件，其中，所述微電子元件具有延伸至其邊緣的跡線，之后，形成部分貫穿所述微電子組件的槽口，以露出所述跡線，接下來在所述槽口的側壁上形成引線，從而在所述組件的平面表面上提供電接觸。接下來，對所述組件進行劃片，以形成根據(jù)本發(fā)明的優(yōu)選實施例的獨立電子元件。所述的形成僅部分貫穿至少一個子組件延伸的槽口的步驟允許對所述元件進行連續(xù)的晶片級處理。根據(jù)本發(fā)明的具體方面，所述疊置組件結合了襯底，從而在處理過程中和處理之后為所述組件提供額外的機械完整性。所述襯底可以結合釋放腔，所述釋放腔在開槽工藝中降低了應力集中。已經發(fā)現(xiàn)，在沒有這樣的腔的情況下，襯底傾向于在開槽工藝期間發(fā)生斷裂。根據(jù)本發(fā)明的具體方面，采用粘合劑將微電子子組件的各個層層壓起來。由于疊置方法的原因，每一子組件的跡線都受到下面緊挨著的層的粘合劑的支撐和保持，由此避免受到損壞。在本發(fā)明的一個實施例中，對每一層進行初始開槽，以露出所述跡線，之后，在層壓過程中采用粘合劑填充所述槽口，針對所述子組件層中的每者重復這一開槽和填充模式。通過這種方式，在發(fā)生了將對各個微電子元件加以區(qū)分的開槽操作時，所述開槽操作將整個貫穿所述粘合層和所述跡線發(fā)生，從而在開槽過程中，通過粘合劑對所述跡線提供機械支撐并使其絕緣?？梢酝ㄟ^諸如蝕刻等的非機械手段執(zhí)行初始開槽過程，從而保護跡線的機械完整性，由此使所述跡線保持完好。根據(jù)本發(fā)明的具體方面，包括四個子組件層和襯底層的疊置微電子封裝可以具有不超過155微米的總體封裝厚度，并且可以通過降低襯底的厚度而將這一厚度降低至不超過125微米的疊置厚度。所述疊置電子封裝可以具有形成到頂部和底部表面二者上的跡線，從而能夠依次疊置所述疊置封裝，因為這樣能夠使所述封裝的頂層和底層上的相應觸點對準。一種疊置微電子封裝的制作方法，可以包括下述步驟a)通過將包括多個微電子元件的第一子組件疊置到襯底上，將包括多個微電子元件的第二子組件疊置到所述第一子組件上而形成微電子組件，所述第一子組件和第二子組件的多個微電子元件中的至少一些具有延伸至所述微電子元件的相應邊緣的跡線；b)在所述微電子組件內形成槽口，以露出所述多個微電子元件中的至少一些的跡線；以及C)在所述槽口的側壁上形成引線，所述引線與至少一些跡線電連通。就這一實施例的另一方面而言，所述的形成槽口的步驟任選包括至少在所述第一子組件內形成初始槽口，以露出所述跡線，并采用粘合劑填充所述初始槽口，以覆蓋所述跡線，以及至少在所述第二子組件內形成初始槽口，以露出所述跡線，并采用粘合劑填充所述初始槽口，以覆蓋所述跡線，以及在所述粘合劑內形成槽口，以露出所述多個微電子元件中的至少一些的跡線。一種根據(jù)本發(fā)明的實施例的微電子子組件的制作方法，可以包括下述步驟a)在包括多個微電子元件的第一子組件內形成初始槽口，所述子組件具有延伸至所述微電子元件的相應邊緣的跡線，由此露出所述跡線；b)采用粘合劑填充所述初始槽口，以覆蓋所述跡線；以及c)在所述粘合劑內形成槽口，以露出所述多個微電子元件中的至少一些的跡線。根據(jù)本發(fā)明的具體方面，一種疊置微電子封裝可以包括具有疊置關系的四個子組件和襯底，每一子組件包括至少一個微電子芯片，其中，所述封裝具有不超過1 微米的疊置體厚度。這樣的不具有襯底的封裝具有不超過125微米的疊置體厚度。根據(jù)本發(fā)明的具體方面，提供了一種疊置微電子封裝的制作方法，所述方法可以包括以下步驟a)通過將包括多個微電子元件的第一子組件疊置到襯底的粘合層上形成微電子組件，所述第一子組件的所述多個微電子元件中的至少一些具有延伸至所述微電子元件的相應邊緣的跡線；之后b)在所述第一子組件內形成初始槽口，以露出所述跡線，并在所述第一子組件上涂覆粘合層，從而采用粘合劑填充所述初始槽口，并覆蓋所述跡線；之后c)將包括多個微電子元件的第二子組件疊置到所述第一子組件的粘合層上，所述第一子組件的所述多個微電子元件中的至少一些具有延伸至所述微電子元件的相應邊緣的跡線；之后d)在所述第二子組件內形成初始槽口，以露出所述跡線，并在所述第二子組件上涂覆粘合層，從而采用粘合劑填充所述初始槽口，并覆蓋所述跡線；之后e)在所述粘合層內形成槽口，以露出所述多個微電子元件中的至少一些的跡線；以及f)在所述槽口的側壁上形成引線，所述弓丨線與至少一些跡線電連通。在本發(fā)明的一個實施例中，提供了一種疊置封裝的制造方法。在這樣的方法中，可以使第一晶片的鋸線(saw lane)與第二晶片的鋸線對準，從而使一個晶片的鋸線位于另一個晶片的鋸線之上。所述第一和第二晶片中的每者可以包括多個在所述鋸線處附著到一起的微電子元件。每一微電子元件還可以具有多條朝向所述鋸線延伸的跡線?？梢孕纬膳c所述第一晶片和第二晶片的鋸線對準的多個開口。每一開口可以露出至少一個微電子元件的單條跡線。之后，可以使引線與露出的多條跡線中的至少一些電連接。每一開口可以露出所述第一晶片的微電子元件的單條跡線。同一開口還可以露出第二晶片的微電子元件的單條跡線。每一開口可以露出第一晶片的一個或者不只一個微電子元件的單條跡線。相同的開口可以露出第二晶片的一個或者不只一個微電子元件的單條跡線。在一個實施例中，可以在使兩個晶片的鋸線對準之后，使所述第一晶片附著至所述第二晶片。
在一個實施例中，所述引線可以包括位于所述第一和第二晶片之一的面上的第一末端。所述引線的第一末端可以包括導電凸塊。在一個實施例中，可以沿所述鋸線將所述第一和第二晶片分割成多個組件，其中， 每一組件包括多個疊置微電子元件和露出的引線?？梢允怪辽僖粋€包括多個額外微電子元件的額外晶片的鋸線在鋸線處與所述第一和第二晶片的鋸線附著到一起。所述多個微電子元件可以具有朝向所述鋸線延伸的額外跡線?？梢栽谛纬砷_口的步驟中使所述額外微電子元件的至少其中之一的額外跡線中的單條跡線露出。根據(jù)本發(fā)明的一個方面，提供了一種疊置微電子組件，其包括第一疊置子組件和位于所述第一疊置子組件的部分上的第二疊置子組件。每一疊置子組件可以包括具有面的第一微電子元件。具有面的第二微電子元件可以位于所述第一微電子元件的所述面上并與之平行。所述第一和第二微電子元件中的每者可以具有從所述相應的面延伸開的邊緣。處于相應的面上的多條跡線可以圍繞至少一個相應的邊緣延伸。所述第一和第二疊置子組件中的每者可以包括連接至所述多條跡線中的至少一些的觸點。鍵合線可以使所述第一疊置子組件的觸點與所述第二疊置子組件的觸點導電連接。在一個實施例中，所述第一和第二子組件中的每者可以具有面。可以使所述多個觸點中的至少一些在所述第一和第二子組件的所述面的至少其中之一上露出。所述第一和第二疊置子組件中的每者可以具有面和從所述面延伸開的邊緣。所述第一疊置子組件的面可以延伸到所述第二疊置子組件的面之外，從而使所述第一疊置子組件上的觸點在所述第二疊置子組件的面的范圍之外露出。根據(jù)本發(fā)明的一個方面，提供了一種疊置微電子封裝，其可以包括多個子組件，例如，第一子組件和位于第一子組件下面的第二子組件。每一子組件可以具有正面和遠離所述正面的背面。所述第二子組件的正面可以面對所述第一子組件的背面。所述第一和第二子組件中的每者可以包括多個在所述正面露出的正面觸點、至少一個邊緣以及圍繞所述的至少一個邊緣延伸的多條正面跡線。所述第二子組件可以具有多個在所述背面露出的背面觸點。所述第二子組件還可以具有多條從所述背面觸點圍繞所述至少一個邊緣延伸的背面跡線。所述背面跡線可以延伸至所述第一或第二子組件的至少其中之一的多個正面觸點中的至少一些。在一個實施例中，所述多個子組件中的每者包括至少一個微電子芯片。一種包括微電子封裝的組件還可以包括具有端子的電路面板，所述端子導電連接到至少一些(例如)選自由所述第二子組件的背面觸點和所述多個子組件中的一個子組件的正面觸點構成的集合的封裝觸點?？梢詫㈩~外的微電子芯片接合到所述疊置微電子封裝或組件。在一個實施例中， 所述額外的微電子芯片的面面對所述第一和第二子組件之一的面。所述組件還可以包括將所述額外微電子芯片的觸點導電連接至所述電路面板的端子的鍵合線。可以將所述額外微電子芯片的觸點引線鍵合至所述一個子組件的正面觸點。可以通過導電物質將所述額外微電子芯片的觸點接合到所述一個子組件的正面觸點。在一個實施例中，所述額外微電子芯片可以包括微控制器。在一個實施例中，可以采用所述額外的微電子芯片替代所述多個子組件中的一個或多個微電子芯片。例如，可以將組件的微電子芯片從所述一個子組件的正面觸點中的一些上斷開，之后將所述額外微電子芯片連接至所述一些正面觸點，由此替代所述微電子芯片。所述組件還可以包括將所述一個子組件的正面觸點導電連接至所述電路面板的端子的鍵合線。在一個實施例中，可以通過導電物質將所述額外微電子芯片的觸點接合到所述一個子組件的正面觸點。在一個實施例中，可以通過導電物質將所述電路面板的端子接合到所述一個子組件的露出的正面觸點?？梢詫㈩~外的微電子芯片接合到所述第二子組件的背面。在這樣的組件中，所述額外的微電子芯片可以具有導電連接至所述電路面板的端子的觸點?？梢酝ㄟ^鍵合線將所述額外微電子芯片的觸點接合到所述電路面板的端子。在一個實施例中，可以通過導電物質將所述電路面板的端子接合到所述第二子組件的背面觸點。在實施例中，額外的微電子芯片可以具有與所述一個子組件的正面觸點導電連通的觸點。


圖IA是根據(jù)本發(fā)明的一個實施例的子組件的頂視圖；圖IB是圖IA的子組件的截面圖；圖2是多個相互附著以形成疊置組件的多個子組件的截面圖；圖3是圖2所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖4A是圖3所示的疊置組件在根據(jù)本發(fā)明的一個實施例的稍后制造階段中的截面圖；圖4B是圖4A的疊置組件的部分的截面放大圖；圖5是在將圖4A所示的疊置組件劃片成獨立的單元之后的該疊置組件的截面圖；圖6是根據(jù)本發(fā)明的實施例的疊置組件的備選實施例的截面圖；以及圖7A是根據(jù)本發(fā)明的一個實施例的子組件的頂視圖；圖7B是圖7A的子組件的截面圖；圖7C是圖IA的子組件的底視圖；圖8是利用襯底形成疊置組件的本發(fā)明的另一實施例中所采用的襯底的截面圖；圖9是圖8所示的襯底在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖10是圖9所示的襯底在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖11是在根據(jù)本發(fā)明的一個實施例的稍后制造階段中在圖10所示的襯底的頂部疊置了圖7A-C所示的子組件的疊置組件的截面圖12是圖11所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖13是圖12所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖14是圖13所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖15是圖14所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖16是圖15所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖17是圖16所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖18是圖17所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖19是圖18所示的疊置組件在根據(jù)本發(fā)明的一個實施例的制造方法的稍后階段中的截面圖；圖20是基于圖19所示的組件的疊置組件的備選實施例的截面圖；圖20A是示出了一種疊置微電子組件的截面圖，在所述疊置微電子組件中，將各個疊置組件進一步一個壓一個地疊置起來，并使其相互導電連接；圖21是在將圖19A所示的疊置組件劃片成獨立的單元之后的該疊置組件的截面圖；圖22是由圖21所示的劃片過程得到的用于引線鍵合的獨立元件的截面圖；圖23是用于采用焊球鍵合的根據(jù)圖21所示的獨立元件的截面圖。圖M是圖21所示的疊置組件的變型的底視圖。圖25A和25B是文中討論的疊置組件的制造中通常采用的設備的圖示。圖沈是根據(jù)本發(fā)明的實施例的附著至電路面板的疊置組件的截面圖。圖27是根據(jù)圖沈所示的實施例的變型的附著至電路面板的疊置組件的截面圖。圖觀是根據(jù)圖沈所示的實施例的另一變型的附著至電路面板的疊置組件的截面圖。圖四是根據(jù)本發(fā)明的另一實施例的附著至電路面板的疊置組件的截面圖。圖30是根據(jù)圖四所示的實施例的變型的附著至電路面板的疊置組件的截面圖。圖31是根據(jù)圖四所示的實施例的另一變型的附著至電路面板的疊置組件的截面圖。圖32是根據(jù)本發(fā)明的另一實施例的附著至電路面板的疊置組件的截面圖。
具體實施例方式現(xiàn)在參考圖1-4B，其示出了用于疊置微電子部件的方法和設備。如圖1A-1B所示， 第一晶片或子組件10的部分包括多個微電子元件12，每一微電子元件并排設置，并且彼此相鄰。第一晶片或子組件10優(yōu)選包括很多行沿X軸和Y軸對準的微電子元件12。采用常規(guī)半導體加工技術將所述微電子元件形成為相互一體。顯然，子組件10可以是晶片的一部分。圖IA中虛線表明，所述子組件可以具有附著至其上的額外元件，而且可以處于圓形晶片的形狀內。每一微電子元件12包括正面14和朝向相反的背面16。微電子元件12還包括第一邊緣18、第二邊緣20、第三邊緣19和第四邊緣21，所有的邊緣都從微電子元件12的正面 14延伸到背面16。如圖1A-1B所示，一個微電子元件12的第一邊緣18附著至相鄰的第二微電子元件12的第二邊緣20。類似地，一個微電子元件12的第三邊緣19附著至相鄰的微電子元件的第四邊緣21。因而，如圖IA所示，處于第一子組件10的中間的微電子元件12 以處于所有的四個邊緣上的相鄰微電子元件12為邊界。處于晶片的第一末端11、第二末端 13、第三末端15或第四末端17處的微電子元件12的至少一個邊緣不受額外的微電子元件的妨礙。盡管為了進行清楚的說明，在圖中示出了所述邊緣，但是在實踐當中，所述邊緣可能是不可見的。更確切地，在這一階段，相鄰微電子元件12相互接觸的邊緣或帶(strip) 是鋸線或鋸帶，在該處能夠在不損傷各個微電子元件的情況下對所述晶片加以切割。例如， 如圖IB所示，微電子元件12’的第二邊緣20’鄰接微電子元件12”的第一邊緣18”，并形成了鋸線23。類似地，在整個晶片10上，鋸線23處于微電子元件12相互鄰接的位置。第一晶片/子組件10可以包括任何數(shù)量的微電子元件12，少則兩個，多則根據(jù)具體需要而定。所述微電子元件12中的每者還包括暴露在所述微電子元件12的相應正面14上的多個觸點22。此外，跡線M從觸點22中的每者向外延伸至各個微電子元件12的相應的第一、第二、第三或第四邊緣18、20、19和21。例如，參考圖1B，跡線M從觸點22，向外朝向微電子元件12’的第二邊緣20’延伸。跡線24’延伸至從觸點22”向外延伸的跡線24” 并與之接觸。因而，跡線24’和24”在微電子元件12’和12”的附著點處相遇，并且可以實際形成在觸點22’和觸點22”之間延伸的單條跡線。但是，不要求所述跡線實際相互接觸。 對于所有相鄰的微電子元件12而言，可以包括類似的結構。同樣地，位于第一子組件10的相應的末端上的觸點22不具有延伸至不同微電子元件上的相鄰觸點的跡線M，相反，這些跡線M只是簡單地延伸至所述第一組件10的相應末端。如圖2所示，為了創(chuàng)建疊置組件30，將第一子組件10設置于第二晶片/子組件IOA 和第三晶片/子組件IOB之上。按照與第一子組件10類似的方式構建第二子組件和第三子組件10A、10B，因而將采用類似的附圖標記表示類似的元件，除非另作說明。圖2的疊置組件30包括三個按照一個處于另一個的上方的方式疊置的獨立的晶片/子組件，但是，在備選實施例中，疊置組件30可以包括更多或更少的一個位于另一個的頂部上的晶片/子組件。如圖2所示，使第一子組件10的微電子元件12與第二子組件IOA的微電子元件 12A和第三子組件IOB的微電子元件12B對準。因而，相應的子組件10、10AU0B的微電子元件12、12A、12B中的每者的相應的第一、第二、第三和第四邊緣也沿縱軸對準。因此，每一子組件的相應的鋸線23、23A和2 也相互對準。疊置組件30由多個沿各個行和列取向并對準的微電子元件12、12A、12B構成。為了使各個子組件10、10A、IOB相互對準，使粘合層32位于第一子組件10的正面 14和第二子組件IOA的背面16A之間。類似地，還使粘合層33位于第二子組件IOA的正面 14A和第三子組件IOB的背面16B之間。還使額外的粘合層35設置在第三子組件IOB的正面14B上，以保護第三子組件IOB的觸點22B和跡線MB?？梢杂森h(huán)氧樹脂等形成所述粘合層 32、33、35。一旦組裝完畢，使粘合層32、33、35固化，從而使相應的子組件10、10AU0B相互附著，并形成包括多個彼此相鄰并且一個壓一個地疊置的微電子元件12、12A、12B的疊置組件30。接下來，參考圖3，可以在疊置組件30內切割多個槽口 46。優(yōu)選采用圖中未示出的機械切割器具形成所述槽口 46?？梢栽诿绹鴮＠鸑o. 6646289和No. 6972480中找到這樣的機械切割器具的例子，在此引入其公開內容以供參考。在鄰近各個子組件10、10A、10B的相應微電子元件12、12A、12B的相應的第一邊緣18、18A、18B、第二邊緣20、20A、20B、第三邊緣19、19A、19B以及第四邊緣21、21A、21B的位置上從疊置組件30上切割出槽口 46。槽口 46是由處于鋸線23、23A和2 處的切割縫隙47形成的。由于子組件10、10A、10B中的每者的鋸線23、23A和2 貫穿疊置組件30對準，因而可以采用單次切割在多個子組件之間形成縫隙47。優(yōu)選地，槽口 46未整個貫穿疊置組件30延伸。例如，如圖3所示，第一子組件10的微電子元件12保持相互附著，因為各槽口 46未整個貫穿所述第一子組件延伸。但是，槽口 46延伸得足夠遠，從而橫斷第一子組件10的跡線M，所述被橫斷的跡線M在暴露于相鄰微電子元件處的觸點22之間延伸。類似地，槽口 46不僅分割了使子組件10、10A、 IOB相互連接的粘合層32、33、35，而且分割了每一組件的相鄰微電子元件12A、12B以及相應的跡線M、24A、24B。盡管圖中將槽口 46示為具有傾斜的側壁48、50，但是所述側壁也可以是直的。例如，圖3的槽口 46A橫斷第二子組件IOA的微電子元件52和微電子元件54。槽口 46A橫斷兩個微電子元件52、54，從而通過縫隙47分隔每一微電子元件的先前相互附著并且形成了鋸線23的各個邊緣。由槽口 46A建立的縫隙47暴露出與槽口 46A相鄰的跡線 56和58。對于貫穿疊置組件30的各個微電子元件的所有邊緣而言，優(yōu)選包括類似的結構。 所述暴露的跡線M、24A、24B為微電子元件12、12A、12B中的每者形成了接觸表面。當然， 未必一定要對所述疊置組件30的第一邊緣60和第二邊緣62進行機械切割，因為朝向這些相應邊緣延伸的跡線已經暴露了出來。盡管圖3中未示出，但是也可以對第一和第二邊緣 60、62進行機械切割，以建立更為對稱的構造。類似地，也不必對圖中未示出的疊置組件30 的邊緣進行機械切割，盡管可能希望對其進行切割。一旦在疊置組件30上形成了各個槽口 46，就可以在槽口 46的傾斜側壁48、50上形成引線66。如圖4A和4B所示，通過槽口 46建立的傾斜側壁48、50貫穿各個第一、第二和第三子組件10、10A、10B的至少部分延伸。可以通過任何適當?shù)慕饘俪练e技術，例如，通過包括濺射、三維光刻和電鍍的工藝形成引線66。也可以采用額外的工藝。在美國專利 No. 5716759中公開了一種這樣的工藝，在此將其公開內容引入以供參考。引線66在各個槽口 46內延伸，并與跡線M、24A和24B建立電接觸。優(yōu)選地，引線66經過槽口 46的傾斜側壁48、50延伸，并在處于第三子組件IOB之下的粘合層35的第一表面70上露出。因此， 引線66包括遠離槽口 46并且在粘合層35的表面上暴露出的末端75。可以在引線66的末端75處形成焊盤或者焊接凸塊74。由于三條跡線M、24A、24B在相應的傾斜側壁48或 50處對準并露出，因此每條引線66均與所述三條跡線接觸。但是，引線66可以在相應的傾斜側壁48或50處僅接觸跡線M、24A、24B中的一者或兩者。這樣的取向可能是將跡線M、24A、24B放置到從讀者的角度來看進出頁面的不同的平面內的結果。例如，如果按照三維取向觀察，圖4B所示的跡線M可以偏離跡線24A，從而更加接近讀者。與跡線M對準的引線66也偏離了跡線24A，且不與跡線24A接觸。因此，盡管在圖4B的二維視圖中所述跡線M、24A可能看起來附著至引線66，但是可能只有一條跡線實際附著至所述引線。如圖5所示，在疊置組件30內形成了槽口 46和包括引線66的各導電元件之后， 可以通過貫穿第一子組件10的微電子元件12的晶片10進行機械切割而形成獨立的封裝 80。在鄰近槽口 46的位置對第一子組件10的微電子元件12進行切割，從而允許槽口 46 整個貫穿疊置組件30延伸。一旦執(zhí)行了切割，就形成了多個疊置獨立單元80，其中，每一疊置獨立單元80含有多個按照一個處于另一個之上的方式疊置的微電子元件。如圖5所示， 可以通過焊接凸塊74將所述疊置獨立單元80電連接至諸如襯底83、電路板或電路面板的微電子元件?？梢詫⑺霪B置獨立單元80結合到微處理器以及RF單元以及其他組件當中，但是，其可能尤其適用于閃速存儲器和DRAM單元。在備選實施例中，如圖6所示，疊置組件130可以包括諸如封裝層180的額外襯底。按照與上文參考圖1-5討論的疊置組件30類似的方式構建疊置組件130，疊置組件130 即使不包括針對疊置組件30討論的所有相同特征，也至少包括其大部分特征。此外，可以遵循上文針對疊置組件30討論的步驟構建疊置組件130。與疊置組件30相比，唯一增加的特征在于，在疊置組件130的制造過程中，優(yōu)選在疊置組件130中制作槽口之前，將封裝層 180置于順應層135之下。所述封裝層180優(yōu)選由玻璃、硅或類似材料形成。一旦使封裝層 180鄰近粘合層135設置之后，就采用切割器具形成多個槽口 146，如準對疊置組件30的討論所述。由此使跡線124、124A、1MB在槽口 146的傾斜側壁148、150處露出。此外，之后， 可以在傾斜側壁148、150上形成多條引線166，并使所述引線與在所述槽口 146的傾斜側壁148、150上露出的各條跡線124、124A、1MB電接觸，如針對疊置組件30的討論所述。所述各條引線166優(yōu)選延伸到所述槽口 146之外，并延伸到所述封裝層180的正表面182上。 所述引線166的露出的末端175可以包括焊盤或焊接凸塊174。盡管圖6中未示出，但是一旦形成了各個槽口和導電元件，就可以使所述槽口貫穿所述第一子組件110的微電子元件 112的行延伸，從而建立獨立的疊置單元180。在備選實施例中，如圖7-22所示，疊置組件230可以包括諸如封裝層201的額外襯底。按照與上文參考圖1-7討論的疊置組件30和130類似的方式構建疊置組件230，并且包括很多針對疊置組件30和130討論的相同的特征，只是，疊置組件230開始于襯底層 201。此外，可以遵循針對疊置組件30和230討論的步驟構建疊置組件230。如圖7A-7C所示，第一晶片或子組件210的部分包括多個微電子元件212，每一微電子元件212并排設置并且彼此相鄰。第一晶片或子組件210優(yōu)選包括很多行沿X軸和Y 軸對準的微電子元件212。采用常規(guī)半導體加工技術將所述微電子元件形成為相互一體。 顯然，子組件210可以是晶片的一部分，而且各種部件是在所述晶片的范圍內重復復制的。 圖7A-7C表明，所述子組件可以具有附著至其上的額外元件，而且可以處于圓形晶片的形狀內。每一微電子元件212包括正面214和朝向相反的背面216。微電子元件212還包括第一邊緣218、第二邊緣220、第三邊緣219和第四邊緣221，所有的邊緣均從微電子元件212的正面214延伸至背面216。如圖7A-7C所示，使一個微電子元件212的第一邊緣218 附著至相鄰的第二微電子元件212的第二邊緣220。類似地，使一個微電子元件212的第三邊緣219附著至相鄰微電子元件的第四邊緣221。因而，如圖7A所示，處于第一子組件210 的中間的微電子元件212以處于所有的四個邊緣上的相鄰微電子元件212為邊界。處于晶片的第一末端211、第二末端213、第三末端215或第四末端217處的微電子元件212的至少一個邊緣不受額外的微電子元件的妨礙。盡管為了進行清楚的說明，在圖中示出了所述邊緣，但是在實踐當中，所述邊緣可能是不可見的。更確切地，在這一階段，相鄰微電子元件 212相互接觸的邊緣或帶是鋸線或鋸帶，在該處能夠在不損傷各個微電子元件的情況下對所述晶片加以切割。例如，如圖7B所示，微電子元件212’的第二邊緣220’與微電子元件 212”的第一邊緣218”相鄰，并形成了鋸線223。類似地，在整個晶片210上，鋸線223處于微電子元件212相互鄰接的位置。第一晶片/子組件210可以包括任何數(shù)量的微電子元件 212，少則兩個，多則根據(jù)具體需要而定。所述微電子元件212中的每者還包括多個在微電子元件212的相應正面14上露出的觸點222，圖7C對此給出了最佳的圖示。此外，跡線2M從觸點222中的每者向外延伸至各個微電子元件212的相應的邊緣218、220、219和221。跡線2M可以在微電子元件 212’和212”的附著點處相遇，并且可以實際形成在觸點222’和觸點222”之間延伸的單條跡線。但是，不要求所述跡線實際相互接觸。對于所有相鄰的微電子元件212而言，可以包括類似的結構。同樣，位于第一子組件210的相應末端處的觸點222不具有延伸至不同微電子元件上的相鄰觸點的跡線224，相反，這些跡線2M只是簡單地延伸至所述第一組件 210的相應的末端。與結合圖1-6討論的實施例形成對比的是，圖7-22的實施例被示為從襯底向上按照疊置的方式構建而成。因此，各部件和工藝中的很多是按照相對于先前的附圖的倒轉方式示出的。圖8示出了用于這一實施例的疊置組件的具有襯底202的封裝支撐晶片或層201。 襯底202優(yōu)選由玻璃、硅或者類似的材料形成，所述材料提供了足夠的機械強度，以支撐和加固所述疊置組件的后續(xù)的層。出于這一原因，襯底202可以比后續(xù)的層厚。當不再需要支撐時，可以在后面的處理步驟中通過蝕刻或者機械拋光對襯底層202的材料進行減薄， 甚至將其去除。所述襯底具有延伸至左側表面203和右側表面204的下表面205和上表面 206。如圖9所示，在上表面206內建立多個釋放腔208和208，。使這些腔208與用于分割所述疊置封裝的鋸線的預期位置對準。利用上文所述的用于疊置組件30和130的機械切割器具來建立腔208、208 ’。釋放腔208、208 ’起著應力釋放的作用，從而避免疊置組件在后續(xù)操作中因襯底202的槽口的原因而斷裂。因此，優(yōu)選將所述腔208形成為具有角半徑，以緩解應力的集中。在形成腔208、208’之后，如圖10所示，將粘合層209施加到上表面206 和腔208、208’上。優(yōu)選地，所述粘合層在上表面206上具有2. 5-4. 0微米的厚度。如圖11所示，為了建立疊置組件，將第一子組件212置于襯底層201之上。如圖所示，使觸點222、222’和跡線224,224'與相應的腔208、208，對準，進而與鋸線218和222 對準。將有源下表面214和跡線224、224’施加到襯底層201的粘合層209上，并使粘合劑固化。將包括跡線2M和224’的子組件210鍵合到襯底層201上并由其支撐。如果希望，可以將子組件210的上表面216減薄，以建立新的表面216’，并降低所述子組件的高度，如圖12所示。如果希望得到緊湊的疊置封裝，那么優(yōu)選地，所述子組件的降低了的高度為22. 4-25. 4微米。接下來，參考圖13，可以在所述子組件210內形成多個初始槽口 240、240’，以露出跡線224、224’。優(yōu)選采用非機械技術，例如，采用選擇性化學蝕刻形成槽口 240、240’，以保護易損的跡線M0J40，。在這一步驟中，將跡線M0J40，附著至襯底201的粘合劑209并由其支撐。使初始槽口 240、240，與觸點222、222，、跡線2M、2M，、腔208、208，以及鋸線 218和222對準。將初始槽口 40、41的輪廓設置成向之后的槽口提供間隙，在下文中將對此予以說明。在形成初始槽口 M0J40，之后，將粘合層243施加到上表面216或216，以及初始槽口 40、40’上，如圖14所示。優(yōu)選地，所述粘合層在上表面216或216’之上具有大約 2. 5-4.0微米的厚度。如圖15和16所示，將分別被表示為210A、210B和210C的第二、第三和第四子組件與子組件210對準，并且從子組件210和襯底層201向上順次對其進行疊置和層壓。采用先前所遵循的用來層壓子組件210的相同步驟序列層壓子組件210A、210B和210C中的每者。對于建立疊置組件230的每一步驟而言，順次遵循包括對準、層壓、固化、減薄、初始槽口的建立和粘合劑的施加的步驟。因而，使第一子組件210的微電子元件212與第二子組件210A的微電子元件212A、第三子組件210B的微電子元件212B和第三子組件210C的微電子元件 212C 對準。因此，使初始槽口 240、240，、240A、240A，、240B、240B，、240C、240C， 分別與觸點 222、222，、222A、222A，、222B、222B，、222C、222C，、跡線 224、224，、224A、224A，、 2248、2248，、224(、224(，、腔208、208，以及鋸線218和222對準?？傊?，疊置組件230由多個沿各個行和列取向和對準的疊置并附著的微電子元件12、12A、12B、12C構成。在鄰近各個子組件10、10A、10B、IOC的相應的微電子元件12、12A、12B、12C的相應的第一邊緣 218、218A、218B 和 218C、第二邊緣 220、220A、220B 和 220C、第三邊緣 219、219A、 219B、219C以及第四邊緣221、221A、221B、221C的位置從疊置組件230上切割出槽口 246。 通過針對先前的實施例描述的方法在鋸線220、218處形成槽口 M6J47。從圖17中可以看出，與先前的實施例的一個顯著區(qū)別在于，貫穿粘合層M3、M3A、243B、M3C切割出了多個槽口 M6。優(yōu)選地，槽口 246并沒有完全貫穿疊置組件230延伸，而是僅部分延伸到了釋放腔208、208’內。因而，襯底202仍然保持完好，從而起到連接疊置微電子元件的作用，并且保護襯底202不會發(fā)生斷裂，因為只是對粘合劑209進行了切割，而沒有對襯底進行切割。 盡管圖中將槽口 246示為具有傾斜的側壁對8、250，但是所述側壁也可以是直的。圖17的疊置組件230包括四個按照一個處于另一個的上方的方式疊置的獨立的晶片/子組件，但是，在備選實施例中，疊置組件230可以包括更多或更少的一個位于另一個之上的晶片/子組件。同樣如圖17所示，可以通過機械拋光或蝕刻完成任選的對襯底 202的減薄?？梢栽谒龉に嚨母鱾€步驟之間，優(yōu)選在形成槽口 246之后執(zhí)行這一步驟。一旦在疊置組件230內形成了各個槽口對6，就可以在所述槽口 246的傾斜側壁 248,250上形成引線沈6。如圖17和18中所示，因所述槽口 246而形成的所述傾斜側壁 248、250至少貫穿各個第一、第二、第三和第四子組件210、210A、210B、210C的部分延伸?？梢酝ㄟ^針對前述實施例描述的任何適當?shù)慕饘俪练e技術形成引線沈6。引線266在各個槽口 M6內延伸，并且與跡線224、224A、224B和224C建立電接觸。
優(yōu)選地，引線266經過槽口 246的傾斜側壁248、250延伸，并附著至處于第三子組件210C的上表面216C，上的粘合層M3C。因此，引線266包括遠離槽口 246并暴露于粘合層M3C的表面上的末端275。由于跡線與相應的傾斜側壁248或250對準并在其上露出，因而每條引線266均與四條跡線224、224A、2MB、224C接觸。但是，引線266可以在相應的傾斜側壁48或50上與不到四條跡線224、224A、224B、224C電連接。如針對前述實施例的討論所述，這樣的取向可能是將跡線224、224A、224B放置到從讀者的角度來看進出頁面的不同的平面內的結果?？梢栽谝€266的末端275上形成焊盤或焊料凸塊。出于這一目的，如圖19所示， 可以在粘合層216C和引線266的表面上對焊料掩模277進行構圖，從而實現(xiàn)導線或焊料凸塊的附著。在圖20所示的另一任選實施例中，可以使引線266延伸至襯底202的底表面。引線266經過槽口 246的傾斜側壁248、250延伸，并進入位于第一子組件210下面的釋放腔 208內的粘合層209。在進一步減薄襯底202的同時，使引線沈6的底部露出，并且可以通過前面討論的方法使所述引線延伸，從而建立底部引線觀6?？梢栽谝r底202的底表面上對焊料掩模227進行構圖，以實現(xiàn)導線或焊料凸塊的附著，從而在末端288處形成焊盤或凸塊。這一布局的具體優(yōu)點在于，可以通過利用(例如)焊接凸塊對準并連接相應的頂部末端275和底部末端288而使疊置組件230或者各個封裝按照一個處于另一個之上的方式依次疊置并電互連。在圖示的例子中，使有待連接的頂部末端275和底部末端288在x-y 平面內的適當圖案中對準，以實現(xiàn)互連。由于引線266允許測試探頭訪問元件，因而可以檢測到存在缺陷的子組件層，并將其隔離，從而允許分揀和返工。疊置組件230的能力促進了更高級別的集成以及晶片級返工。因而，可以將如圖20所示的設置在單元的底表面上的引線通過導電物質，例如，由諸如焊料等的導電材料構成的球或凸塊連接至設置在相鄰單元的頂表面上的引線。盡管具有更大的總體厚度，但是在功能上修復了這樣的經過疊置的疊置組件的元件，從而使其等效于無缺陷的疊置組件230，并且可以通過晶片級返工經濟地恢復功能層210的價值。如圖21所示，在疊置組件230內形成了槽口 246以及包括引線沈6的各導電元件之后，可以貫穿引線266、粘合劑209和襯底202進行機械切割，以分割各個封裝，由此形成獨立的封裝觀0。在鄰近槽口 246的位置使所述切割與劃片線218和220對準，從而允許槽口 246完全貫穿所述疊置組件230延伸。一旦執(zhí)行了切割，就形成了多個疊置獨立元件觀0，其中，每一疊置獨立單元280含有多個按照一個處于另一個之上的方式疊置的微電子元件。如圖23所示，可以通過引線鍵合或焊盤275或焊料凸塊274將圖22所示的疊置獨立單元觀0電連接至諸如襯底、電路板或電路面板的微電子元件。在具體的例子(圖20A)中，可以使具有圖20或圖21所示的類型的三個疊置組件 230疊置并互連。連接所述疊置組件的連接盤(land)2204、2204，和2204”的鍵合線2202、 2202，、2202”提供了與電路面板2210的端子2206的互連?？梢詫⑺鲦I合線布置為連接相鄰級的連接盤，如圖20A所示，或者每條鍵合線可以將疊置組件直接連接至電路面板。或者，可以將連接至具體疊置組件的鍵合線中的一些連接至不與所述具體疊置組件相鄰的另一疊置組件。
從圖20A顯然可以看出，疊置組件230”的面2220”和其上的連接盤2204”延伸到了疊置組件230’的面2220’和邊緣2222’以及疊置組件230’上的連接盤2204’之外，因而允許采用鍵合線2202，使連接盤2204，和2204”互連。類似地，疊置組件230，的面2220， 和其上的連接盤2204’延伸到了疊置組件230的面2220和邊緣2222以及疊置組件230上的連接盤2204之外，因而允許采用鍵合線2202使連接盤2204，和2204互連。由上述實施例(圖7-2 得到通過晶片級封裝制造的薄元件觀0。由于能夠制造具有大約25微米的厚度的各個層，因而采用30微米厚的襯底的總的管芯封裝的厚度可能不小于155微米。如前所述，可以對所述襯底進行進一步的減薄，以降低封裝厚度，使其低于125微米。在如上所述的疊置封裝的制造方法中(圖7-23)，在疊置組件230內形成槽口 M6(圖17)。所述槽口通常沿每一微電子元件212、212’的與鋸線218、220等對準的邊緣延伸，從而使每一微電子元件的一系列跡線224(圖7C)在所述邊緣處的槽口內露出。所述槽口可以延伸所述疊置組件230的相應鋸線的整個長度，或者可以是一系列開口，每一開口只延伸與所述開口對準的相應鋸線的長度的部分。如圖7C所示，可以使所有的從微電子元件212的觸點222”延伸的跡線2M以及所有從微電子元件212’的觸點222’延伸的跡線2M在一個槽口 M6內露出(圖17)。之后，可以沿所述子組件210的在所述槽口內露出的邊緣沉積初級金屬層，例如，通過濺射、無電沉積等手段進行沉積，從而形成引線沈6(圖 18)。之后，可以將所述初級金屬層光刻構圖成獨立的引線，隨后進行電鍍，以增加引線的厚度，而且，如果希望，可以形成具有多個不同金屬層的引線。參考圖M，在上述實施例的變型中，在形成了疊置組件230(圖16-17)之后，并未形成與每一微電子元件212、212’等的鋸線218、220(圖7C)對準的暴露所有跡線224的槽口，而是形成了與所述鋸線218、220等對準的開口 228、228’、2觀”。但是，與上述實施例中的槽口圖17)不同，開口 228、228’、2觀”等中的每者至多只暴露每一相應的微電子元件的單條跡線224、224’、2對”。通常，連接至相鄰微電子元件212、212’的觸點的跡線2 在開口 228內露出。類似地，連接至相鄰微電子元件的觸點的跡線224’在所述開口中的另一個開口 228’內露出，連接至相鄰微電子元件的觸點的跡線2 在所述開口中的另一個開口 2 ”中露出。在疊置組件230中，可以使連接至疊置子組件的微電子元件的相應跡線 224在單個開口內露出，但是每個微電子元件至多有一條跡線在每一個開口內露出。為了形成連接至跡線224、224’和224”等當中的各條跡線的引線266 (圖18)，可以采用導體同時填充疊置組件中的所有開口 2觀、2觀’、228”等，以形成連接至每一微電子元件的單條跡線的導電通孔。例如，可以通過諸如濺射或無電沉積等沉積手段沉積初級金屬，從而采用金屬填充所述開口，以形成導電通孔，之后對所得到的結構進行電鍍。可以去除電鍍步驟殘留的處于所露出的粘合劑或電介質層M3C(圖18)的表面上的金屬，從而在每一開口 2 內露出各導電通孔的表面?；蛘?，可以通過光刻將所得到的位于最上面的粘合層M3C上的金屬層圖案化成從所述通孔延伸到在層M3C上的各條引線沈6 (圖18)。如圖23所示，并且如上參考圖23所述，之后可以在所述引線的末端形成導電凸塊。現(xiàn)在，參考圖25A和25B，其示出了本文討論的類型的組件的制造中所采用的設備的圖示。從圖25A和25B中可以看出，常規(guī)的晶片制造設施680提供了完整的晶片681，其具有如圖IA和IB給出了局部圖示的類型。通過鍵合設備685將各個晶片682經由其有源表面鍵合到保護層683上，所述鍵合設備685優(yōu)選具有用于旋轉晶片682、層683和環(huán)氧樹脂的設施，以獲得環(huán)氧樹脂的均勻分布。通過研磨設備684，利用磨料687在經鍵合的晶片686的非有源表面上對所述鍵合晶片686進行減薄。之后，優(yōu)選采用掩模曝光機692通過光刻技術，例如，采用常規(guī)旋涂光刻膠在晶片的非有源表面對所述晶片進行蝕刻，之后采用溶液699在槽693內對硅進行蝕刻，其中所述掩模曝光機692用于通過掩模691對光敏光刻膠690進行曝光。通過基本上可以與設備685相同的鍵合設備694使經蝕刻的晶片經由其非有源面鍵合至保護層686，以生成雙面鍵合晶片夾層結構。此時，可以將所述晶片鍵合至第二晶片或更多的晶片。開槽設備695按照上文參考圖1-6描述的形成疊置封裝的方法對經鍵合的晶片進行部分切割。之后，在含有鉻酸鹽處理溶液698的槽696內對經開槽的晶片進行抗腐蝕處理。或者，可以根據(jù)上文參考圖7-M描述的制造方法采用化學蝕刻設備(未示出)來形成暴露一條或多條跡線的槽口，或者形成暴露相應的微電子元件的單條跡線的開口。采用借助真空沉積技術工作的導電層沉積設備700在所述晶片的每一管芯的一個或多個表面上生成導電層。可以在將兩個晶片組裝到一起之前采用所述導電層沉積設備 700。優(yōu)選利用常規(guī)的電沉積光刻膠701實施對接觸條或引線橋的構造。在光刻膠槽組件 702內將光刻膠701施加到疊置晶片707上。優(yōu)選采用掩模705通過可以等同于系統(tǒng)692 的UV曝光系統(tǒng)704對光刻膠701進行光構形，以界定適當?shù)奈g刻圖案。之后，在顯影槽706 內對光刻膠進行顯影，之后在位于蝕刻槽710內的金屬溶液708中對所述晶片進行蝕刻，從而提供導體構造。之后對所露出的導電條進行鍍覆，優(yōu)選通過無電鍍覆設備712實施所述鍍覆。之后，將疊置的晶片劃片成個體的經過預封裝的集成器件。優(yōu)選地，所述劃片刀片應當是厚度為4-12密耳的金剛石熟樹脂刀片，其中，所述厚度對應于鋸線的厚度。參考圖沈，其示出了疊置組件280 (圖22)，疊置組件280的背面沈02 (例如)通過粘合劑(未示出)附著至互連元件沈10或電路面板。鍵合線沈04將引線沈66的末端沈68 電連接到互連元件沈10的內面沈01上的觸點沈06上。接著，將觸點沈06通過通孔沈08 連接至在所述互連元件的外面沈11上露出的導電凸塊或球沈12，例如，焊料球。進一步如圖沈所示，可以通過導電物質沈對丨例如焊料球等)將諸如半導體芯片等的微電子元件連接至在疊置組件觀0的微電子元件210的正面沈22上延伸的引線沈66。在具體實施例中， 所述疊置組件中包括的微電子元件210包括存儲裝置，所述存儲裝置包括但不限于動態(tài)隨機存取存儲器(DRAM)；靜態(tài)隨機存取存儲器(SRAM)；可擦除可編程只讀存儲器(EPROM)，例如，可以通過暴露于輻射下對這樣的存儲器進行擦除，或者可以通過電學手段對所述存儲器進行擦除和重新編程；或者閃速存儲器，這是一種形式的非易失性隨機存取存儲器，在所述存儲器中，能夠在不必對芯片重新編程的情況下存儲、修改和重寫數(shù)據(jù)。在具體的例子中，芯片沈20包括處理器，例如微處理器或微控制器元件等，所述處理器能夠結合疊置組件觀0中含有的存儲資源的使用訪問并執(zhí)行程序。在另一個例子中，芯片沈20可以含有在功能或電路上與微電子元件210中的一個或多個的電路匹配的電路。在這樣的情況下，芯片沈20可以充當通過引線沈66連接至其他微電子元件210的替換單元，其中，所述芯片沈20通過鍵合線沈04連接至所述互連元件。為了將芯片沈20設置成具有存在缺陷的微電子元件210的組件的修復替換單元，可以通過(例如)機械或激光技術使從所述存在缺陷的微電子元件延伸的引線與處于正面2622上的觸點電斷開?；蛘?，可以激活芯片2620或者存在缺陷的元件210的電可熔元件(例如，電熔斷器或抗熔斷器(antifuse))。可以將修復芯片沈20電連接為替代所述疊置組件的存在缺陷的芯片。圖27示出了圖沈所示的實施例的變型，其中，將芯片2720安裝成使其正面2722 的朝向遠離相鄰微電子元件210的正面沈22。鍵合線2704將芯片的焊盤2716連接至所述互連元件的觸點2706。在圖28所示的另一變型中，將連接至芯片2720的焊盤2704的鍵合線觀04連接至在所述疊置組件上露出的觸點2806。可以通過引線沈66將所述的露出的觸點觀06連接至所述疊置組件的微電子元件中的一個或多個?；蛘?，或此外，可以通過其他鍵合線觀14將所述露出的觸點觀06連接至所述互連元件。在圖四所示的另一變型中，通過導電物質(例如焊料球等)將在疊置組件230(如上文參考圖20所述)的背面四02上露出的引線四66的末端四68連接至互連元件四10 的觸點四06。圖30示出了圖四所示的實施例的變型，其中，通過從芯片2720上的焊盤延伸至所述互連元件的觸點3006的鍵合線3004將安裝到所述疊置組件的正面3001上的芯片2720直接電連接到所述互連元件3010。在圖31所示的另一變型中，芯片沈20被倒裝到所述疊置組件的正面3001上露出的引線沈66的末端或其他觸點上。在圖32所示的另一變型中，疊置組件280被倒裝到互連元件沈10上，其中，所述疊置組件的正面3201面對所述互連元件的正面洸01。在下述帶有編號的段落中將說明根據(jù)本發(fā)明的具體實施例的特征。一種疊置微電子封裝的制作方法，所述方法包括如下步驟通過將包括多個微電子元件的第一子組件疊置到包括多個微電子元件的第二子組件上而形成微電子組件，所述第一子組件的和所述第二子組件的所述多個微電子元件中的至少一些具有延伸至所述微電子元件的相應邊緣的跡線；在所述微電子組件內形成槽口，從而露出所述多個微電子元件中的至少一些的跡線；以及在所述槽口的側壁上形成引線，所述引線與所述跡線中的至少一些電連通。根據(jù)段落1所述的方法，其中，所述第一子組件和第二子組件包括鋸線，其中，在形成所述微電子組件的步驟中，使所述第一子組件的鋸線與所述第二子組件的鋸線對準， 并且在相應的組件的鋸線處形成槽口。根據(jù)段落1所述的方法，其中，所述槽口僅部分通過所述第一子組件延伸。根據(jù)段落3所述的方法，還包括完全貫穿所述第一組合件的鋸線進行劃片，以形成獨立的疊置封裝的步驟。根據(jù)段落1所述的方法，其中，所述第一和第二子組件的多個微電子元件中的至少一些包括在其相應的正面露出的觸點，其中，所述跡線中的至少一些與所述觸點中的至少一些電連接。根據(jù)段落1所述的方法，其中，在形成微電子組件的步驟中，通過粘合劑將所述第一子組件的第一面粘附至所述第二子組件的第二面。根據(jù)段落1所述的方法，其中，使所述第一子組件的跡線中的一些與所述第二組件的跡線中的一些偏離，并且使形成于所述槽口的側壁上的引線與所述子組件之一的跡線接觸，但是不與其他子組件的跡線接觸。一種疊置封裝的制造方法，包括如下步驟使第一晶片的鋸線與第二晶片的鋸線對準從而使一個晶片的鋸線位于另一個晶片的鋸線之上，所述第一和第二晶片中的每者具有朝向所述鋸線延伸的多條跡線；通過至少部分切開所述第一晶片和所述第二晶片的鋸線而露出所述多條跡線；以及使引線與所露出的多條跡線中的至少一些電連接。根據(jù)段落8所述的方法，其中，所述第一和第二晶片包括多個與所述多條跡線電接觸的微電子元件。根據(jù)段落9所述的方法，還包括在使第一晶片和第二晶片的鋸線對準之后，將所述第一晶片附著至所述第二晶片。根據(jù)段落9所述的方法，其中，所述引線包括延伸至所述晶片之一的正面的第一末端。根據(jù)段落11所述的方法，其中，所述引線的第一末端包括用于附著至額外的微電子器件的焊料凸塊。根據(jù)段落8所述的方法，還包括使至少一個額外晶片的鋸線與所述第一和第二晶片的鋸線對準，其中，在使所述第一和第二晶片的多條跡線露出的步驟中，還使至少一個額外晶片的多條跡線露出。一種疊置微電子封裝，包括相互耦合的第一子組件和第二子組件，所述第一和第二子組件中的每者包括至少一個邊緣和在相應的至少一個邊緣處露出的多條跡線；附著至所述第一子組件和第二子組件的多條跡線中的至少一些的多條引線，其中，所述多條引線圍繞所述第一子組件和第二子組件二者的至少一個邊緣延伸。根據(jù)段落14所述的疊置微電子封裝，其中，所述第一子組件和第二子組件中的每者包括至少一個微電子芯片。根據(jù)段落15所述的疊置微電子封裝，其中，所述第一子組件和第二子組件的微電子芯片中的每者包括正面、朝向相反的背面和在所述微電子芯片的正面中的每者上露出的多個觸點，其中，所述第一子組件和第二子組件的多條跡線從在所述微電子芯片的正面上露出的多個觸點向外延伸。根據(jù)段落16所述的疊置微電子封裝，其中，所述第一子組件和第二子組件中的每者包括至少一個額外邊緣，其中，所述第一和第二子組件中的每者的多條跡線中的至少一些延伸至所述第一和第二組件的所述至少一個額外邊緣。根據(jù)段落17所述的疊置微電子封裝，其中，所述多條引線中的至少一些圍繞所述第一和第二子組件的所述至少一個額外邊緣延伸。根據(jù)段落18所述的疊置微電子封裝，其中，所述第二子組件包括正表面，其中，所述多條引線具有在所述第二子組件的正表面露出的第一末端。根據(jù)段落19所述的疊置微電子封裝，還包括附著至所述第一和第二子組件的至少一個額外子組件，其中，所述至少一個額外子組件與所述多條引線中的至少一些電連通。一種疊置微電子封裝的制作方法，所述方法包括如下步驟通過將包括多個微電子元件的第一子組件疊置到襯底上、將包括多個微電子元件的第二子組件疊置到所述第一子組件之上而形成微電子組件，所述第一子組件的和所述第二子組件的所述多個微電子元件中的至少一些具有延伸至所述微電子元件的相應邊緣的跡線；在所述微電子組件內形成槽口，從而露出所述多個微電子元件中的至少一些的跡線；以及在所述槽口的側壁上形成引線，所述引線與所述跡線中的至少一些電連通。
根據(jù)段落21所述的方法，其中，所述襯底、第一子組件和第二子組件包括鋸線，其中，在形成所述微電子組件的步驟中，使所述第一子組件的鋸線與所述襯底的鋸線對準，使所述第二子組件的鋸線與所述第一子組件的鋸線對準，并且在相應的子組件的鋸線處形成槽口。根據(jù)段落22所述的方法，其中，部分通過所述襯底形成與所述襯底的鋸線對準的釋放溝道。根據(jù)段落21所述的方法，其中，所述引線包括延伸至所述第二子組件的上面的第
一末端。根據(jù)段落M所述的方法，其中，所述引線包括延伸至所述襯底的上面的第二末端。根據(jù)段落23所述的方法，其中，所述的形成槽口的步驟不包括在所述襯底內形成槽口。根據(jù)段落22所述的方法，還包括貫穿所述襯底的鋸線進行劃片，以形成獨立的疊置封裝的步驟。根據(jù)段落21所述的方法，其中，在形成微電子組件的步驟中，通過粘合劑將所述第一子組件的第一面粘附至所述襯底的第二面。根據(jù)段落21所述的方法，其中，所述第一子組件和所述第二子組件的多個微電子元件中的至少一些具有跨越所述第一子組件和所述第二子組件的所述鋸線延伸的跡線。
根據(jù)段落21所述的方法，其中，所述的形成槽口的步驟包括至少在所述第一子組件內形成初始槽口，以露出所述跡線，并采用粘合劑填充所述初始槽口，以覆蓋所述跡線， 以及至少在所述第二子組件內形成初始槽口，以露出所述跡線，并采用粘合劑填充所述初始槽口，以覆蓋所述跡線，以及在所述粘合劑內形成所述槽口，以露出所述多個微電子元件中的至少一些的跡線。一種微電子子組件的制作方法，所述方法包括如下步驟在包括多個微電子元件的第一子組件內形成初始槽口，所述子組件具有延伸至所述微電子元件的相應邊緣的跡線，由此露出所述跡線；采用粘合劑填充所述初始槽口，以覆蓋所述跡線；以及在所述粘合劑內形成槽口，以露出所述多個微電子元件中的至少一些的跡線。根據(jù)段落30所述的方法，其中，通過蝕刻形成所述初始槽口。根據(jù)段落31所述的方法，其中，在蝕刻所述槽口之后，所述跡線基本上保持原樣。一種疊置微電子封裝，包括相互疊置的四個子組件和襯底，每一子組件包括至少一個微電子芯片；所述封裝具有不超過1 微米的疊置體厚度。一種疊置微電子封裝，包括相互疊置的四個子組件，每一子組件包括至少一個微電子芯片；所述封裝具有不超過125微米的疊置體厚度。一種疊置微電子封裝的制作方法，所述方法包括如下步驟通過將包括多個微電子元件的第一子組件疊置到襯底的粘合層上來形成微電子組件，所述第一子組件的多個微電子元件中的至少一些具有延伸至所述微電子元件的相應邊緣的跡線；之后，在所述第一子組件內形成初始槽口，以露出所述跡線，并在所述第一子組件上涂覆粘合層，從而采用粘合劑填充所述初始槽口，并覆蓋所述跡線；之后，將包括多個微電子元件的第二子組件疊置到所述第一子組件的所述粘合層上，所述第一子組件的多個微電子元件中的至少一些具有；之后，在所述第二子組件內形成初始槽口，以露出所述跡線，并在所述第二子組件上涂覆粘合層，從而采用粘合劑填充所述初始槽口，并覆蓋所述跡線；之后，在所述粘合層內形成槽口，以露出所述多個微電子元件中的至少一些的跡線；以及在所述槽口的側壁上形成引線，所述引線與所述跡線中的至少一些電連通。根據(jù)段落36所述的方法，其中，所述襯底、第一子組件和第二子組件包括鋸線，其中，在疊置所述微電子組件之后，使所述襯底、第一子組件和第二子組件的鋸線對準，并且， 當在所述第二子組件上涂覆粘合層之后，在相應的子組件的鋸線處形成所述槽口。根據(jù)段落37所述的方法，其中，在將所述第一子組件疊置到所述襯底的粘合層上之前，部分通過所述襯底形成與所述襯底的鋸線對準的釋放通道。根據(jù)段落37所述的方法，還包括貫穿所述襯底的鋸線進行劃片，以形成獨立的疊置封裝的步驟。 根據(jù)段落36所述的方法，其中，所述的形成槽口的步驟不包括在所述襯底內形成槽口。根據(jù)段落38所述的方法，其中，所述的形成槽口的步驟不包括在所述襯底內形成槽口。根據(jù)段落36所述的方法，其中，所述第一子組件和所述第二子組件的多個微電子元件中的至少一些具有跨越所述第一子組件和所述第二子組件的所述鋸線延伸的跡線。盡管已經參考具體實施例描述了本發(fā)明，但是應當理解，這些實施例只是對本發(fā)明的原理和應用進行了舉例說明。因此，應當理解，在不背離權利要求界定的本發(fā)明的精神和范圍的情況下，可以對所述示范性實施例做出很多修改，也可以設想很多其他布置。
權利要求
1.一種疊置微電子組件，包括第一疊置子組件和位于所述第一疊置子組件的部分上的第二疊置子組件，每一疊置子組件至少包括具有面的第一微電子元件和具有位于所述第一微電子元件的面上并與之平行的面的第二微電子元件，所述第一和第二微電子元件中的每者具有從相應的面延伸開的邊緣和在相應的面上圍繞至少一個相應的邊緣延伸的多條跡線，所述第一和第二疊置子組件中的每者包括連接到所述多條跡線中的至少一些的觸點；以及使所述第一疊置子組件的觸點與所述第二疊置子組件的觸點導電連接的鍵合線。
2.如權利要求1所述的疊置微電子組件，其中，所述第一和第二子組件中的每者都具有面，多個觸點中的至少一些在所述第一和第二子組件的所述面的至少其中之一上露出。
3.如權利要求1所述的疊置微電子組件，其中，所述第一和第二疊置子組件中的每者具有面和從所述面延伸開的邊緣，其中，所述第一疊置子組件的所述面延伸到所述第二疊置子組件的所述面之外，從而使所述第一疊置子組件的所述面上的觸點在所述第二疊置子組件的所述面之外露出。
全文摘要
根據(jù)本發(fā)明的一個方面，提供了一種疊置微電子封裝(280)，其可以包括多個子組件(210)，例如，第一子組件和位于第一子組件之下的第二子組件。所述第二子組件的正面可以面對所述第一子組件的背面。所述第一和第二子組件中的每者可以包括多個在所述正面露出的正面觸點(2668)、至少一個邊緣以及圍繞相應的所述至少一個邊緣延伸的多條正面跡線(2666)。所述第二子組件可以具有多個在所述背面露出的背面觸點(2968)。所述第二子組件還可以具有多條從所述背面觸點圍繞所述至少一個邊緣延伸的背面跡線(2966)。所述背面跡線可以延伸至所述第一或第二子組件的至少其中之一的多個正面觸點中的至少一些。
文檔編號H01L23/48GK102386173SQ20111037072
公開日2012年3月21日 申請日期2007年10月9日 優(yōu)先權日2006年10月10日
發(fā)明者B·哈巴, V·奧加涅相 申請人:泰塞拉公司