專利名稱：基于埋層n型阱的異質(zhì)結(jié)1t-dram結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種無電容DRAM的結(jié)構(gòu)，尤其涉及一種基于埋層N型阱的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)以及形成該結(jié)構(gòu)的方法。
背景技術(shù)：
隨著半導(dǎo)體集成電路器件特征尺寸的不斷縮小，傳統(tǒng)1T/1C嵌入式DRAM單元為了獲得足夠的存儲電容量(一般要求30fF/celI)，其電容制備工藝(堆疊電容或者深溝槽式電容)將越來越復(fù)雜，并且與邏輯器件工藝兼容性越來越差。因此，與邏輯器件兼容性良好的無電容DRAM (Capacitorless DRAM)將在VLSI中高性能的嵌入式DRAM領(lǐng)域具有良好發(fā)展前景。其中 IT-DRAM (One Transistor Dynamic Random Access Memory)因其 cellsize只有4F2而成為目前無電容DRAM的研究熱點。IT-DRAM 一般為一個SOI浮體(floating body) NM0SFET晶體管或者帶埋層N型阱的NM0SFET晶體管，當對其體區(qū)充電，即體區(qū)孔穴的積累來完成寫“1”，這時由于體區(qū)孔穴積累而造成襯底偏置效應(yīng)，導(dǎo)致晶體管的閾值電壓降低。當對其體區(qū)放電，即通過體漏PN結(jié)正偏將其體區(qū)積累的孔穴放掉來完成寫“0”，這時襯底效應(yīng)消失，閾值電壓恢復(fù)正常，開啟電流增大。而讀操作是讀取該晶體管開啟狀態(tài)時的源漏電流，由于“I”和“O”狀態(tài)的閾值電壓不同，兩者源漏電流也不一樣，當較大時即表示讀出的是“1”，而較小時即表示讀出的是“O”。IT-DRAM的工作特性在以下論文中有詳細描述Ohsawa， T. ; et al. Memorydesign using a one~transistor gain cell on SOI，Solid-State Circuits， IEEEJournal, Nov 2002，Volume: 37 Issue: 11 ， page: 1510 - 1522。根據(jù)寫“I”操作方法的不同，IT-DRAM可以分為兩類，一類采用晶體管工作于飽和區(qū)時通過碰撞電離(impact-ionization)在體區(qū)積累孔穴,一類采用GIDL效應(yīng)使體區(qū)積累孔穴。采用碰撞電離效應(yīng)的IT-DRAM是目前IT-DRAM的研究熱點。目前常規(guī)的帶埋層NWell阱的NM0SFET晶體管IT-DRAM結(jié)構(gòu)需要在以下幾方面做進一步改善以提高性能
1、體區(qū)電勢受體區(qū)與埋層N型阱的孔穴勢壘、體區(qū)與源和漏的孔穴勢壘限制，由于常規(guī)硅半導(dǎo)體禁帶寬度有限，體電勢的變化受到限制，閾值電壓的變化較小(一般只有0. 3V左右)，這使得讀出的信號電流較??；
2、在該IT-DRAM工作時，埋層N型阱需要接正電壓，以使P型體區(qū)和埋層N型阱所形成的PN結(jié)反偏，但其必然具有一個PN結(jié)反偏電流，從而造成體區(qū)積累的孔穴流失，因此，需盡量減小該反偏電流。同理，也需盡量減小體區(qū)與源、漏的漏電流，以提高IT-DRAM的停留時間。
發(fā)明內(nèi)容
本發(fā)明提供一種基于埋層N型阱的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)，對目前常規(guī)的帶埋層N型阱的NMOSFET晶體管IT-DRAM結(jié)構(gòu)進行改善，提出增大帶埋層N型阱的NM0SFET晶體管的IT-DRAM閾值電壓的變化范圍,使得讀出的信號電流變大，即可增大了信號裕度。減小了體區(qū)與埋層N型阱之間、體區(qū)與源和漏之間的漏電流，增大了 IT-DRAM的停留時間。本發(fā)明的一個目的在于提供一種基于埋層N型阱的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)，包括 一 P型硅襯底、一 N阱區(qū)埋層，所述N阱區(qū)埋層覆蓋在P型硅襯底上；
一 P型硅層，所述P型硅層覆蓋在N阱區(qū)埋層上，所述P型硅層上設(shè)有柵極以及位于柵極兩側(cè)的側(cè)墻，所述柵極兩側(cè)的P型硅層上分別設(shè)有淺溝槽，所述淺溝槽的底部低于N阱區(qū)埋層的上表面且不低于N阱區(qū)埋層的下表面；所述柵極和兩側(cè)淺溝槽之間分別設(shè)有源漏區(qū)。在上述提供的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)中，所述的源漏區(qū)材質(zhì)為N+型碳化硅。在上述提供的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)中，所述的N+型碳化硅源漏區(qū)中碳的化學(xué)摩爾比為O. 01% 10%。 在上述提供的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)中，所述的N阱區(qū)埋層的厚度大于10nm，P型硅層的厚度大于30nm。本發(fā)明的另外一個目的在于提供一種形成上述結(jié)構(gòu)的方法，包括以下順序步驟 步驟I :在依次覆蓋N型碳化硅層和P型硅層的P型硅襯底上形成淺溝槽，所述淺溝槽
設(shè)置在N型碳化娃層和P型娃層中，淺溝槽的底部低于N型碳化娃層的上表面且不低于N型碳化硅層的下表面，所述N型碳化硅層設(shè)置在P型硅襯底和P型硅層之間。步驟2 :進行柵極工藝在P型硅層上形成柵極，在柵極和P型硅層上涂覆一層光刻膠，對光刻膠進行刻蝕形成第一開口，所述第一開口內(nèi)暴露出柵極和P型娃層。步驟3，通過第一開口對P型硅層進行輕摻雜工藝注入N型離子形成淺摻雜源漏區(qū)；形成淺摻雜源漏區(qū)后，通過第一開口對淺摻雜源漏區(qū)注入低能量的碳離子形成N型碳化硅源漏區(qū)，之后去除剩余的光刻膠并在柵極兩側(cè)形成側(cè)墻。步驟4，在柵極及側(cè)墻和P型硅層上涂覆一層光刻膠，對光刻膠進行刻蝕形成第二開口，所述第二開口內(nèi)暴露出柵極及側(cè)墻和N+型碳化硅源漏區(qū)。步驟5，通過第二開口進行重摻雜工藝注入N型離子形成重摻雜源漏區(qū)，形成重摻雜源漏區(qū)后，通過第二開口對重摻雜源漏區(qū)注入高能量的碳離子形成N+型碳化硅源漏區(qū)，去除剩余的光刻膠并進行退火工藝形成N+碳化硅源漏區(qū)。將上面所形成的結(jié)構(gòu)中的源極接地、漏極接位線、柵極接字線即可，形成IT-DRAM單元。其中形成上面所述覆蓋有N型碳化硅層和P型硅層的P型硅襯底制備方法可以是在P型娃襯底上外延一層N型碳化娃層,之后再在N型碳化娃層上外延生長一層P型娃層。此外，也可以通過在P型硅襯底上先后進行N-阱離子植入和碳離子植入，后退火以激活植入雜質(zhì)從而形成N型碳化硅層和P型硅層來形成。在上面所提到的形成上述結(jié)構(gòu)的方法中，所提到的N型碳化硅層的厚度大于10nm，其中N型碳化硅層的碳化學(xué)摩爾比為O. 01% 10%。在上面所提到的形成上述結(jié)構(gòu)的方法中，所提到的P型硅層的厚度大于30nm。本發(fā)明提供的基于埋層N型阱的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)采用N型碳化硅作為N阱區(qū)埋層和采用N+型碳化硅作為源漏區(qū)，有效增大了體區(qū)與N阱區(qū)埋層埋層之間、體區(qū)與源和漏之間的孔穴勢壘，從而有效增大IT-DRAM單元的體電勢的變化范圍，進而有效增大其閾值電壓的變化范圍，增大了信號裕度。同時，由于增大了體區(qū)與埋層N型Well阱之間、體區(qū)與源和漏之間的孔穴勢壘，有效減小了體區(qū)與埋層N型阱之間、體區(qū)與源和漏之間的漏電流，增大了 IT-DRAM的停留時間。
圖I是本發(fā)明中覆蓋有N型碳化硅層和P型硅層的P型硅襯底結(jié)構(gòu)示意圖。圖2是本發(fā)明中形成淺溝槽后的結(jié)構(gòu)示意圖。圖3是本發(fā)明中形成第一開口后的結(jié)構(gòu)示意圖。圖4是本發(fā)明中清除多余光刻膠形成柵極側(cè)墻后的結(jié)構(gòu)示意圖。圖5是本發(fā)明中形成第二開口后的結(jié)構(gòu)示意圖。圖6是本發(fā)明提供的基于埋層N型阱的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)的示意圖 圖7是通過本發(fā)明提供的方法所形成IT-DRAM單元的結(jié)構(gòu)示意圖。
具體實施例方式本發(fā)明提供一種基于埋層N型講的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu),包括一 P型娃襯底、一 N阱區(qū)埋層，所述N阱區(qū)埋層覆蓋在P型硅襯底上；一 P型硅層，所述P型硅層覆蓋在N阱區(qū)埋層上，所述P型硅層上設(shè)有柵極以及位于柵極兩側(cè)的側(cè)墻，所述柵極兩側(cè)的P型硅層上分別設(shè)有淺溝槽，所述淺溝槽的底部低于N阱區(qū)埋層的上表面且不低于N阱區(qū)埋層的下表面；所述柵極和兩側(cè)淺溝槽之間分別設(shè)有源漏區(qū)。針對目前常規(guī)的帶埋層N型阱的NMOSFET晶體管IT-DRAM結(jié)構(gòu)所需要進一步改善的兩個方面，從能帶工程出發(fā)，本發(fā)明提出一種埋層N型阱和源漏區(qū)采用寬禁帶的半導(dǎo)體材料，即采用異質(zhì)結(jié)的方法來改善常規(guī)IT-DRAM的性能，并提出其制備方法。從理論上講，如果用比硅的禁帶更寬的能帶工程材料就可以實現(xiàn)增大孔穴勢壘。同時為了不影響NMOS的閾值電壓，該寬禁帶材料的導(dǎo)帶需要和硅的相同或相近，即只需要價帶比娃來得低。碳化娃就具有禁帶比娃寬、導(dǎo)帶和娃基本相等，而價帶低于娃的特點。通過調(diào)節(jié)SipxCx中Si和C的化學(xué)摩爾比(即X值)，碳化娃的價帶小于娃的價帶約0eV 0. 5eV之間。本發(fā)明采用N型碳化硅作為埋層N型阱，采用N+型碳化硅作為源漏區(qū)，有效增大了體區(qū)與埋層N型阱之間、體區(qū)與源和漏之間的孔穴勢壘，從而有效增大IT-DRAM單元的體電勢的變化范圍，進而有效增大其閾值電壓的變化范圍，使得讀出的信號電流變大，即增大了信號裕度。同時，由于增大了體區(qū)與埋層N型阱之間、體區(qū)與源和漏之間的孔穴勢壘，有效減小了體區(qū)與埋層N型阱之間、體區(qū)與源和漏之間的漏電流，增大了 IT-DRAM的停留時間。下面通過實施例來進一步說明本發(fā)明，以便更好理解本發(fā)明創(chuàng)造的內(nèi)容，但是下述實施例并不限制本發(fā)明的保護范圍。實施例I
先在P型娃襯底上外延一層N型碳化娃層,其中N型碳化娃層的厚度為20nm,N型碳化硅層的碳化學(xué)摩爾比為8%。在形成的的N型碳化硅層上再外延一層P型硅層，P型硅層得厚度為40mm。形成的三層結(jié)構(gòu)如圖I所示。、
如圖2所示，在依次覆蓋N型碳化硅層和P型硅層的P型硅襯底上形成淺溝槽，淺溝槽設(shè)置在N型碳化硅層和P型硅層中，淺溝槽的底部低于N型碳化硅層的上表面且不低于N型碳化娃層的下表面。如圖3所示，進行柵極工藝在P型硅層上形成柵極，在柵極和P型硅層上涂覆一層光刻膠。對光刻膠進行刻蝕形成第一開口，在第一開口內(nèi)暴露出柵極、P型娃層和部分淺溝槽。通過第一開口對P型硅層進行輕摻雜工藝注入N型離子形成淺摻雜源漏區(qū)。形成淺摻雜源漏區(qū)后，通過第一開口對淺摻雜源漏區(qū)注入低能量的碳離子形成N型碳化硅源漏區(qū)， 之后去除剩余的光刻膠并在柵極兩側(cè)形成側(cè)墻，具體結(jié)構(gòu)如圖4所示。如圖5所示，在柵極及側(cè)墻和P型硅層上涂覆一層光刻膠，對光刻膠進行刻蝕形成第二開口，在第二開口內(nèi)暴露出柵極及側(cè)墻、N+型碳化硅源漏區(qū)和部分淺溝槽。通過第二開口進行重摻雜工藝注入N型離子形成重摻雜源漏區(qū)，形成重摻雜源漏區(qū)后，通過第二開口對重摻雜源漏區(qū)注入高能量的碳離子形成N+型碳化硅源漏區(qū)，去除剩余的光刻膠并進行退火工藝形成N+碳化硅源漏區(qū)，即形成如圖6所示的本發(fā)明所提供基于埋層N型阱的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)。將上面所形成的結(jié)構(gòu)中的源極接地、漏極接位線、柵極接字線即可，形成IT-DRAM單元，具體結(jié)構(gòu)如圖7所示。實施例2
先對P型硅襯底上進行N-阱離子植入和碳離子植入，使得所形成的N型碳化硅層的碳化學(xué)摩爾比為6%。再對P型硅襯底進行退火以激活植入雜質(zhì)從而形成N型碳化硅層和P型娃層，所形成的N型碳化娃層的厚度為25nm、P型娃層得厚度為35mm。形成的三層結(jié)構(gòu)如圖I所示。如圖2所示，在依次覆蓋N型碳化硅層和P型硅層的P型硅襯底上形成淺溝槽，淺溝槽設(shè)置在N型碳化硅層和P型硅層中，淺溝槽的底部低于N型碳化硅層的上表面且不低于N型碳化娃層的下表面。如圖3所示，進行柵極工藝在P型硅層上形成柵極，在柵極和P型硅層上涂覆一層光刻膠。對光刻膠進行刻蝕形成第一開口，在第一開口內(nèi)暴露出柵極、P型娃層和部分淺溝槽。通過第一開口對P型硅層進行輕摻雜工藝注入N型離子形成淺摻雜源漏區(qū)。形成淺摻雜源漏區(qū)后，通過第一開口對淺摻雜源漏區(qū)注入低能量的碳離子形成N型碳化硅源漏區(qū)，之后去除剩余的光刻膠并在柵極兩側(cè)形成側(cè)墻，具體結(jié)構(gòu)如圖4所示。如圖5所示，在柵極及側(cè)墻和P型硅層上涂覆一層光刻膠，對光刻膠進行刻蝕形成第二開口，在第二開口內(nèi)暴露出柵極及側(cè)墻、N+型碳化硅源漏區(qū)和部分淺溝槽。通過第二開口對重摻雜工藝注入N型離子形成重摻雜源漏區(qū)，形成淺摻雜源漏區(qū)后，通過第二開口對重摻雜源漏區(qū)注入高能量的碳離子形成N+型碳化硅源漏區(qū)，去除剩余的光刻膠并進行退火工藝形成N+碳化硅源漏區(qū)，即形成如圖6所示的本發(fā)明所提供基于埋層N型阱的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)。將上面所形成的結(jié)構(gòu)中的源極接地、漏極接位線、柵極接字線即可，形成IT-DRAM單元，具體結(jié)構(gòu)如圖7所示。以上對本發(fā)明的具體實施例進行了詳細描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實施例。對于本領(lǐng)域技術(shù)人員而言，任何對本發(fā)明進行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種基于埋層N型阱的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)，其特征在于，包括 一 P型硅襯底、一 N阱區(qū)埋層，所述N阱區(qū)埋層覆蓋在P型硅襯底上； 一 P型硅層，所述P型硅層覆蓋在N阱區(qū)埋層上，所述P型硅層上設(shè)有柵極以及位于柵極兩側(cè)的側(cè)墻，所述柵極兩側(cè)的P型硅層上分別設(shè)有淺溝槽，所述淺溝槽的底部低于N阱區(qū)埋層的上表面且不低于N阱區(qū)埋層的下表面；所述柵極和兩側(cè)淺溝槽之間分別設(shè)有源漏區(qū)。
2.根據(jù)權(quán)利要求I所述的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)，其特征在于，所述源漏區(qū)材質(zhì)為N+型碳化娃。
3.根據(jù)權(quán)利要求2所述的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)，其特征在于，所述N+型碳化硅源漏區(qū)中碳的化學(xué)摩爾比為0. 01% 10%。
4.根據(jù)權(quán)利要求I所述的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)，其特征在于，所述N阱區(qū)埋層的厚度大于 IOnm0
5.根據(jù)權(quán)利要求I所述的異質(zhì)結(jié)IT-DRAM結(jié)構(gòu)，其特征在于，所述P型硅層的厚度大于30nmo
6.一種形成權(quán)利要求I所述結(jié)構(gòu)的方法，其特征在于，包括以下順序步驟 步驟I :在依次覆蓋N型碳化硅層和P型硅層的P型硅襯底上形成淺溝槽，所述淺溝槽設(shè)置在N型碳化娃層和P型娃層中，淺溝槽的底部低于N型碳化娃層的上表面且不低于N型碳化硅層的下表面，所述N型碳化硅層設(shè)置在P型硅襯底和P型硅層之間； 步驟2 :進行柵極工藝在P型硅層上形成柵極，在柵極和P型硅層上涂覆一層光刻膠，對光刻膠進行刻蝕形成第一開口，所述第一開口內(nèi)暴露出柵極和P型娃層； 步驟3，通過第一開口對P型硅層進行輕摻雜工藝注入N型離子形成淺摻雜源漏區(qū)；形成淺摻雜源漏區(qū)后，通過第一開口對淺摻雜源漏區(qū)注入低能量的碳離子形成N型碳化硅源漏區(qū)，之后去除剩余的光刻膠并在柵極兩側(cè)形成側(cè)墻； 步驟4，在柵極及側(cè)墻和P型硅層上涂覆一層光刻膠，對光刻膠進行刻蝕形成第二開口，所述第二開口內(nèi)暴露出柵極及側(cè)墻和N+型碳化硅源漏區(qū)； 步驟5，通過第二開口對重摻雜工藝注入N型離子形成重摻雜源漏區(qū)，形成重摻雜源漏區(qū)后，通過第二開口對重摻雜源漏區(qū)注入高能量的碳離子形成N+型碳化硅源漏區(qū)，去除剩余的光刻膠并進行退火工藝形成N+碳化硅源漏區(qū)。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述覆蓋有N型碳化硅層和P型硅層的P型娃襯底制備方法為在P型娃襯底上外延一層N型碳化娃層,之后再在N型碳化娃層上外延生長一層P型娃層。
8.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述覆蓋有N型碳化硅層和P型硅層的P型硅襯底制備方法為在P型硅襯底上先后進行N-阱離子植入和碳離子植入，后退火以激活植入雜質(zhì)從而形成N型碳化硅層和P型硅層。
9.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述N型碳化硅層的厚度大于10nm，其中N型碳化硅層的碳化學(xué)摩爾比為0. oi°/rio%。
10.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述P型硅層的厚度大于30nm。
全文摘要
本發(fā)明提供一種基于埋層N型阱的異質(zhì)結(jié)1T-DRAM結(jié)構(gòu)，包括一P型硅襯底、一N阱區(qū)埋層，所述N阱區(qū)埋層覆蓋在P型硅襯底上；一P型硅層，所述P型硅層覆蓋在N阱區(qū)埋層上，所述P型硅層上設(shè)有柵極以及位于柵極兩側(cè)的側(cè)墻，所述柵極兩側(cè)的P型硅層上分別設(shè)有淺溝槽，所述淺溝槽的底部低于N阱區(qū)埋層的上表面且不低于N阱區(qū)埋層的下表面；所述柵極和兩側(cè)淺溝槽之間分別設(shè)有源區(qū)和漏區(qū)。本發(fā)明提供的基于埋層N型阱的異質(zhì)結(jié)1T-DRAM結(jié)構(gòu)采用N型碳化硅作為N阱區(qū)埋層和采用N+型碳化硅作為源漏區(qū)，有效增大了體區(qū)與N阱區(qū)埋層埋層之間、體區(qū)與源和漏之間的孔穴勢壘，從而有效增大1T-DRAM單元的體電勢的變化范圍，進而有效增大其閾值電壓的變化范圍，增大了信號裕度。
文檔編號H01L29/12GK102637730SQ20111031434
公開日2012年8月15日 申請日期2011年10月17日 優(yōu)先權(quán)日2011年10月17日
發(fā)明者陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司