專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法。
背景技術(shù)：
作為半導(dǎo)體存儲器件的一種，已知有例如NAND型閃速存儲器。NAND型閃速存儲器在便攜信息終端和/或存儲卡等各種領(lǐng)域中使用。另一方面，作為實現(xiàn)系統(tǒng)LSI的高集成化和/或大容量化的方法，可使用例如多芯片封裝體(MCP =Multi Chip Package)。通過由MCP構(gòu)成NAND型閃速存儲器等半導(dǎo)體存儲器件，可實現(xiàn)高集成化和/或大容量化。

發(fā)明內(nèi)容
本發(fā)明的實施方式提供在降低制造成本的同時可使層疊芯片所包括的不良半導(dǎo)體芯片不激活的半導(dǎo)體器件及其制造方法。本發(fā)明的實施方式的半導(dǎo)體器件，具備將多個半導(dǎo)體芯片層疊而構(gòu)成的層疊芯片和在上述多個半導(dǎo)體芯片分別設(shè)置且使不良的半導(dǎo)體芯片不激活的多個不激活電路，上述多個半導(dǎo)體芯片分別具有多個半導(dǎo)體基板和在上述多個半導(dǎo)體基板內(nèi)形成的多個貫通電極，上述多個貫通電極電連接。根據(jù)本發(fā)明的實施方式，可提供在降低制造成本的同時可使層疊芯片所包括的不良半導(dǎo)體芯片不激活的半導(dǎo)體器件及其制造方法。


圖1是表示多芯片封裝體的結(jié)構(gòu)的剖視圖。圖2是表示多芯片封裝體的構(gòu)成的俯視圖。圖3是表示半導(dǎo)體芯片的構(gòu)成的剖視圖。圖4是表示NAND型閃速存儲器的構(gòu)成的方框圖。圖5是表示不激活電路的一個實例的電路圖。圖6是表示多芯片封裝體的制造方法的流程圖。圖7是表示多芯片封裝體的制造工序的立體圖。圖8是表示多芯片封裝體的制造工序的剖視圖。圖9是表示多芯片封裝體的制造工序的剖視圖。圖10是表示多芯片封裝體的制造工序的剖視圖。圖11是表示多芯片封裝體的制造工序的剖視圖。圖12是表示多芯片封裝體的制造工序的立體圖。圖13是表示多芯片封裝體的制造工序的立體圖。
具體實施方式
(第一實施方式)(1)多芯片封裝體(MCP) 10的結(jié)構(gòu)圖1是表示本實施方式涉及的多芯片封裝體10的結(jié)構(gòu)的剖視圖。圖2是表示多芯片封裝體10的構(gòu)成的俯視圖。多芯片封裝體10具備將多個半導(dǎo)體芯片21在縱向上層疊的層疊芯片(多芯片)20。再有，在圖1中，作為一個實例而圖示將四個半導(dǎo)體芯片21-1 21-4層疊的層疊芯片20，但是，對于半導(dǎo)體芯片21的數(shù)量沒有特別限制。已層疊的半導(dǎo)體芯片21-1 21-4通過后述的貫通電極(貫通過孔插塞)31和凸部30而電連接。層疊芯片20經(jīng)多個焊盤36而與多個鍵合線12的一端電連接。多個鍵合線12的另一端與多個輸入輸出銷11電連接。層疊芯片20、輸入輸出銷11的一部分以及鍵合線12通過例如包含模制樹脂的密封材料13來密封。圖3是表示半導(dǎo)體芯片21的構(gòu)成的剖視圖。半導(dǎo)體芯片21具備包括例如硅(Si) 基板的半導(dǎo)體基板33、在半導(dǎo)體基板33上形成的半導(dǎo)體元件以及布線層等。在半導(dǎo)體元件中，包括MOS(金屬氧化物半導(dǎo)體)晶體管、二極管、邏輯電路、存儲元件等。在圖3中，示出 MOS晶體管Tr來作為半導(dǎo)體元件的一個實例。在半導(dǎo)體基板33內(nèi)，設(shè)有將相鄰的半導(dǎo)體元件電分離的元件分離絕緣層38。MOS 晶體管Tr設(shè)置在半導(dǎo)體基板33的表面區(qū)域中的沒有設(shè)置元件分離絕緣層38的元件區(qū)域 (有源區(qū)域)。MOS晶體管Tr具備在半導(dǎo)體基板33內(nèi)互相離開地形成的源區(qū)域S和漏區(qū)域 D以及在源區(qū)域S和漏區(qū)域D間的半導(dǎo)體基板33上隔著柵絕緣膜而形成的柵電極G。在半導(dǎo)體基板33內(nèi)，設(shè)有將其貫通的貫通電極(貫通過孔插塞)31。在貫通電極 (thorough electrode) 31和半導(dǎo)體基板33之間，設(shè)有絕緣膜32。在貫通電極31之上，設(shè)有第一級布線層34。在第一級布線層34的上方，設(shè)有第二級布線層35。第一級布線層34 和第二級布線層35通過過孔插塞而電連接。在第二級布線層35的上方，設(shè)有構(gòu)成為第三級布線層的焊盤36。第二級布線層35和焊盤36通過過孔插塞而電連接。再有，對于布線層的層疊數(shù)沒有特別限定，可以是三層以上，也可以是少于三層。半導(dǎo)體芯片21-1的貫通電極31和半導(dǎo)體芯片21-2的焊盤36通過凸部(突起狀電極)30電連接。凸部30包括例如焊料球。在半導(dǎo)體基板33和焊盤36之間，由層間絕緣層37填滿。在如此構(gòu)成的層疊芯片20中，通過貫通半導(dǎo)體基板33地形成的貫通電極31， 而可將半導(dǎo)體芯片21間以最短距離電連接。作為使用貫通電極31連接的布線，可以是電源線，也可以是信號線。其次，對裝載于半導(dǎo)體芯片21的電路構(gòu)成進(jìn)行說明。在本實施方式中，作為在半導(dǎo)體芯片21上裝載的電路，以NAND型閃速存儲器為例進(jìn)行說明。圖4是表示NAND型閃速存儲器的構(gòu)成的方框圖。半導(dǎo)體芯片21具備被施加電源電壓Vcc的焊盤40、被施加接地電壓Vss的焊盤 41和被輸入各種控制信號以及數(shù)據(jù)并且輸出數(shù)據(jù)的多個焊盤42。焊盤40經(jīng)切斷用布線43 而與電路部50連接。對切斷用布線43在后面描述。焊盤41和42與電路部50連接。在電路部50，包括構(gòu)成NAND型閃速存儲器的各種電路51 59。存儲單元陣列 51通過將例如多個浮置柵型存儲單元矩陣狀地排列而構(gòu)成。行譯碼器(包括字線驅(qū)動電路)52驅(qū)動在存儲單元陣列51配置的字線和選擇柵線。讀出放大器電路53具備例如一頁大小的讀出放大器和數(shù)據(jù)保持電路，構(gòu)成對存儲單元陣列51以頁為單位進(jìn)行數(shù)據(jù)寫入和數(shù)據(jù)讀出的頁緩沖器。由讀出放大器電路53讀出的一頁大小的讀出數(shù)據(jù)被列譯碼器(列選通器) 選擇，向I/O緩沖器55輸送。向I/O緩沖器55輸送的讀出數(shù)據(jù)從焊盤42所包括的I/O端子向外部輸出。向I/O端子輸入的寫入數(shù)據(jù)由列譯碼器M選擇，向讀出放大器電路53載入。 在讀出放大器電路53載入一頁大小的寫入數(shù)據(jù)，其保持到寫入循環(huán)結(jié)束為止。地址信號經(jīng)焊盤42向I/O緩沖器55輸入，然后，由地址保持電路56保持。由地址保持電路56保持的地址信號被輸送到行譯碼器52和列譯碼器M?？刂齐娐?7根據(jù)芯片使能信號/CE、寫入使能信號/WE、讀出使能信號/RE、地址鎖存器使能信號ALE、指令鎖存器使能信號CLE等控制信號，來生成數(shù)據(jù)讀出、寫入及刪除的定時控制用的各種內(nèi)部定時信號。上述標(biāo)記“/”意指低態(tài)有效(low active)。控制電路 57根據(jù)這些內(nèi)部定時信號來進(jìn)行數(shù)據(jù)寫入和刪除的時序控制、數(shù)據(jù)讀出的工作控制。此外， 控制電路57具備不激活電路44。不激活電路44是用于使裝載自身的半導(dǎo)體芯片21不激活的電路。電壓產(chǎn)生電路58由控制電路57控制，產(chǎn)生用于數(shù)據(jù)寫入和/或刪除的各種高電壓Vgen。通電復(fù)位電路59為了防止半導(dǎo)體芯片21內(nèi)的電路的誤工作而在電源接通時將半導(dǎo)體芯片21內(nèi)的電路復(fù)位。因此，通電復(fù)位電路59生成復(fù)位信號/RST。通電復(fù)位電路59 監(jiān)視電源電壓Vcc，在電源電壓Vcc為閾值以上的情況下，輸出包括低電平的脈沖的復(fù)位信號/RST。半導(dǎo)體芯片21內(nèi)的電路通過復(fù)位信號/RST而復(fù)位。半導(dǎo)體芯片21-1 21-4的每個包括圖4所示的NAND型閃速存儲器。即，在本實施方式中，以構(gòu)成層疊芯片20的多個半導(dǎo)體芯片21-1 21-4分別具有相同電路構(gòu)成的情況為例進(jìn)行說明。但是，不限于此類構(gòu)成，也可使半導(dǎo)體芯片21-2 21-4承擔(dān)從屬芯片的作用、使半導(dǎo)體芯片21-1承擔(dān)控制從屬芯片的主芯片的作用，使得層疊芯片20作為整體而構(gòu)成一個NAND型閃速存儲器。在此類構(gòu)成的情況下，在從屬芯片主要裝載存儲單元陣列， 在主芯片裝載控制存儲單元陣列的控制電路和/或電源電路。其次，對不激活電路44的構(gòu)成進(jìn)行說明。在本實施方式中，各半導(dǎo)體芯片21具備圖4所示的不激活電路44。圖5是表示不激活電路44的一個實例的電路圖。不激活電路44具備保險絲60、P溝道MOS晶體管(PM0S晶體管)61和62、反相 (inverter)電路63 65以及NOR電路66。保險絲60的一端與節(jié)點m連接，另一端接地。作為保險絲60，使用可由激光切斷的激光保險絲或可電切斷的電保險絲(e保險絲)。PMOS晶體管61的源與電源電壓端子Vcc連接，漏與節(jié)點附連接，從通電復(fù)位電路 59向柵輸入復(fù)位信號/RST。PMOS晶體管62的源與電源電壓端子Vcc連接，漏與節(jié)點m連接。反相電路63的輸入端子與節(jié)點m連接，輸出端子與PMOS晶體管62的柵和反相電路64的輸入端子連接。反相電路64的輸出端子與NOR電路66的第一輸入端子連接。從外部向NOR電路66的第二輸入端子輸入芯片使能信號/CE，輸出端子與反相電路65的輸入端子連接。反相電路65輸出新的芯片使能信號/CE，將該芯片使能信號/CE送至控制電路57。
(2)制造方法其次，對多芯片封裝體10的制造方法進(jìn)行說明。圖6是表示多芯片封裝體10的制造方法的流程圖。首先，如圖7所示，形成包括多個半導(dǎo)體芯片21的半導(dǎo)體晶片70。再有，形成多個圖7所示的半導(dǎo)體晶片70 (步驟S100)。接著，在各半導(dǎo)體晶片70形成貫通電極31 (步驟S101)。具體地，如圖8所示，通過采用光刻技術(shù)，而在半導(dǎo)體基板33的背面形成設(shè)有與貫通孔71的平面形狀對應(yīng)的開口部的抗蝕劑圖形。而且，通過將該抗蝕劑圖形作為掩模來對半導(dǎo)體基板33進(jìn)行干蝕刻，從而在半導(dǎo)體基板33形成貫通孔71。然后，通過灰化(ashing)工序來除去抗蝕劑圖形。接著，如圖9所示，通過例如CVD(化學(xué)氣相淀積)法，覆蓋貫通孔71的側(cè)壁地在半導(dǎo)體基板33的背面形成絕緣膜32。作為絕緣膜32，例如，采用硅氧化物。接著，通過使用光刻技術(shù)和干蝕刻工序，而在絕緣膜32和層間絕緣層37內(nèi)形成到達(dá)第一級布線層34的開口部72。接著，如圖10所示，通過例如鍍Cu，而形成埋入開口部72且覆蓋貫通孔71的側(cè)壁的貫通電極31。接著，如圖11所示，使用例如焊料球來形成與貫通電極31接觸且從半導(dǎo)體基板33突起的凸部30。這樣，在半導(dǎo)體基板33內(nèi)形成貫通電極31。接著，對晶片狀態(tài)的半導(dǎo)體芯片21進(jìn)行管芯分類測試(步驟S102)。管芯分類測試是對晶片狀態(tài)下的芯片的不良狀況進(jìn)行篩選的測試，包括電特性的測試工序。在該晶片狀態(tài)下的管芯分類測試中，識別產(chǎn)生DC不良的半導(dǎo)體芯片(步驟S103)。DC不良意指電源線引起的不良情況，包括電源線間短路的不良情況和電源線的一部分成為開路的不良情況。在半導(dǎo)體芯片21上，設(shè)有用于將從芯片外部施加的電源電壓Vcc送至芯片內(nèi)的電路的電源線Vcc、用于將從芯片外部施加的接地電壓Vss送至芯片內(nèi)的電路的電源線(接地線) Vss和用于將在芯片內(nèi)部產(chǎn)生的電源電壓Vgen送至芯片內(nèi)的電路的電源線Vgen。根據(jù)管芯分類測試的結(jié)果，而將DC不良分為(1)電源線Vgen和電源線Vss間的短路、⑵電源線Vcc和電源線Vgen間的短路以及(3)電源線Vcc和電源線Vss間的短路這三種。由于是貫通電極，因此存在一個DC不良芯片對其他全部層疊芯片都產(chǎn)生影響的問題。因此，在發(fā)生DC不良(1)或DC不良O)的半導(dǎo)體芯片中，使該半導(dǎo)體芯片不激活。這樣，即使是包括發(fā)生DC不良的半導(dǎo)體芯片的層疊芯片，也可避免不良芯片對合格品的半導(dǎo)體芯片產(chǎn)生影響。另一方面，在發(fā)生DC不良(3)的半導(dǎo)體芯片中，將該半導(dǎo)體芯片的電源線Vcc或電源線Vss在焊盤附近切斷。這樣，即使是包括發(fā)生DC不良的半導(dǎo)體芯片的層疊芯片，也可避免不良芯片對合格品的半導(dǎo)體芯片產(chǎn)生影響。下面說明對于DC不良的具體處理方法。(1)電源線Vgen和電源線Vss間的短路或⑵電源線Vcc和電源線Vgen間的短路在發(fā)生DC不良(1)或DC不良O)的情況下(步驟S104)，該半導(dǎo)體芯片不能工作。因此，使該不良芯片不激活(步驟S105)。為此，由不激活電路44使得向不良芯片輸入的芯片使能信號/CE總是成為高電平(不激活狀態(tài))。S卩，在裝載于不良芯片的不激活電路44中，切斷圖5所示的保險絲60。在切斷保險絲60的狀態(tài)下，在電源接通時通電復(fù)位信號/RST成為低電平時，節(jié)點m成為高電平。該節(jié)點附經(jīng)兩個反相電路63、64而與NOR電路66連接。因此，與從外部輸入的芯片使能信號/CE的邏輯無關(guān)，不激活電路44總是輸出高電平的芯片使能信號/CE。這樣，該不良芯片不會激活。另一方面，在沒有切斷保險絲60的情況下，不激活電路44將從外部輸入的芯片使能信號/CE按原來的邏輯狀態(tài)輸出。這樣，可通過從外部輸入的芯片使能信號/CE來控制合格品的半導(dǎo)體芯片的選通/不選通。(3)電源線Vcc和電源線Vss間的短路在被施加來自半導(dǎo)體芯片的外部的電源電壓的外部電源線和接地線短路時，在半導(dǎo)體芯片整體流過大電流，因此不能用上述方法補(bǔ)救層疊芯片。再有，在外部電源線和/或接地線通過貫通電極電連接的情況下，在層疊芯片整體流過大電流。在DC不良(3)的情況下，需要使用激光等將短路部位物理性地切斷。此時，將短路部位分別切斷時，生產(chǎn)率變差，成本增加。因此，在本實施方式中，如圖4所示，在焊盤40 的附近即焊盤40和電路部50之間預(yù)先配置切斷用布線43。優(yōu)選的是，切斷用布線43由易于因激光的熱而熔化的材料構(gòu)成，形成得比其他布線粗，再有，在其周圍不配置其他布線以易于切斷。通過將該切斷用布線43物理性地切斷而使不良芯片不激活(步驟S107)。再有，在本實施方式中，對電源線Vcc添加切斷用布線43，但是，也可對電源線Vss 添加切斷用布線43。在該實例中，通過將切斷用布線43切斷，也可防止電源線Vcc和電源線Vss間的短路。接著，如圖12所示，將上側(cè)的半導(dǎo)體晶片的凸部和下側(cè)的半導(dǎo)體晶片的焊盤連接而層疊多個半導(dǎo)體晶片70-1 70-4 (步驟S108)。接著，如圖13所示，將層疊晶片切割(步驟S109)。這樣，形成多個層疊芯片20。 然后，將層疊芯片20封裝，而完成多芯片封裝體10的制造。再有，在上述兩個方法中，使不良芯片不激活的多芯片封裝體10可通過將新的合格品的半導(dǎo)體芯片按不良芯片的數(shù)量層疊來補(bǔ)充存儲容量。(3)效果如上所述，在本實施方式中，在制造多芯片封裝體10時，進(jìn)行多個半導(dǎo)體晶片70 的管芯分類測試，根據(jù)管芯分類測試的結(jié)果，將DC不良分為(1)電源線Vgen和電源線Vss 間的短路、⑵電源線Vcc和電源線Vgen間的短路以及(3)電源線Vcc和電源線Vss間的短路這三種。而且，對于發(fā)生DC不良(1)或DC不良⑵的不良芯片，通過不激活電路44 而使不良芯片不激活。在發(fā)生DC不良(3)的情況下，通過將在焊盤40附近設(shè)置的切斷用布線43物理性地切斷而使不良芯片不激活。然后，將多個半導(dǎo)體晶片70層疊，通過將該層疊晶片切割而形成層疊芯片20。再有，使用貫通電極31而將層疊芯片20以最短距離電連接。因此，根據(jù)本實施方式，在具備使用貫通電極31來電連接的層疊芯片20的多芯片封裝體10中，可使發(fā)生DC不良的不良芯片不激活。這樣，可避免不良芯片對其他芯片造成影響。此外，即使在外部電源Vcc和Vss間短路的情況下，也可將不良芯片的電源線從其他芯片切斷。這樣，即使在外部電源Vcc和Vss使用貫通電極31來將半導(dǎo)體芯片之間電連接的情況下，也可將不良品補(bǔ)救為合格品。
另外，在多芯片封裝體中，在將半導(dǎo)體晶片切割后將半導(dǎo)體芯片層疊時，制造工序復(fù)雜，制造成本增加。但是，在本實施方式中，在半導(dǎo)體晶片的狀態(tài)下將半導(dǎo)體芯片層疊，因此可簡化制造工序，降低制造成本。再有，在本實施方式中，以將NAND型閃速存儲器作為在多芯片封裝體10上裝載的電路為例進(jìn)行說明。但是，并不限于此，本實施方式當(dāng)然也可適用于NAND型閃速存儲器以外的其他半導(dǎo)體存儲器。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于， 具備將多個半導(dǎo)體芯片層疊而構(gòu)成的層疊芯片；和在上述多個半導(dǎo)體芯片上分別設(shè)置并且使不良的半導(dǎo)體芯片不激活的多個不激活電路，上述多個半導(dǎo)體芯片分別具有多個半導(dǎo)體基板和在上述多個半導(dǎo)體基板內(nèi)形成的多個貫通電極，上述多個貫通電極被電連接。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述多個半導(dǎo)體芯片的各個包括被施加外部電源的第一電源線；被施加在上述半導(dǎo)體芯片內(nèi)生成的內(nèi)部電源的第二電源線；和被施加接地電壓的接地線， 上述多個半導(dǎo)體芯片所包括的多個第一電源線由貫通電極電連接， 上述多個半導(dǎo)體芯片所包括的多個第二電源線由貫通電極電連接， 上述多個半導(dǎo)體芯片所包括的多個接地線由貫通電極電連接。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，上述多個不激活電路的各個在發(fā)生上述第二電源線及上述接地線之間的短路時或發(fā)生上述第一電源線及上述第二電源線之間的短路時，使芯片使能信號總是不激活。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，上述不激活電路包括保險絲，相應(yīng)于上述保險絲的狀態(tài)來控制上述芯片使能信號。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，上述芯片使能信號控制上述半導(dǎo)體芯片的激活和不激活。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于， 上述半導(dǎo)體芯片從外部接收上述芯片使能信號。
7.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，上述半導(dǎo)體芯片包括使用上述外部電源來生成上述內(nèi)部電源的電壓產(chǎn)生電路。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，上述半導(dǎo)體芯片包括在焊盤和上述第一電源線之間或焊盤和上述接地線之間設(shè)置的布線，上述布線在發(fā)生上述第一電源線及上述接地線之間的短路時被切斷。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其特征在于， 上述布線包含通過激光的熱而熔化的材料。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 上述半導(dǎo)體芯片是半導(dǎo)體存儲器。
11.一種半導(dǎo)體器件的制造方法，其特征在于， 包括準(zhǔn)備分別具有多個半導(dǎo)體基板和在上述多個半導(dǎo)體基板內(nèi)形成的多個貫通電極的多個晶片的工序；測試各晶片所包括的多個半導(dǎo)體芯片的電特性的工序； 根據(jù)上述測試結(jié)果來使不良的半導(dǎo)體芯片不激活的工序； 以使上述貫通電極電連接的方式層疊上述多個晶片的工序；和將上述層疊的晶片分離為多個層疊芯片的工序。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于，上述多個半導(dǎo)體芯片的各個包括被施加外部電源的第一電源線；被施加在該半導(dǎo)體芯片內(nèi)產(chǎn)生的內(nèi)部電源的第二電源線；和被施加接地電壓的接地線， 上述多個半導(dǎo)體芯片所包括的多個第一電源線由貫通電極電連接， 上述多個半導(dǎo)體芯片所包括的多個第二電源線由貫通電極電連接， 上述多個半導(dǎo)體芯片所包括的多個接地線由貫通電極電連接。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，上述不激活的工序包括在發(fā)生上述第二電源線及上述接地線之間的短路時或發(fā)生上述第一電源線及上述第二電源線之間的短路時，使芯片使能信號總是不激活的工序。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，上述半導(dǎo)體芯片包括使用上述外部電源來生成上述內(nèi)部電源的電壓產(chǎn)生電路。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件的制造方法，其特征在于，上述不激活的工序包括在發(fā)生上述第一電源線及上述接地線之間的短路時，從焊盤將上述第一電源線或上述接地線切斷的工序。
16.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其特征在于， 上述半導(dǎo)體芯片是半導(dǎo)體存儲器。
全文摘要
本發(fā)明涉及半導(dǎo)體器件及其制造方法，半導(dǎo)體器件具備將多個半導(dǎo)體芯片層疊而構(gòu)成的層疊芯片；和在上述多個半導(dǎo)體芯片上分別設(shè)置并且使不良的半導(dǎo)體芯片不激活的多個不激活電路，上述多個半導(dǎo)體芯片分別具有多個半導(dǎo)體基板和在上述多個半導(dǎo)體基板內(nèi)形成的多個貫通電極，上述多個貫通電極被電連接。
文檔編號H01L21/98GK102412239SQ201110254740
公開日2012年4月11日 申請日期2011年8月31日 優(yōu)先權(quán)日2010年9月17日
發(fā)明者井上諭, 清水有威, 神田和重 申請人:株式會社東芝