專利名稱：半導(dǎo)體元件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件，尤其是涉及一種具有應(yīng)力淺溝隔離或應(yīng)力接觸插塞的半導(dǎo)體元件。
背景技術(shù)：
現(xiàn)有的金氧半導(dǎo)體(Metal Oxide Semiconductor, M0S)晶體管通常包含有一基底、一源極區(qū)、一漏極區(qū)、一通道位于源極區(qū)和漏極區(qū)之間、以及一柵極位于通道的上方。其中，柵極包含一柵極介電層位于通道上、一柵極導(dǎo)電層位于柵極介電層上，以及一間隙壁位于柵極導(dǎo)電層的側(cè)壁。一般而言，MOS晶體管在一固定的電場下，流經(jīng)通道的驅(qū)動(dòng)電流量會和通道中的載流子遷移率成正比。因此，如何在現(xiàn)有的制作工藝設(shè)備中，提升載流子遷移率以增加MOS晶體管的開關(guān)速度已成為目前半導(dǎo)體技術(shù)領(lǐng)域中的一大課題。
外延成長制作工藝，例如硅鍺源/漏極制作工藝是利用在間隙壁形成之后，在鄰接于各間隙壁的半導(dǎo)體基底中分別外延生成一鍺化硅外延層。其利用鍺化硅層的晶格常數(shù)與娃不同的特性，使娃外延在娃基底中產(chǎn)生結(jié)構(gòu)上應(yīng)變而形成應(yīng)變娃。由于娃鍺層的晶格常數(shù)(lattice constant)比娃大,這使得娃的帶結(jié)構(gòu)(band structure)發(fā)生改變,而造成載流子移動(dòng)性增加，因此可增加MOS晶體管的開關(guān)速度以提高集成電路效能與速度。除了外延層的應(yīng)用，且隨著半導(dǎo)體制作工藝進(jìn)入深次微米時(shí)代，半導(dǎo)體制作工藝中利用高應(yīng)力薄膜來提升MOS晶體管的驅(qū)動(dòng)電流(drive current)也逐漸成為一熱門課題。目前利用高應(yīng)力薄膜來提升金氧半導(dǎo)體晶體管的驅(qū)動(dòng)電流可概分為兩方面其一是應(yīng)用在鎳化娃等金屬娃化物形成前的多晶娃應(yīng)力層(poly stressor);另一方面則是應(yīng)用在鎳化娃等金屬娃化物形成后的接觸洞蝕刻停止層(contact etch stop layer, CESL)。然而現(xiàn)今以外延層或高應(yīng)力薄膜來提升金氧半導(dǎo)體晶體管的通道區(qū)域的載流子流量已達(dá)到一瓶頸，因此如何在現(xiàn)今廣泛所使用的制作工藝之上在額外提生整個(gè)半導(dǎo)體元件的效能即為現(xiàn)今一重要課題。

發(fā)明內(nèi)容
因此本發(fā)明的目的在于提供一種半導(dǎo)體元件，其主要通過具有應(yīng)力的淺溝隔離或接觸插塞來提升MOS晶體管通道區(qū)域的載流子遷移率。為達(dá)上述目的，本發(fā)明較佳實(shí)施例是揭露一種半導(dǎo)體元件，包含一基底、一金氧半導(dǎo)體晶體管設(shè)于該基底中以及一淺溝隔離設(shè)于基底中并設(shè)于金氧半導(dǎo)體晶體管周圍。其中該淺溝隔離是由一應(yīng)力材料所構(gòu)成。本發(fā)明另一實(shí)施例是揭露一種半導(dǎo)體元件，其包含一基底；一金氧半導(dǎo)體晶體管設(shè)于該基底中；一介電層設(shè)于基底上并覆蓋金氧半導(dǎo)體晶體管；以及至少一應(yīng)力插塞設(shè)于該介電層中并設(shè)于該金氧半導(dǎo)體晶體管周圍。其中該接觸插塞是由一應(yīng)力材料所構(gòu)成。本發(fā)明又一實(shí)施例是揭露一種制作半導(dǎo)體元件的方法。首先提供一基底，然后形成一金氧半導(dǎo)體晶體管于該基底中、形成一介電層于基底上并覆蓋金氧半導(dǎo)體晶體管以及形成至少一接觸洞設(shè)于該介電層中并設(shè)于該金氧半導(dǎo)體晶體管周圍。最后利用一應(yīng)力材料填滿該接觸洞。


圖I為本發(fā)明較佳實(shí)施例制作一半導(dǎo)體元件的示意圖；圖2為本發(fā)明另一實(shí)施例的一半導(dǎo)體兀件的上不圖；圖3為圖2沿著切線AA’的剖面示意圖；圖4為本發(fā)明另一實(shí)施例應(yīng)力插塞與接觸插塞同時(shí)并存的上視圖。主要元件符號說明10 基底12 凹槽·14 應(yīng)力材料16 淺溝隔離18 柵極結(jié)構(gòu)20 柵極介電層22 柵極電極24 偏位間隙壁26 主間隙壁28 輕摻雜漏極30 源極/漏極32 硅化金屬層34 應(yīng)力層36 層間介電層38 接觸插塞60 基底68 柵極結(jié)構(gòu)70 柵極介電層72 柵極電極74 偏位間隙壁76 主間隙壁78 輕摻雜漏極80 源極/漏極82 硅化金屬層84 應(yīng)力層86 層間介電層88 接觸洞90 應(yīng)力插塞92 有源區(qū)域94 淺溝隔離96 接觸插塞
具體實(shí)施例方式請參照圖I,圖I為本發(fā)明較佳實(shí)施例制作一半導(dǎo)體元件的示意圖。如圖I所示，首先提供一基底10，例如一硅基底或一絕緣層上覆硅(silicon-on-insulator，SOI)基底等。然后進(jìn)行一淺溝隔離(shallow trench isolation, STI)制作工藝,例如先利用一道或一道以上的光刻暨蝕刻制作工藝于基底中形成一凹槽12分隔或環(huán)繞各有源區(qū)域，接著形成一應(yīng)力材料14于基底10表面并填滿凹槽12，然后進(jìn)行一平坦化制作工藝，例如以化學(xué)機(jī)械研磨制作工藝去除基底10表面的部分應(yīng)力材料14，使凹槽12中的應(yīng)力材料14與基底10表面齊平，而形成一由應(yīng)力材料14所填滿的淺溝隔離16結(jié)構(gòu)。依據(jù)本發(fā)明的較佳實(shí)施例，填滿凹槽12的應(yīng)力材料14可選自由氮化硅、氮化硼、氧化硅、碳化硅以及碳氧化硅所構(gòu)成的群組，而且填滿淺溝隔離16的應(yīng)力材料14可為單一材料層，或者是多層相同或不相同的材料層結(jié)構(gòu)，皆應(yīng)屬本發(fā)明的涵蓋范圍。其中氮化硅的應(yīng)力是介于-3. 5GPa至2. OGPa ;而氮化硼的應(yīng)力則介于-IGPa至_2GPa。由于氮化硼無論在空氣中、真空中或惰性氣體中均呈穩(wěn)定狀態(tài)且是一種導(dǎo)熱性優(yōu)良的絕緣體，因此本發(fā)明較佳采用氮化硼來作為填滿凹槽12的應(yīng)力材料。接著進(jìn)行一金氧半導(dǎo)體晶體管制作工藝，例如先于圖I中的淺溝隔離16兩側(cè)的基底10上形成一柵極結(jié)構(gòu)18。其中柵極結(jié)構(gòu)18可包含一柵極介電層20與一柵極電極22。然后分別形成一偏位間隙壁24與主間隙壁26于各柵極結(jié)構(gòu)18的側(cè)壁，并于偏位間隙壁24及主間隙壁26兩側(cè)的基底10中分別形成相對應(yīng)導(dǎo)電型的輕摻雜漏極28與源極/漏極30。隨后可進(jìn)行一選擇性外延成長制作工藝，以于主間隙壁26兩側(cè)的基底10中形成一外延層(圖未示)。其中，外延層的材料可依據(jù)晶體管的型態(tài)而不同。舉例來說，若所制備的晶體管為一 NMOS晶體管,則外延層較佳包含碳化娃；而若所制備的晶體管為一 PMOS晶體管，則外延層較佳包含鍺化硅。然后可進(jìn)行一硅化金屬制作工藝，例如先形成一由鈷、鈦、鎳、鉬、鈀、鑰或其組合等所構(gòu)成的金屬層(圖未示)于基底10上并覆蓋源極/漏極30與外延層，接著利用至少一次的快速升溫退火(rapid thermal anneal, RTP)制作工藝使金屬層與源極/漏極30及外延層反應(yīng)，以于主側(cè)壁26兩側(cè)的基底10表面形成一娃化金屬層32。最后再去除未反應(yīng) 的金屬。隨后可形成一應(yīng)力層34并覆蓋基底10及柵極結(jié)構(gòu)18表面。應(yīng)力層34的材料可同樣依據(jù)晶體管的型態(tài)而有所不同，舉例來說，若所制備的晶體管為一 NMOS晶體管，則應(yīng)力層較佳為一拉伸應(yīng)力層；而若所制備的晶體管為一 PMOS晶體管，則應(yīng)力層較佳為一壓縮應(yīng)力層。應(yīng)力層34也可作為蝕刻接觸洞時(shí)的蝕刻停止層。接著可形成一層間介電層36于基底10上并覆蓋應(yīng)力層34,然后于層間介電層36及應(yīng)力層34中形成多個(gè)接觸洞并填入例如鎢等金屬材料，以形成多個(gè)連接源極/漏極30的接觸插塞38。至此即完成本發(fā)明較佳實(shí)施例的一半導(dǎo)體元件的制作。在本實(shí)施例中，淺溝隔離兩側(cè)的金氧半導(dǎo)體晶體管較佳為同一導(dǎo)電型式的金氧半導(dǎo)體晶體管，例如同為NMOS晶體管或PMOS晶體管，以使填滿淺溝隔離16的應(yīng)力材料14能同時(shí)提供兩側(cè)的NMOS晶體管予一拉伸應(yīng)力，或者是同時(shí)提供兩側(cè)的PMOS晶體管予一壓縮應(yīng)力。請接著參照圖2及圖3，圖2為本發(fā)明另一實(shí)施例的一半導(dǎo)體元件的上視圖而圖3則為圖2沿著切線AA’的剖面示意圖。如圖中所示，先提供一基底60，例如一硅基底或一絕緣層上覆硅(silicon-on-insulator，SOI)基底等。基底60上具有至少一有源區(qū)域92，且其周圍設(shè)置有隔離用的淺溝隔離94，而淺溝隔離94也可為本發(fā)明圖I較佳實(shí)施例所揭露的具應(yīng)力的淺溝隔離結(jié)構(gòu)。接著于基底60上形成至少一柵極結(jié)構(gòu)68，其中柵極結(jié)構(gòu)68可包含一柵極介電層70與一柵極電極72。然后分別形成一偏位間隙壁74與主間隙壁76于各柵極結(jié)構(gòu)68的側(cè)壁，并于偏位間隙壁74及主間隙壁76兩側(cè)的基底60中形成一輕摻雜漏極78與源極/漏極80。隨后可進(jìn)行一選擇性外延成長制作工藝，以于主間隙壁76兩側(cè)的基底60中形成一外延層(圖未示)。其中，外延層的材料可依據(jù)晶體管的型態(tài)而不同。舉例來說，若所制備的晶體管為一 NMOS晶體管,則外延層較佳包含碳化娃；而若所制備的晶體管為一 PMOS晶體管，則外延層較佳包含鍺化硅。然后可進(jìn)行一硅化金屬制作工藝，例如先形成一由鈷、鈦、鎳、鉬、鈀、鑰等所構(gòu)成的金屬層(圖未示)于基底60上并覆蓋源極/漏極80與外延層，接著利用至少一次的快速升溫退火(rapid thermal anneal, RTP)制作工藝使金屬層與源極/漏極80及外延層反應(yīng)，以于主側(cè)壁76兩側(cè)的基底60表面形成一娃化金屬層82。最后再去除未反應(yīng)的金屬。隨后可選擇性形成一應(yīng)力層84并覆蓋基底60及柵極結(jié)構(gòu)68表面。應(yīng)力層84的材料可同樣依據(jù)晶體管的型態(tài)而有所不同，舉例來說，若所制備的晶體管為一 NMOS晶體管，則應(yīng)力層84較佳為一拉伸應(yīng)力層；而若所制備的晶體管為一 PMOS晶體管，則應(yīng)力層84較佳為一壓縮應(yīng)力層。應(yīng)力層34也可作為蝕刻接觸洞時(shí)的蝕刻停止層。接著形成一層間介電層86于基底60上并覆蓋應(yīng)力層84，然后進(jìn)行一次或一次以上的蝕刻制作工藝以于層間介電層86及應(yīng)力層84中形成多個(gè)接觸洞88。接著將一應(yīng)力材料填滿接觸洞88，以于接觸洞88中形成多個(gè)具有應(yīng)力的應(yīng)力插塞90。需注意的是，有別于一般連接基底中源極/漏極80的接觸插塞，本實(shí)施例具有應(yīng)力的應(yīng)力插塞90主要設(shè)置在整個(gè)MOS晶體管的周圍且不電連接源極/漏極80，其主要用途是對整個(gè)MOS晶體管的通道區(qū)域施加所需的應(yīng)力，而非用來電連接，因此本發(fā)明的應(yīng)力插塞90的設(shè)置位置較佳為平行 柵極結(jié)構(gòu)68的延伸方向，亦即平行通道寬度。而且應(yīng)力插塞90兩側(cè)的金氧半導(dǎo)體晶體管較佳為同一導(dǎo)電型式的金氧半導(dǎo)體晶體管，例如同為NMOS晶體管或PMOS晶體管，以使應(yīng)力插塞90能同時(shí)提供兩側(cè)的NMOS晶體管予一拉伸應(yīng)力，或者是同時(shí)提供兩側(cè)的PMOS晶體管予一壓縮應(yīng)力。依據(jù)本發(fā)明的較佳實(shí)施例，填滿接觸洞88的應(yīng)力材料可選自由氮化硅、氮化硼、氧化娃、碳化娃以及碳氧化娃所構(gòu)成的群組。其中氮化娃的應(yīng)力是介于-3. 5GPa至2. OGPa ；而氮化硼的應(yīng)力則介于-IGPa至_2GPa。由于氮化硼無論在空氣中、真空中或惰性氣體中均呈穩(wěn)定狀態(tài)且是一種導(dǎo)熱性優(yōu)良的絕緣體，因此本發(fā)明較佳采用氮化硼來作為填滿接觸洞88的應(yīng)力材料。至此即完成本發(fā)明較佳實(shí)施例的一半導(dǎo)體元件的制作。然后再進(jìn)行一次或一次以上的蝕刻制作工藝以于層間介電層86及應(yīng)力層84中形成多個(gè)接觸洞(未顯示)。接著將一導(dǎo)電材料填滿接觸洞，以于接觸洞中形成多個(gè)具有導(dǎo)電能力的接觸插塞(未顯示)。值得注意的是，該多個(gè)用來電連接的接觸插塞，可位于有源區(qū)域92內(nèi)的任意位置，用以電連源極/漏極80，例如設(shè)置于柵極結(jié)構(gòu)68與應(yīng)力插塞90之間，或者是應(yīng)力插塞90位于柵極結(jié)構(gòu)68與接觸插塞之間，甚或是接觸插塞設(shè)置于應(yīng)力插塞90之中并穿過應(yīng)力插塞90以電連源極/漏極80。請同時(shí)參照圖4，其為應(yīng)力插塞與接觸插塞同時(shí)并存的上視圖。如圖中所示，本發(fā)明可將多個(gè)接觸插塞96設(shè)置在應(yīng)力插塞90與柵極結(jié)構(gòu)68之間，而得到應(yīng)力插塞90與導(dǎo)電插塞96并存的情形。需注意的是，導(dǎo)電插塞96所配置的位置不局限于圖中所示，又可選擇設(shè)置在有源區(qū)域92的任何位置，例如可設(shè)在鄰近應(yīng)力插塞90尾端的位置，此實(shí)施例也屬本發(fā)明所涵蓋的范圍。綜上所述，本發(fā)明較佳于基底中形成淺溝隔離或于層間介電層中形成接觸洞時(shí)填充應(yīng)力材料，以制作出具有應(yīng)力的淺溝隔離結(jié)構(gòu)或接觸插塞，如此便可在外延層及應(yīng)力層等應(yīng)力結(jié)構(gòu)之外更佳提升整個(gè)MOS晶體管于通道區(qū)的載流子遷移率。另外，上述用來形成具有應(yīng)力的淺溝隔離或接觸插塞的方法均可任意搭配各種不同制作工藝并應(yīng)用至不同元件，例如記憶體元件或高壓元件等。其次，本發(fā)明所揭露的晶體管可包含多晶硅柵極或金屬柵極所構(gòu)成的晶體管，而金屬柵極又可依據(jù)制作工藝需求選自前柵極(gate first)制作工藝、后柵極(gate last)制作工藝、前高介電常數(shù)介電層(high_k first)制作工藝以及后高介電常數(shù)介電層(high-k last)等制作工藝。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種半導(dǎo)體元件，包含 基底； 晶體管設(shè)于該基底中；以及 淺溝隔離，設(shè)于該基底中并設(shè)于該晶體管周圍，該淺溝隔離是由一應(yīng)力材料所構(gòu)成。
2.如權(quán)利要求I所述的半導(dǎo)體元件，其中該應(yīng)力材料選自由氮化硅、氮化硼、氧化硅、碳化硅以及碳氧化硅所構(gòu)成的群組。
3.如權(quán)利要求2所述的半導(dǎo)體元件，其中該氮化硅的應(yīng)力是介于-3.5GPa至2. OGPa0
4.如權(quán)利要求2所述的半導(dǎo)體元件，其中該氮化硼的應(yīng)力是介于-IGPa至-2GPa。
5.如權(quán)利要求I所述的半導(dǎo)體元件，其中該晶體管包含 柵極結(jié)構(gòu)； 間隙壁設(shè)于該柵極結(jié)構(gòu)的側(cè)壁；以及 源極/漏極設(shè)于該柵極結(jié)構(gòu)兩側(cè)的該基底中。
6.如權(quán)利要求I所述的半導(dǎo)體元件，另包含一應(yīng)力層設(shè)于該基底及該柵極結(jié)構(gòu)表面。
7.如權(quán)利要求5所述的半導(dǎo)體元件，其中該柵極結(jié)構(gòu)為一金屬柵極或一多晶硅柵極。
8.一種半導(dǎo)體元件，包含 基底； 晶體管，設(shè)于該基底中； 介電層，設(shè)于該基底上并覆蓋該晶體管；以及 至少一應(yīng)力插塞,設(shè)于該介電層中并設(shè)于該晶體管周圍，該應(yīng)力插塞由一應(yīng)力材料所構(gòu)成。
9.如權(quán)利要求8所述的半導(dǎo)體元件，其中該應(yīng)力材料選自由氮化硅、氮化硼、氧化硅、碳化硅以及碳氧化硅所構(gòu)成的群組。
10.如權(quán)利要求9所述的半導(dǎo)體元件，其中該氮化硅的應(yīng)力是介于-3.5GPa至2. OGPa0
11.如權(quán)利要求9所述的半導(dǎo)體元件，其中該氮化硼的應(yīng)力是介于-IGPa至-2GPa。
12.如權(quán)利要求8所述的半導(dǎo)體元件，其中該晶體管包含 柵極結(jié)構(gòu)； 間隙壁設(shè)于該柵極結(jié)構(gòu)的側(cè)壁；以及 源極/漏極設(shè)于該柵極結(jié)構(gòu)兩側(cè)的該基底中。
13.如權(quán)利要求12所述的半導(dǎo)體元件，另包含一應(yīng)力層設(shè)于該基底及該柵極結(jié)構(gòu)表面。
14.如權(quán)利要求12所述的半導(dǎo)體元件，其中該柵極結(jié)構(gòu)為一金屬柵極或一多晶硅柵極。
15.如權(quán)利要求12所述的半導(dǎo)體元件，另包含至少一導(dǎo)電插塞設(shè)于該基底上并連接該源極/漏極，該應(yīng)力插塞環(huán)繞該柵極結(jié)構(gòu)，且該導(dǎo)電插塞設(shè)于該柵極結(jié)構(gòu)與該應(yīng)力插塞之間。
16.—種制作半導(dǎo)體元件的方法，包含 提供一基底； 形成一晶體管設(shè)于該基底中； 形成一介電層于該基底上并覆蓋該晶體管；以及形成至少一接觸洞設(shè)于該介電層中并設(shè)于該晶體管周圍；以及 利用一應(yīng)力材料填滿該接觸洞。
17.如權(quán)利要求16所述的方法，其中該應(yīng)力材料選自由氮化硅、氮化硼、氧化硅、碳化硅以及碳氧化硅所構(gòu)成的群組。
18.如權(quán)利要求17所述的方法，其中該氮化硅的應(yīng)力是介于-3.5GPa至2. OGPa0
19.如權(quán)利要求17所述的方法，其中該氮化硼的應(yīng)力是介于-IGPa至_2GPa。
20.如權(quán)利要求16所述的方法，其中該金氧半導(dǎo)體晶體管包含 柵極結(jié)構(gòu)； 間隙壁設(shè)于該柵極結(jié)構(gòu)的側(cè)壁；以及 源極/漏極設(shè)于該柵極結(jié)構(gòu)兩側(cè)的該基底中。
21.如權(quán)利要求20所述的方法，另包含形成一應(yīng)力層于該基底及該柵極結(jié)構(gòu)表面。
22.如權(quán)利要求20所述的方法，其中該柵極結(jié)構(gòu)為一金屬柵極或一多晶硅柵極。
23.如權(quán)利要求20所述的方法，另包含形成至少一導(dǎo)電插塞設(shè)于該基底上并連接該源極/漏極，該應(yīng)力插塞環(huán)繞該柵極結(jié)構(gòu)，且該導(dǎo)電插塞設(shè)于該柵極結(jié)構(gòu)與該應(yīng)力插塞之間。
全文摘要
本發(fā)明公開一種半導(dǎo)體元件及其制作方法，該半導(dǎo)體元件包含一基底、一金氧半導(dǎo)體晶體管設(shè)于該基底中以及一淺溝隔離設(shè)于基底中并設(shè)于金氧半導(dǎo)體晶體管周圍。其中該淺溝隔離是由一應(yīng)力材料所構(gòu)成。
文檔編號H01L21/762GK102903751SQ20111021314
公開日2013年1月30日 申請日期2011年7月28日 優(yōu)先權(quán)日2011年7月28日
發(fā)明者吳俊元, 劉志建 申請人:聯(lián)華電子股份有限公司