專利名稱：Mosfet及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種MOSFET及其制造方法，更具體地，涉及ー種具有背柵的MOSFET及其制造方法。
背景技術(shù)：
集成電路技術(shù)的ー個重要發(fā)展方向是金屬氧化物半導體場效應(yīng)晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產(chǎn)生短溝道效應(yīng)。隨著MOSFET的尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。Yan 等人在"Scaling the Si MOSFET : From bulk to SOI to bulk" (IEEETrans. Elect. Dev. ,Vol. 39，p. 1704，1992 年 7 月)中提出，在 S0M0SFET 中，通過在氧化物 埋層的下方設(shè)置接地面(即接地的背柵)抑制短溝道效應(yīng)。然而，上述具有背柵的SOI MOSFET在工作中必須接地或偏置于預(yù)定的電位，從而需要額外的芯片面積用于提供背柵的電接觸，例如用于形成額外的通道和布線。因此，在MOSFET中，仍然期望在提供背柵的同時減小晶片占用面積(footprint)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供ー種利用背柵抑制短溝道效應(yīng)但未顯著增加芯片占用面積的 MOSFET。根據(jù)本發(fā)明的一方面，提供了ー種MOSFET的制造方法，包括提供SOI晶片，從下至上依次包括半導體襯底、第一絕緣埋層、第一半導體層、第二絕緣埋層和第二半導體層；在第一半導體層中形成背柵；在第二半導體層中形成源/漏區(qū)；在第二半導體層上形成柵扱；以及提供源/漏區(qū)、柵極和背柵的電連接，其中，背柵僅位于源/漏區(qū)中的一個及溝道區(qū)下方，而沒有位于源/漏區(qū)中的另ー個下方，并且提供電連接包括提供背柵和源/漏區(qū)中的所述ー個的公共的導電通道。根據(jù)本發(fā)明的另一方面，提供ー種M0SFET，包括半導體襯底；半導體襯底上的第ー絕緣埋層；在第一絕緣埋層上的第一半導體層中形成的背柵；第一半導體層上的第二絕緣埋層；在第二絕緣埋層上的第二半導體層中形成的源/漏區(qū)；第二半導體層上的柵極；以及源/漏區(qū)、柵極和背柵的電連接，其中，背柵僅位于源/漏區(qū)中的一個及溝道區(qū)下方，而沒有位于源/漏區(qū)中的另ー個下方，所述電連接包括背柵和源/漏區(qū)中的所述ー個的公共的導電通道。在本發(fā)明的MOSFET中，利用半導體層形成背柵，而絕緣埋層作為背柵的柵介質(zhì)層。背柵位于源/漏區(qū)中的一個及溝道區(qū)下方，而沒有位于源/漏區(qū)中的另ー個下方。在向背柵施加控制電壓時，產(chǎn)生的電場穿過絕緣埋層作用在溝道上，通過電容耦合調(diào)節(jié)閾值電壓。由于非對稱的背柵，在整個溝道上背柵施加的電場是不均勻的，從而改善了抑制短溝道效應(yīng)的效果。
通過選擇背柵中的摻雜劑類型，可以調(diào)節(jié)器件的閾值電壓。例如，為了抑制短溝道效應(yīng)，可以選擇與MOSFET的導電類型相反的摻雜劑。而且，利用公共的導電通道提供背柵和源區(qū)的電連接。因而，背柵沒有顯著增加MOSFET的芯片占用面積。


圖I至11示意性地示出了根據(jù)本發(fā)明的制造超薄MOSFET的方法的各個階段的截面圖。圖12示意性地示出了根據(jù)本發(fā)明的超薄MOSFET的透視圖。
具體實施例方式以下將參照附圖更詳細地描述本發(fā)明。在各個附圖中，相同的元件采用類似的附 圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。在下文中描述了本發(fā)明的許多特定的細節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技木，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細節(jié)來實現(xiàn)本發(fā)明。除非在下文中特別指出，半導體器件中的各個部分可以由本領(lǐng)域的技術(shù)人員公知的材料構(gòu)成。在本申請中，術(shù)語“半導體結(jié)構(gòu)”指在制造半導體器件的各個步驟中形成的整個半導體結(jié)構(gòu)的統(tǒng)稱，包括半導體襯底和在半導體襯底上已經(jīng)形成的所有層或區(qū)域。根據(jù)本發(fā)明的優(yōu)選實施例，按照圖I至11的順序依次執(zhí)行制造超薄MOSFET的以下步驟。參見圖1，作為初始結(jié)構(gòu)的半導體襯底是常規(guī)的SOI晶片，從下至上依次包括半導體襯底11、第一絕緣埋層12、第一半導體層13、第二絕緣埋層14和第二半導體層15。第一絕緣埋層12的厚度例如約為20-100nm，第一半導體層13的厚度例如約為lO-lOOnm，第二絕緣埋層14的厚度例如約為5-30nm，第二半導體層15的厚度例如約為5_20nm。第一絕緣埋層12和第二絕緣埋層14例如為氧化物埋層。第一半導體層13和第二半導體層15可以由選自IV族半導體(如，硅或鍺)或III族-V族化合物半導體(如，神化鎵)的半導體材料組成，例如單晶Si或SiGe。第一絕緣埋層12和第二絕緣埋層14可以由氧化物、氮化物組成，例如Si02。在最終的MOSFET中，第一半導體層13將用于提供MOSFET的背柵，第二絕緣埋層14將作為背柵介質(zhì)層，第一絕緣埋層12用于將背柵與半導體襯底電隔離。第二半導體層15將用于提供MOSFET的源/漏區(qū)的一部分以及溝道區(qū)。形成SOI晶片的エ藝是已知的。例如，可以使用SmartCut (稱為“智能剝離”或“智能切割”)方法，包括將分別包含通過熱氧化或沉積形成的氧化物表面層的兩個晶片彼此鍵合，其中，兩個晶片之一已經(jīng)進行氫注入，從而在氧化物表面層以下的一定深度的硅本體內(nèi)形成氫注入?yún)^(qū)域，然后，在壓力、溫度升高等情況下氫注入?yún)^(qū)域轉(zhuǎn)變成微空腔層，從而導致層分離，兩個晶片中的另ー個作為SOI晶片來使用。通過控制熱氧化或沉積的エ藝參數(shù)，可以改變SOI晶片的氧化物埋層的厚度。通過控制氫注入的能量，可以改變SOI晶片的頂部半導體層的厚度。
作為示例，通過執(zhí)行兩次上述的晶片鍵合、氫注入和層分離步驟，可以獲得圖I所不的SOI晶片。然后，在第二半導體層15上形成光抗蝕劑層，并對光抗蝕劑層進行曝光和顯影，以形成含有圖案的光抗蝕劑掩模16。光抗蝕劑掩模16包括與下面將形成的源/漏區(qū)之一的位置大致對應(yīng)的ー個開ロ(圖2中的右側(cè))。利用光抗蝕劑掩模16進行第一次離子注入，使得注入的離子經(jīng)由光抗蝕劑掩模16的開ロ，從上至下穿過第二半導體層15和第二掩埋層14，到達并分布第一半導體層13中，形成犧牲注入?yún)^(qū)17，如圖2所示。本領(lǐng)域的技術(shù)人員已知通過調(diào)節(jié)離子注入的能量，可以控制注入的深度。在第一次離子注入中采用N型摻雜劑，例如神(As)、磷(P)或其組合。犧牲注入?yún)^(qū)17是N型重摻雜區(qū)，摻雜劑量例如高于1018m_3。然后，通過在溶劑中溶解或灰化去除光抗蝕劑掩模16，并且進行退火以激活摻雜齊U，如圖3所示。然后，通過上述常規(guī)的沉積エ藝，在第二半導體層15上形成厚度約為5-10nm的墊氧化物層18，以及在墊氧化物層18上形成厚度約為50-120nm的氮化物層19。通過圖案化在第一半導體層13、第二絕緣埋層14、第二半導體層15、墊氧化物層18、氮化物層19中形成用于限定MOSFET的有源區(qū)域的兩個淺溝槽隔離(STI)開ロ 20，其中圖中右側(cè)的ー個淺溝槽隔離開ロ 20暴露犧牲注入?yún)^(qū)17的ー個側(cè)面，如圖4所示。該有源區(qū)包括第一半導體層的一部分以及犧牲注入?yún)^(qū)17。該圖案化可以包括以下步驟通過包含曝光和顯影的光刻エ藝，在氮化物層19上形成含有圖案的光抗蝕劑掩模；通過干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，或者通過其中使用蝕刻劑溶液的濕法蝕刻，從上至下依次去除氮化物層19、墊氧化物層18、第二半導體層15、第二絕緣埋層14、第一半導體層13的暴露部分，該蝕刻步驟停止在第一絕緣埋層12的頂部；通過在溶劑中溶解或灰化去除光抗蝕劑掩模。然后，利用淺溝槽隔離開ロ 20，相對于第一半導體層13的未摻雜部分選擇性地去除N型的犧牲注入?yún)^(qū)17，從而形成與圖中右側(cè)的ー個淺溝槽隔離開ロ 20連通且在第二絕緣埋層14下方橫向延伸的開ロ。例如，對于第一半導體層13為Si的情形，用于去除N型的犧牲注入?yún)^(qū)17的蝕刻劑為HC2H3O2:HNO3:HF。接著，通過上述常規(guī)的沉積エ藝，在整個半導體結(jié)構(gòu)上形成氧化物層，該氧化物層填充了淺溝槽隔離開ロ 20。接著，以氮化物層19作為停止層，對氧化物層進行化學機械平面化(CMP)，以形成填充氧化物21，如圖5所示。在圖中右側(cè)，填充氧化物21包括在第二絕緣埋層14下方橫向延伸的部分。然后，回蝕刻填充氧化物21，接著完全蝕刻去除氮化物層19。進行第二次離子注入，在第一半導體層13中形成背柵22，如圖6所示。背柵22與填充氧化物21是自對準的。在第二次離子注入中采用的摻雜劑類型取決于MOSFET的類型及期望的閾值電壓調(diào)節(jié)效果。如果摻雜劑類型與MOSFET的導電類型相反，就能夠增大器件的閾值電壓；相反，如果摻雜劑類型與MOSFET的導電類型相同，就能夠減小器件的閾值電壓。在第二次離子注入中采用的摻雜劑量例如為IO18 1021cnT3。然后，通過干法蝕刻或濕法蝕刻，蝕刻去除墊氧化物層18，該蝕刻步驟停止在第二半導體層15的頂部。接著，按照常規(guī)的CMOSエ藝,在第二半導體層15上外延生長第三半導體層23，以形成抬高的源/漏區(qū)。在源/漏區(qū)之間第二半導體層15上形成柵疊層和圍繞柵疊層的側(cè)墻26，如圖7所示。該柵疊層包括厚度約為l_4nm的柵介質(zhì)層24和厚度約為30_100nm的柵極導體25。柵極導體25通常圖案化為條狀。用于形成柵疊層的沉積エ藝和圖案化工藝是已知的。柵介質(zhì)層24可以由氧化物、氧氮化物、高K材料或其組合組成。柵極導體25可以由金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層組成。在制作隔離側(cè)墻后，在柵疊層的兩側(cè)的第二半導體層15和第三半導體層23中進行了源/漏注入而形成了源/漏區(qū)。優(yōu)選地，采用自對準形成源漏區(qū)。在900-1100°C下進 行尖峰退火激活源/漏區(qū)的雜質(zhì)。優(yōu)選地,進一步形成源/漏擴展區(qū)(extension)、暈環(huán)區(qū)(HALO)。對于nMOSFET進行As或P的離子摻雜，對于pMOSFET進行B、BF2或In的離子摻雜形成源/漏延伸區(qū)。對于nMOSFET進行B、BF2或In的離子注入，對于pMOSFET進行As或P的離子注入，形成源/
漏暈環(huán)區(qū)。然后，通過各向異性的干法蝕刻或濕法蝕刻，去除位于淺溝槽隔離開口中的一部分填充氧化物21，從而再次地形成淺溝槽隔離開ロ 27。該各向異性的蝕刻步驟保留了填充氧化物21在第二絕緣埋層14下方橫向延伸的一部分。而且，位于圖中左側(cè)的ー個淺溝槽隔離開ロ 27暴露了背柵22的ー個側(cè)面，位于圖中右側(cè)的ー個淺溝槽隔離開ロ 27暴露了填充氧化物21的ー個側(cè)面，背柵22的另ー個側(cè)面和填充氧化物21的另ー個側(cè)面彼此鄰接。非対稱的背柵22僅位于源/漏區(qū)中的一個及溝道區(qū)下方，而沒有位于源/漏區(qū)中的另ー個下方。接著，執(zhí)行硅化工藝，在柵極導體25的頂部、源/漏區(qū)的頂部及其遠離溝道區(qū)的側(cè)面、背柵22的遠離溝道區(qū)的側(cè)面上形成硅化物28，如圖8所示。硅化工藝是已知的，例如包括通過上述已知的沉積エ藝依次形成共形的Ni層和Pt層，然后在大約300-500°C的溫度下進行退火，使得沉積的Ni與Si反應(yīng)而形成NiPtSi，最后，通過濕法蝕刻，相對于硅化物選擇性地去除未反應(yīng)的Ni和Pt。然后，按照常規(guī)的CMOSエ藝，在整個半導體結(jié)構(gòu)上依次形成厚度約為30_100nm的氮化物層29和厚度約為50-300nm氧化物層30，接著進行化學機械平面化處理，以獲得平整的結(jié)構(gòu)表面，如圖9所示。氮化物層29和氧化物層30 —起作為層間電介質(zhì)，并且還填充了淺溝槽隔離開ロ 27而作為淺溝槽隔離。然后，采用含有圖案的光抗蝕劑掩模(未示出)，通過干法蝕刻或濕法蝕刻形成到達源區(qū)、漏區(qū)和背柵22的硅化物層28的接觸孔31 (參見圖10)，以及采用導電材料填充接觸孔31、并進行化學機械平面化以去除接觸孔31外部的導電材料，從而形成導電通道32(參見圖11)。所述導電材料可為但不限于Cu、Al、W、多晶硅和其他類似的導電材料。優(yōu)選地，通過上述常規(guī)的沉積エ藝，在接觸孔31的內(nèi)壁上還形成厚度約為I-IOnm的襯里層(未示出)，所述襯里層材料可為但不限于Ta、TaN, Ti、TiN, Ru中的ー種或其組
ム
ロ ο圖12示意性地示出了根據(jù)本發(fā)明的超薄MOSFET的透視圖，其中未示出層間電介質(zhì)層(即圖11中所示的氮化物層29和氧化物層30)和導電通道(即圖11中所示的導電通道32)。在本發(fā)明的MOSFET中，第一半導體層13形成MOSFET的背柵，第二絕緣埋層14作為背柵的柵介質(zhì)層，而第二半導體層15形成MOSFET的源/漏區(qū)的一部分以及溝道區(qū)。第ー絕緣埋層12用于將背 柵與半導體襯底電隔離。背柵僅位于源/漏區(qū)中的一個及溝道區(qū)下方，而沒有位于源/漏區(qū)中的另ー個下方。背柵和源/漏區(qū)中的所述ー個的電連接使用公共的導電通道。 以上描述只是為了示例說明和描述本發(fā)明，而非意圖窮舉和限制本發(fā)明。因此，本發(fā)明不局限于所描述的實施例。對于本領(lǐng)域的技術(shù)人員明顯可知的變型或更改，均在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.ー種MOSFET的制造方法，包括 提供SOI晶片，從下至上依次包括半導體襯底、第一絕緣埋層、第一半導體層、第二絕緣埋層和第二半導體層； 在第一半導體層中形成背柵； 在第二半導體層中形成源/漏區(qū)； 在第二半導體層上形成柵極；以及 提供源/漏區(qū)、柵極和背柵的電連接， 其中，背柵僅位于源/漏區(qū)中的一個及溝道區(qū)下方，而沒有位于源/漏區(qū)中的另ー個下方，并且提供電連接包括提供背柵和源/漏區(qū)中的所述ー個的公共的導電通道。
2.根據(jù)權(quán)利要求I所述的方法，其中所述提供電連接的步驟包括 執(zhí)行硅化工藝，在柵極的頂部、源/漏區(qū)的頂部及其遠離溝道區(qū)的側(cè)面、背柵的遠離溝道區(qū)的側(cè)面上形成硅化物，其中導電通道與硅化物接觸。
3.根據(jù)權(quán)利要求I所述的方法，其中所述形成背柵的步驟包括 在第一半導體層中形成填充氧化物；以及 在第一半導體層中形成與填充氧化物自對準的背柵。
4.根據(jù)權(quán)利要求3所述的方法，其中在第一半導體層中形成填充氧化物的步驟包括 執(zhí)行第一次離子注入，在第一半導體層的一部分中形成犧牲注入?yún)^(qū)； 形成淺溝槽隔離開ロ，該淺溝槽隔離開ロ限定包括第一半導體層的未摻雜部分以及犧牲注入?yún)^(qū)的有源區(qū)，并暴露犧牲注入?yún)^(qū)的一個側(cè)面； 利用淺溝槽隔離開ロ，相對于半導體層的未摻雜部分選擇性地蝕刻掉犧牲注入?yún)^(qū)；以及 形成填充淺溝槽隔離開ロ并且在第二絕緣埋層下方延伸的填充氧化物。
5.根據(jù)權(quán)利要求4所述的方法，其中在第一半導體層中形成與填充氧化物自對準的背柵包括 執(zhí)行第二次離子注入，在第一半導體層的未摻雜部分中形成背柵。
6.根據(jù)權(quán)利要求5所述的方法，其中在第二次離子注入時采用的摻雜劑類型與MOSFET的導電類型相反。
7.根據(jù)權(quán)利要求5所述的方法，其中在第二次離子注入時采用的摻雜劑類型與MOSFET的導電類型相同。
8.根據(jù)權(quán)利要求4所述的方法，其中犧牲注入?yún)^(qū)是N型重摻雜區(qū)。
9.根據(jù)權(quán)利要求8所述的方法，其中第一半導體層是Si，并且在蝕刻掉犧牲注入?yún)^(qū)的步驟中采用的蝕刻劑為HC2H3O2: HNO3: HF。
10.根據(jù)權(quán)利要求I的方法，其中所述形成源/漏區(qū)的步驟包括 在第二半導體層上形成外延生長第三半導體層；以及 在第二半導體層和第三半導體層中執(zhí)行源/漏注入，以形成抬高的源/漏區(qū)。
11.ー種 MOSFET，包括: 半導體襯底； 半導體襯底上的第一絕緣埋層； 在第一絕緣埋層上的第一半導體層中形成的背柵；第一半導體層上的第二絕緣埋層； 在第二絕緣埋層上的第二半導體層中形成的源/漏區(qū)； 第二半導體層上的柵極；以及 源/漏區(qū)、柵極和背柵的電連接， 其中，背柵僅位于源/漏區(qū)中的一個及溝道區(qū)下方，而沒有位于源/漏區(qū)中的另ー個下方，所述電連接包括背柵和源/漏區(qū)中的所述ー個的公共的導電通道。
12.根據(jù)權(quán)利要求11所述的MOSFET，還包括在柵極的頂部、源/漏區(qū)的頂部及其遠離溝道區(qū)的側(cè)面、背柵的遠離溝道區(qū)的側(cè)面上形成的硅化物，其中導電通道與硅化物接觸。
13.根據(jù)權(quán)利要求11所述的MOSFET，其中背柵包括與MOSFET導電類型相反的摻雜劑。
14.根據(jù)權(quán)利要求11所述的M0SFET，其中背柵包括與MOSFET導電類型相同的摻雜劑。
15.根據(jù)權(quán)利要求11所述的M0SFET，其中第二半導體層上外延生長的第三半導體層，所述源/漏區(qū)是在第二半導體層和第三半導體層中形成的抬高的源/漏區(qū)。
全文摘要
本申請?zhí)峁┝艘环NMOSFET及其制造方法，該MOSFET包括半導體襯底；半導體襯底上的第一絕緣埋層；在第一絕緣埋層上的第一半導體層中形成的背柵；第一半導體層上的第二絕緣埋層；在第二絕緣埋層上的第二半導體層中形成的源/漏區(qū)；第二半導體層上的柵極；以及源/漏區(qū)、柵極和背柵的電連接，其中，背柵僅位于源/漏區(qū)中的一個及溝道區(qū)下方，而沒有位于源/漏區(qū)中的另一個下方，所述電連接包括背柵和源/漏區(qū)中的所述一個的公共的導電通道。該MOSFET利用非對稱的背柵改善了抑制短溝道效應(yīng)的效果，并且利用公共的導電通道減小了芯片占用面積。
文檔編號H01L29/78GK102856201SQ20111017838
公開日2013年1月2日 申請日期2011年6月29日 優(yōu)先權(quán)日2011年6月29日
發(fā)明者朱慧瓏, 梁擎擎, 尹海洲, 駱志炯 申請人:中國科學院微電子研究所