Mosfet的制造方法
【專利摘要】公開了一種制造MOSFET的方法，包括：在半導體襯底中形成淺溝槽，該淺溝槽圍繞有源區(qū)；經由淺溝槽對有源區(qū)的一個側壁進行第一次離子注入，以在所述一個側壁中形成第一重摻雜區(qū)；經由淺溝槽對有源區(qū)的相對的另一個側壁進行第二次離子注入，以在所述一個側壁中形成第二重摻雜區(qū)；采用絕緣材料填充淺溝槽，以形成用于限定MOSFET的有源區(qū)的淺溝槽隔離；在半導體襯底上形成柵疊層和絕緣層，該絕緣層作為圍繞柵疊層的側墻和覆蓋柵疊層的帽蓋；以淺溝槽隔離、第一重摻雜區(qū)、第二重摻雜區(qū)和絕緣層作為硬掩模在半導體襯底中形成開口；以開口的底面和側壁為生長籽層，外延生長半導體層；以及對半導體層進行離子注入以形成源區(qū)和漏區(qū)。
【專利說明】MOSFET的制造方法
【技術領域】
[0001]本發(fā)明涉及半導體器件的制造方法，更具體地，涉及應力增強的MOSFET的制造方法。
【背景技術】
[0002]集成電路技術的一個重要發(fā)展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，在MOSFET的尺寸減小時，半導體材料的性能(例如遷移率)以及MOSFET自身的器件性能(例如閾值電壓)均可能變劣。
[0003]通過向MOSFET的溝道區(qū)施加合適的應力，可以提高載流子的遷移率，從而減小導通電阻并提高器件的開關速度。當形成的器件是η型MOSFET時，應當沿著溝道區(qū)的縱向方向對溝道區(qū)施加拉應力，并且沿著溝道區(qū)的橫向方向對溝道區(qū)施加壓應力，以提高作為載流子的電子的遷移率。相反，當晶體管是P型MOSFET時，應當沿著溝道區(qū)的縱向方向對溝道區(qū)壓應力，并且沿著溝道區(qū)的橫向方向對溝道區(qū)施加拉應力，以提高作為載流子的空穴的遷移率。
[0004]采用與半導體襯底的材料不同的半導體材料形成源區(qū)和漏區(qū)，可以產生期望的應力。對于η型M0SFET，在Si襯底上形成的S1: C源區(qū)和漏區(qū)可以作為應力源，沿著溝道區(qū)的縱向方向對溝道區(qū)施加拉應力。對于P型M0SFET，在Si襯底上形成的SiGe源區(qū)和漏區(qū)可以作為應力源，沿著溝道區(qū)的縱向方向對溝道區(qū)施加壓應力。
[0005]圖1-4示出根據現有技術的方法制造應力增強的MSOFET的各個階段的半導體結構的示意圖，其中在圖la、2a、3a、4a中示出了半導體結構沿溝道區(qū)的縱向方向的截面圖，在圖3b、4b中示出了半導體結構沿溝道區(qū)的橫向方向的截面圖，在圖lb、2b、3c、4c中示出了半導體結構的俯視圖。在圖中，線AA表示沿溝道區(qū)的縱向方向的截取位置，線BB表示沿溝道區(qū)的橫向方向的截取位置。
[0006]該方法開始于圖1a和Ib所示的半導體結構，其中，在半導體襯底101中形成淺溝槽隔離102以限定MOSFET的有源區(qū)，在半導體襯底101上形成由側墻105包圍的柵疊層，柵疊層包括柵極電介質103和柵極導體104。
[0007]以淺溝槽隔離102、柵極導體104和側墻105作為硬掩模，蝕刻半導體襯底101，達到期望的深度，從而在半導體襯底101對應于源區(qū)和漏區(qū)的位置形成開口，如圖2a和2b所
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[0008]在半導體襯底101的位于開口內的暴露表面上，外延生長半導體層106，以形成源區(qū)和漏區(qū)。半導體襯底101的位于柵極電介質103下方以及源區(qū)和漏區(qū)之間的一部分將作為溝道區(qū)。
[0009]半導體層106從半導體襯底101的表面開始生長，并且是選擇性的。也即，半導體層106在半導體襯底101的不同晶面(crystalline surface)上的生長速率不同。在半導體襯底101由Si組成、以及半導體層106由Ge的原子百分比約為10-15%的SiGe組成的示例中，半導體層106在半導體襯底101的{I I 1}晶面上生長最慢。結果，所形成的半導體層106不僅包括與半導體襯底101的表面平行的(100)主表面，而且在與淺溝槽隔離102和側墻105相鄰的位置還包括{I I 1}刻面(facet)，這稱為半導體層106生長的邊緣效應(edge effect),如圖 3a、3b 和 3c 所不。
[0010]然而，半導體層106的小刻面是不期望的，因為這導致其自由表面的增加，使得半導體層106中的應力得以釋放，從而減小對溝道區(qū)施加的應力。
[0011]進一步地，在半導體層106的表面進行硅化以形成金屬硅化物層107，如圖4a、4b和4c所不。該娃化消耗半導體層106的一部分半導體材料。由于半導體層106的小刻面的存在，硅化可以沿著小刻面進行，最終可能到達半導體襯底101。
[0012]然而，半導體襯底101中的硅化是不期望的，因為這可能在結區(qū)形成金屬硅化物，導致結泄漏的增加。
[0013]因此，期望在應力增強的MOSFET抑制用于形成源區(qū)和漏區(qū)的半導體層的邊緣效應。

【發(fā)明內容】

[0014]本發(fā)明的目的是提供一種提高溝道區(qū)應力和/或減小結泄漏的MOSFET的制造方法。
[0015]根據本發(fā)明，提供一種制造MOSFET的方法，包括:在半導體襯底中形成淺溝槽，該淺溝槽圍繞有源區(qū)；經由淺溝槽對有源區(qū)的一個側壁進行第一次離子注入，以在所述一個側壁中形成第一重摻雜區(qū)；經由淺溝槽對有源區(qū)的相對的另一個側壁進行第二次離子注入，以在所述一個側壁中形成第二重摻雜區(qū)；采用絕緣材料填充淺溝槽，以形成用于限定MOSFET的有源區(qū)的淺溝槽隔離；在半導體襯底上形成柵疊層和絕緣層，該絕緣層作為圍繞柵疊層的側墻和覆蓋柵疊層的帽蓋；以淺溝槽隔離、第一重摻雜區(qū)、第二重摻雜區(qū)和絕緣層作為硬掩模在半導體襯底中形成開口 ；以開口的底面和側壁為生長籽層，外延生長半導體層；以及對半導體層進行離子注入以形成源區(qū)和漏區(qū)。
[0016]該方法利用由半導體層形成的源區(qū)和漏區(qū)對半導體襯底中的溝道區(qū)施加應力。由于在外延生長時以開口的底面和側壁為生長籽層，因此半導體層可以完全填充半導體襯底中的開口。半導體層的{I I 1}刻面僅僅位于其繼續(xù)生長部分中，從而抑制了邊緣效應的影響。
【專利附圖】

【附圖說明】
[0017]圖1-4示出根據現有技術的方法制造應力增強的MSOFET的各個階段的半導體結構的示意圖，其中在圖la、2a、3a、4a中示出了半導體結構沿溝道區(qū)的縱向方向的截面圖，在圖3b、4b中示出了半導體結構沿溝道區(qū)的橫向方向的截面圖，在圖lb、2b、3c、4c中示出了半導體結構的俯視圖。
[0018]圖5-12示出根據本發(fā)明的方法的實施例制造應力增強的MSOFET的各個階段的半導體結構的示意圖，其中在圖5-6、7a、8a、9-12中示出了半導體結構沿溝道區(qū)的縱向方向的截面圖，在圖7b、8b中示出了半導體結構的俯視圖。
【具體實施方式】[0019]以下將參照附圖更詳細地描述本發(fā)明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0020]為了簡明起見，可以在一幅圖中描述經過數個步驟后獲得的半導體結構。
[0021]應當理解，在描述器件的結構時，當將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉，該一層、一個區(qū)域將位于另一層、另一個區(qū)域“下面”或“下方”。
[0022]如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。
[0023]在本申請中，術語“半導體結構”指在制造半導體器件的各個步驟中形成的整個半導體結構的統(tǒng)稱，包括已經形成的所有層或區(qū)域；術語“溝道區(qū)的縱向方向”指從源區(qū)到漏區(qū)和方向，或相反的方向；術語“溝道區(qū)的橫向方向”在與半導體襯底的主表面平行的平面內與溝道區(qū)的縱向方向垂直的方向。例如，對于在U O 0}硅晶片上形成的M0SFET，溝道區(qū)的縱向方向通常沿著硅晶片的〈110〉方向，溝道區(qū)的橫向方向通常沿著硅晶片的〈011〉方向。
[0024]在下文中描述了本發(fā)明的許多特定的細節(jié)，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發(fā)明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節(jié)來實現本發(fā)明。
[0025]除非在下文中特別指出，MOSFET的各個部分可以由本領域的技術人員公知的材料構成。半導體材料例如包括II1-V族半導體，如GaAs、InP、GaN、SiC，以及IV族半導體，如S1、Ge。柵極導體可以由能夠導電的各種材料形成，例如金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層柵極導體或者是其他導電材料，例如為TaC、TiN, TaTbN, TaErN,TaYbN, TaSiN, HfSiN, MoSiN, RuTax、NiTax, MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN、PtSix、Ni3S1、Pt、Ru、Ir、Mo、HfRu> RuOx和所述各種導電材料的組合。柵極電介質可以由SiO2或介電常數大于SiO2的材料構成，例如包括氧化物、氮化物、氧氮化物、硅酸鹽、鋁酸鹽、鈦酸鹽，其中，氧化物例如包括Si02、HfO2, ZrO2, A1203、TiO2, La2O3，氮化物例如包括Si3N4，硅酸鹽例如包括HfSiOx，鋁酸鹽例如包括LaAlO3,鈦酸鹽例如包括SrTiO3,氧氮化物例如包括SiON0并且，柵極電介質不僅可以由本領域的技術人員公知的材料形成，也可以采用將來開發(fā)的用于柵極電介質的材料。
[0026]按照本發(fā)明的實施例，執(zhí)行圖5至12中所示的以下步驟以制造應力增強的MS0FET，在圖中示出了不同階段的半導體結構的截面圖。如果必要，在圖中還示出了俯視圖，在俯視圖中采用線AA表示沿溝道區(qū)的縱向方向的截取位置。
[0027]該方法開始于圖5所示的半導體結構，在半導體襯底201上依次形成襯墊氧化物層202和襯墊氮化物層203。半導體襯底201例如由Si組成。襯墊氧化物層202例如由氧化硅組成，厚度約為2-5nm。襯墊氮化物層203例如由氮化硅組成，厚度約為10_50nm。正如已知的那樣,襯墊氧化物層202可以減輕半導體襯底201和襯墊氮化物層203之間的應力。襯底氮化物層205在隨后的蝕刻步驟中用作硬掩模。
[0028]用于形成上述各層的工藝是已知的。例如，通過熱氧化形成襯墊氧化物層202。例如，通過化學氣相沉積形成襯墊氮化物層203。[0029]然后，通過旋涂在襯墊氮化物層203上形成光致抗蝕劑層(未示出)，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層形成淺溝槽隔離的圖案。利用光致抗蝕劑層作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應離子蝕刻、激光燒蝕，或者通過其中使用蝕刻劑溶液的濕法蝕刻，從上至下依次去除襯墊氮化物層203和襯墊氧化物層202的暴露部分。該蝕刻在半導體襯底201的表面停止，并且在襯墊氮化物層203和襯墊氧化物層202形成淺溝槽隔離的圖案。通過在溶劑中溶解或灰化去除光致抗蝕劑層。
[0030]利用襯墊氮化物層203和襯墊氧化物層202 —起作為硬掩模，通過已知的干法蝕刻或濕法蝕刻，蝕刻半導體襯底201達期望的深度，從而在半導體襯底201中形成淺溝槽，如圖6所示。正如本領域的技術人員可以理解的那樣，該淺溝槽圍繞MOSFET的有源區(qū)。[0031 ] 然后，通過旋涂在襯墊氮化物層203上形成光致抗蝕劑層PRl，并通過光刻工藝將光致抗蝕劑層PRl形成圖案，從而在將要形成的溝道區(qū)的縱向方向上經由淺溝槽暴露有源區(qū)的一個側壁。以光致抗蝕劑層PRl作為掩模，經由淺溝槽對有源區(qū)的暴露的一個側壁進行第一次離子注入，以形成重摻雜區(qū)204-1，如圖7a和7b所示。為了在有源區(qū)的暴露的一個側壁(圖中的左側的側壁)上形成重摻雜區(qū)204-1，第一次離子注入相對于垂直方向傾斜預定的角度。在一個示例中，第一次離子注入的摻雜劑例如是BF2或B，注入能量小于IkeV，注入劑量大于5X1014cm_2，使得重摻雜區(qū)204-1的峰值摻雜水平大于7X 1019cm_3。然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層PRl。
[0032]然后，通過旋涂在襯墊氮化物層203上形成光致抗蝕劑層PR2，并通過光刻工藝將光致抗蝕劑層PR2形成圖案，從而在將要形成的溝道區(qū)的縱向方向上經由淺溝槽暴露有源區(qū)的另一個側壁。以光致抗蝕劑層PR2作為掩模，經由淺溝槽對有源區(qū)的暴露的另一個側壁進行第二次離子注入，以形成重摻雜區(qū)204-2，如圖8a和Sb所示。為了在有源區(qū)的暴露的另一個側壁(圖中的右側的側壁)上形成重摻雜區(qū)204-2，第二次離子注入相對于垂直方向傾斜預定的角度。第二次離子注入的工藝條件與第一次離子注入相同。然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層PR2。
[0033]然后，通過已知的沉積工藝，在半導體結構的表面上形成絕緣材料層(未示出)。該絕緣材料層填充淺溝槽。通過化學機械拋光(CMP)去除絕緣材料層位于淺溝槽外部的部分，并且進一步去除襯墊氮化物層203和襯墊氧化物層202。絕緣材料層留在淺溝槽內的部分形成淺溝槽隔離205，如圖9所示。正如本領域的技術人員可以理解的那樣，淺溝槽隔離205限定MOSFET的有源區(qū)。
[0034]然后，通過已知的沉積工藝，在半導體結構的表面上依次形成電介質層以及多晶硅層，對其進行圖案化，從而形成包括柵極電介質206和柵極導體207的柵極疊層。接著，通過上述已知的工藝，在半導體結構的整個表面上沉積例如10-50納米的氮化物層208，然后通過各向異性蝕刻形成包圍柵疊層的側墻和帽蓋，如圖10所示。
[0035]然后，以淺溝槽隔離205、重摻雜區(qū)204-1和204_2、氮化物層208作為硬掩模，蝕刻半導體襯底201，達到期望的濃度，從而在半導體襯底201對應于源區(qū)和漏區(qū)的位置形成開口，如圖11所示。該蝕刻是各向異性或各向性的，然而，由于蝕刻的選擇性，重摻雜區(qū)204-1和204-2基本上未受到蝕刻。例如，在該蝕刻中采用的蝕刻劑可以是四甲基氫氧化銨(Tetramethylammonium hydroxide,縮寫為 TMAH)或氫氧化鉀(KOH)等溶液。
[0036]然后，在半導體襯底201的開口內，外延生長半導體層209。需要注意的是，這個開口并不一定如圖11所示，例如該開口位于柵極疊層以及側墻和帽蓋208的兩側的側壁可能是濕法腐蝕形成的“Σ”型側壁，側壁晶面指數為{I I I}。半導體層209從半導體襯底201的開口的底面和側壁開始生長，并且是選擇性的。也即，半導體層209在半導體襯底201的不同晶面上的生長速率不同。在半導體襯底201由Si組成、以及半導體層209由SiGe組成的P型MOSFET的示例中，半導體層209在半導體襯底201的{I I 1}晶面上生長最慢。然而，與現有技術不同，半導體襯底201中的開口的底面和側壁均由半導體材料組成。重摻雜區(qū)204-1和204-2作為開口的側壁的一部分，雖然在蝕刻步驟中相對于半導體襯底201表現出選擇性，但在外延生長半導體層209時晶體學特性與半導體襯底201相似，因而也作為生長籽層。結果，半導體層209可以完全填充半導體襯底201的開口。
[0037]在完全填充該開口之后，半導體層209失去開口側壁的生長籽層，并繼續(xù)自由外延生長。結果，半導體層209的繼續(xù)生長部分不僅包括與半導體襯底201的表面平行的(100)主表面，而且在與氮化物層208和側墻208相鄰的位置還包括{I I 1}刻面，如圖12所示。
[0038]半導體層209的{I I 1}刻面僅僅位于其繼續(xù)生長部分中。半導體層209的位于半導體襯底201的開口內的部分具有受約束的底面和側壁。因此，半導體層209的刻面并未不利地影響對溝道區(qū)施加的應力。
[0039]盡管未示出，在圖5-12所示的步驟之后，按照常規(guī)的工藝對半導體層209進行離子注入，然后例如在約1000-1080°C的溫度下執(zhí)行尖峰退火(spike anneal),以激活通過先前的注入步驟而注入的摻雜劑并消除注入導致的損傷，從而形成源區(qū)和漏區(qū)。半導體襯底的位于柵極電介質206下方以及源區(qū)和漏區(qū)之間的一部分作為溝道區(qū)。
[0040]優(yōu)選地，在半導體層209的表面進行硅化以形成金屬硅化物層，以減小源區(qū)和漏區(qū)的接觸電阻。
[0041]該硅化的工藝是已知的。例如，首先沉積厚度約為5_12nm的Ni層，然后在300-500°C的溫度下熱處理1-10秒鐘，使得半導體層209的表面部分形成NiSi，最后利用濕法蝕刻去除未反應的Ni。
[0042]該硅化消耗半導體層209的一部分半導體材料。由于半導體層209的小刻面的存在，硅化可以沿著小刻面進行。由于半導體層209完全填充半導體襯底201的開口，硅化并未到達半導體襯底201。
[0043]在圖12所示的步驟之后，在所得到的半導體結構上形成層間絕緣層、位于層間絕緣層中的通孔、位于層間絕緣層上表面的布線或電極，從而完成MOSFET的其他部分。
[0044]盡管在上述實施例中描述了應力增強的P型MOSFET及其中使用的應力源的材料，但本發(fā)明同樣適應于應力增強的η型M0SFET。在η型MOSFET中，半導體襯底201例如由Si組成，半導體層209例如由S1: C組成，用于形成源區(qū)和漏區(qū)，并且作為沿著溝道區(qū)的縱向方向對溝道區(qū)施加拉應力的應力源。除了應力源的材料不同之外，可以采用與上述方法類似的方法制造應力增強的η型M0SFET。
[0045]以上描述只是為了示例說明和描述本發(fā)明，而非意圖窮舉和限制本發(fā)明。因此，本發(fā)明不局限于所描述的實施例。對于本領域的技術人員明顯可知的變型或更改，均在本發(fā)明的保護范圍之內。
【權利要求】
1.一種制造MOSFET的方法，包括: 在半導體襯底中形成淺溝槽，該淺溝槽圍繞有源區(qū)； 經由淺溝槽對有源區(qū)的一個側壁進行第一次離子注入，以在所述一個側壁中形成第一重摻雜區(qū)； 經由淺溝槽對有源區(qū)的相對的另一個側壁進行第二次離子注入，以在所述一個側壁中形成第二重摻雜區(qū)； 采用絕緣材料填充淺溝槽，以形成用于限定MOSFET的有源區(qū)的淺溝槽隔離； 在半導體襯底上形成柵疊層和絕緣層，該絕緣層作為圍繞柵疊層的側墻和覆蓋柵疊層的帽蓋； 以淺溝槽隔離、第一重摻雜區(qū)、第二重摻雜區(qū)和絕緣層作為硬掩模在半導體襯底中形成開口 ； 以開口的底面和側壁為生長籽層，外延生長半導體層；以及 對半導體層進行離子注入以形成源區(qū)和漏區(qū)。
2.根據權利要求1所述的方法，其中形成淺溝槽的步驟包括: 在半導體襯底上形成包括淺溝槽隔離的圖案的第一硬掩模；以及 蝕刻半導體襯底以形成淺溝槽。
3.根據權利要求2所述的方法,其中所述第一硬掩模包括位于半導體襯底上的襯墊氧化物層和位于襯墊氧化物層上的襯墊氮化物層。
4.根據權利要求1所`述的方法，其中第一次離子注入包括: 形成第一光致抗蝕劑掩模，該第一光致抗蝕劑掩模遮擋有源區(qū)的所述另一個側壁，并暴露有源區(qū)的所述一個側壁； 經由淺溝槽隔離對有源區(qū)的暴露的所述一個側壁進行第一次離子注入；以及 去除第一光致抗蝕劑掩模。
5.根據權利要求1所述的方法，其中第二次離子注入包括: 形成第二光致抗蝕劑掩模，該第二光致抗蝕劑掩模遮擋有源區(qū)的所述一個側壁，并暴露有源區(qū)的所述另一個側壁； 經由淺溝槽隔離對有源區(qū)的暴露的所述另一個側壁進行第二次離子注入；以及 去除第二光致抗蝕劑掩模。
6.根據權利要求1所述的方法，其中第一次離子注入和第二次離子注入的摻雜劑是選自BF2和B中的至少一種。
7.根據權利要求1所述的方法，其中第一次離子注入和第二次離子注入相對于垂直方向傾斜預定的角度。
8.根據權利要求1所述的方法，其中所述MOSFET為P型M0SFET。
9.根據權利要求8所述的方法，其中所述半導體襯底由Si組成，所述半導體層由SiGe組成。
10.根據權利要求1所述的方法，其中所述MOSFET為η型M0SFET。
11.根據權利要求10所述的方法，其中所述半導體襯底由Si組成，所述半導體層由S1:C組成。
12.根據權利要求1所述的方法，其中在形成源區(qū)和漏區(qū)之后中，還包括:執(zhí)行硅化以在 源區(qū)和漏區(qū)的表面形成金屬硅化物。
【文檔編號】H01L21/336GK103779222SQ201210407135
【公開日】2014年5月7日 申請日期:2012年10月23日 優(yōu)先權日:2012年10月23日
【發(fā)明者】尹海洲, 朱慧瓏 申請人:中國科學院微電子研究所