專利名稱：高電壓垂直晶體管的分段式柱布局的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于制造高電壓晶體管的半導(dǎo)體器件結(jié)構(gòu)和工藝。
背景技術(shù)：
在半導(dǎo)體領(lǐng)域中高電壓場(chǎng)效應(yīng)晶體管(HVFET)已是公知的。很多HVFET采用的器件結(jié)構(gòu)包括延伸的漏極區(qū)，當(dāng)器件處于“截止”狀態(tài)時(shí)，該延伸的漏極區(qū)支持或阻斷所施加的高電壓(例如幾百伏)。在常規(guī)的垂直HVFET結(jié)構(gòu)中，半導(dǎo)體材料的臺(tái)或柱形成用于導(dǎo)通狀態(tài)中的電流的延伸的漏極或漂移區(qū)。在襯底頂部附近、與臺(tái)的側(cè)壁區(qū)域相鄰地形成溝槽柵極結(jié)構(gòu)，在臺(tái)處將本體區(qū)設(shè)置在延伸的漏極區(qū)上方。向柵極施加適當(dāng)?shù)碾妷弘妱?shì)沿著本體區(qū)的垂直側(cè)壁部分形成導(dǎo)電溝道，使得電流可以垂直流過(guò)半導(dǎo)體材料，即，從設(shè)置源極區(qū)的襯底頂表面向下流到設(shè)置漏極區(qū)的襯底底部。在常規(guī)布局中，垂直HVFET由長(zhǎng)的連續(xù)硅柱結(jié)構(gòu)構(gòu)成，該硅柱結(jié)構(gòu)跨越半導(dǎo)體管芯延伸，并且該柱結(jié)構(gòu)在垂直于柱長(zhǎng)度的方向上重復(fù)。不過(guò)，該布局引起的問(wèn)題在于，在高溫處理步驟期間硅晶片容易產(chǎn)生大的翹曲。在很多工藝中，翹曲是永久性的且足夠大，防礙了在下一處理步驟中用工具加工晶片。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供一種裝置，包括設(shè)置在管芯上的多個(gè)晶體管段， 每個(gè)晶體管段具有跑道形狀，所述跑道形狀具有沿第一橫向伸長(zhǎng)的長(zhǎng)度和沿第二橫向的寬度，每個(gè)晶體管段包括半導(dǎo)體材料柱，所述柱包括延伸漏極區(qū)，所述延伸漏極區(qū)通過(guò)所述管芯沿垂直方向延伸；分別設(shè)置在所述柱的相對(duì)側(cè)上的第一和第二介電區(qū)域，所述第一介電區(qū)域由所述柱橫向包圍，并且所述第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在所述第一和第二介電區(qū)域中的第一和第二場(chǎng)板；其中所述晶體管段被設(shè)置成多個(gè)部分，第一部分包括沿第二橫向設(shè)置成并排關(guān)系的第一行晶體管段，以及第二部分包括沿第二橫向設(shè)置成并排關(guān)系的第二行晶體管段。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供一種裝置，包括設(shè)置在管芯上的多個(gè)晶體管段，每個(gè)晶體管段具有跑道形狀，所述跑道形狀具有沿第一橫向伸長(zhǎng)的長(zhǎng)度和沿第二橫向的寬度，每個(gè)晶體管段包括半導(dǎo)體材料柱，所述柱包括延伸漏極區(qū)，所述延伸漏極區(qū)通過(guò)所述管芯沿垂直方向延伸；分別設(shè)置在所述柱的相對(duì)側(cè)上的第一和第二介電區(qū)域，所述第一介電區(qū)域由所述柱橫向包圍，并且所述第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在所述第一和第二介電區(qū)域中的第一和第二場(chǎng)板；其中所述晶體管段被設(shè)置成多個(gè)部分，第一部分的晶體管段沿第一橫向相對(duì)于第二部分的晶體管段移動(dòng)，且第一部分的一行的每個(gè)晶體管段被第二部分的一對(duì)晶體管段分開(kāi)，所述對(duì)沿第一橫向設(shè)置成端到端的關(guān)系，第一和第二部分中的交替的晶體管段的第二介電區(qū)域被合并。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供一種晶體管，包括半導(dǎo)體管芯；被設(shè)置成基本覆蓋所述半導(dǎo)體管芯的多個(gè)晶體管段，每個(gè)晶體管段具有沿第一橫向伸長(zhǎng)的長(zhǎng)度和沿第二橫向的寬度，所述長(zhǎng)度大于所述寬度至少20倍，每個(gè)晶體管段包括半導(dǎo)體材料柱，所述柱包括延伸漏極區(qū)，所述延伸漏極區(qū)通過(guò)所述半導(dǎo)體管芯沿垂直方向延伸，所述柱沿第一和第二橫向延伸以形成連續(xù)的跑道形環(huán)或橢圓；分別設(shè)置在所述柱的相對(duì)側(cè)上的第一和第二介電區(qū)域，所述第一介電區(qū)域由所述柱橫向包圍，并且所述第二介電區(qū)域橫向包圍所述柱； 分別設(shè)置在所述第一和第二介電區(qū)域中的第一和第二場(chǎng)板；并且其中所述晶體管段設(shè)置成位于半導(dǎo)體管芯的相應(yīng)區(qū)域中的兩個(gè)或更多個(gè)部分。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供一種制造在半導(dǎo)體管芯上的晶體管，包括設(shè)置在半導(dǎo)體管芯的第一區(qū)域中的晶體管段的第一部分；設(shè)置在與第一區(qū)域相鄰的半導(dǎo)體管芯的第二區(qū)域中的晶體管段的第二部分，第一和第二部分中的每個(gè)晶體管段包括沿垂直方向延伸的半導(dǎo)體材料柱，所述柱具有在所述管芯的頂表面附近設(shè)置的源極區(qū)，和在所述源極區(qū)下面設(shè)置的延伸漏極區(qū)，所述柱沿第一和第二橫向延伸以形成連續(xù)的跑道形環(huán)或橢圓；分別設(shè)置在所述柱的相對(duì)側(cè)上的第一和第二介電區(qū)域，所述第一介電區(qū)域由所述柱橫向包圍，并且所述第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在所述第一和第二介電區(qū)域中的第一和第二場(chǎng)板；并且其中第一和第二部分的成對(duì)的相鄰晶體管段的第二場(chǎng)板被分別分開(kāi)或者被部分地合并。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供一種半導(dǎo)體器件，包括設(shè)置在管芯上的多個(gè)晶體管段，每個(gè)晶體管段具有跑道形狀，所述跑道形狀具有沿第一橫向伸長(zhǎng)的長(zhǎng)度和沿第二橫向的寬度，每個(gè)晶體管段包括半導(dǎo)體材料柱，所述柱包括延伸漏極區(qū)，所述延伸漏極區(qū)通過(guò)所述管芯沿垂直方向延伸；分別設(shè)置在所述柱的相對(duì)側(cè)上的第一和第二介電區(qū)域，所述第一介電區(qū)域由所述柱橫向包圍，并且所述第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在所述第一和第二介電區(qū)域中的第一和第二場(chǎng)板；其中，所述晶體管段被設(shè)置成多個(gè)部分，第一部分包括沿第二橫向設(shè)置成并排關(guān)系的第一行晶體管段，第二部分包括沿第二橫向設(shè)置成并排關(guān)系的第二行晶體管段，所述第一和第二部分的晶體管段每個(gè)沿第一橫向被多個(gè)半導(dǎo)體材料偽柱分開(kāi)，每個(gè)偽柱中心分別位于第一和第二部分的第一和第二相鄰成對(duì)的晶體管段的圓形端之間。根據(jù)本發(fā)明的另一個(gè)實(shí)施例，提供一種半導(dǎo)體器件，包括設(shè)置在管芯上的多個(gè)晶體管段，每個(gè)晶體管段具長(zhǎng)環(huán)形狀，所述長(zhǎng)環(huán)形狀具有沿第一橫向伸長(zhǎng)的長(zhǎng)度和沿第二橫向的寬度，每個(gè)晶體管段包括半導(dǎo)體材料柱，所述柱包括漂移區(qū)，所述漂移區(qū)通過(guò)所述管芯沿垂直方向延伸；分別設(shè)置在所述柱的相對(duì)側(cè)上的第一和第二介電區(qū)域，所述第一介電區(qū)域由所述柱橫向包圍，并且所述第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在所述第一和第二介電區(qū)域中的第一和第二場(chǎng)板；其中，所述晶體管段被設(shè)置成多個(gè)部分，第一部分包括沿第二橫向設(shè)置成并排關(guān)系的第一行晶體管段，第二部分包括沿第二橫向設(shè)置成并排關(guān)系的第二行晶體管段，第一部分的每個(gè)晶體管段的第二介電區(qū)域被合并，第二部分的每個(gè)晶體管段的第二介電區(qū)域被合并，第一部分的經(jīng)合并的第二介電區(qū)域和第二部分的經(jīng)合并的第二介電區(qū)域沿第一橫向被偽半導(dǎo)體材料柱分開(kāi)。


從下面的詳細(xì)說(shuō)明和附圖將可以更全面地理解本發(fā)明，不過(guò)，詳細(xì)說(shuō)明和附圖不應(yīng)用來(lái)將本發(fā)明限制到所示的具體實(shí)施例，而是僅用于解釋和理解。圖1示出了垂直HVFET結(jié)構(gòu)的實(shí)例截面?zhèn)纫晥D。圖2A示出了圖1中所示的垂直HVFET結(jié)構(gòu)的實(shí)例布局。圖2B為圖2A中所示的實(shí)例布局的一部分的放大視圖。圖3A示出了圖1中所示的垂直HVFET結(jié)構(gòu)的另一實(shí)例布局。圖3B為圖3A中所示的實(shí)例布局的一部分的放大視圖。圖4A示出了圖1中所示的垂直HVFET結(jié)構(gòu)的又一實(shí)例布局。圖4B為圖4A中所示的實(shí)例布局的一部分的放大視圖。
具體實(shí)施例方式在下述說(shuō)明中，為了提供對(duì)本發(fā)明的透徹理解，給出了具體細(xì)節(jié)，例如材料類型、 尺寸、結(jié)構(gòu)特點(diǎn)、處理步驟等。不過(guò)，本領(lǐng)域的普通技術(shù)人員將理解，實(shí)施本發(fā)明可以不需要這些具體細(xì)節(jié)。還應(yīng)理解，圖中的元件是代表性的，為了清晰起見(jiàn)沒(méi)有按照比例繪制。圖1示出了垂直HVFET 10的實(shí)例截面?zhèn)纫晥D，該HVFET 10具有這樣的結(jié)構(gòu)，其包括形成于N+摻雜硅襯底11上的N型硅的延伸漏極區(qū)12。對(duì)襯底11進(jìn)行重?fù)诫s以使其對(duì)流經(jīng)漏電極的電流的電阻最小化，在完成的器件中漏電極位于襯底的底部上。在一個(gè)實(shí)施例中，延伸漏極區(qū)12為從襯底11延伸到硅晶片的頂表面的外延層的一部分。接近外延層的頂表面形成P型本體區(qū)13以及被P型區(qū)域16橫向分開(kāi)的N+摻雜的源極區(qū)14a和14b。 如可以看到的，P型本體區(qū)13設(shè)置于延伸漏極區(qū)12上方且垂直地將延伸漏極區(qū)12與N+源極區(qū)14a和14b以及P型區(qū)域16分開(kāi)。在一個(gè)實(shí)施例中，外延層包括延伸漏極區(qū)12的部分的摻雜濃度是線性漸變的，以產(chǎn)生表現(xiàn)出基本均勻的電場(chǎng)分布的延伸漏極區(qū)。線性漸變可以在外延層12的頂表面下方的某個(gè)點(diǎn)處停止。在圖1的實(shí)例垂直晶體管中，延伸漏極區(qū)12、本體區(qū)13、源極區(qū)14a和14b以及P 型區(qū)域16共同包括硅材料的臺(tái)或柱17 (在本申請(qǐng)中兩個(gè)術(shù)語(yǔ)作為同義詞使用)。用介電材料(例如氧化物)層填充形成于柱17的相對(duì)側(cè)上的垂直溝槽，所述介電材料形成介電區(qū)域 15?？梢杂善骷膿舸╇妷阂鬀Q定柱17的高度和寬度以及相鄰垂直溝槽之間的間距。在各實(shí)施例中，臺(tái)17的垂直高度(厚度)在大約30μπι到120 μ m厚的范圍內(nèi)。例如，在尺寸大約為Imm X Imm的管芯上形成的HVFET以具有垂直厚度為大約60 μ m的柱17。作為另一實(shí)例，在每一側(cè)的大約2mm-4mm的管芯上形成的晶體管結(jié)構(gòu)可以具有大約30 μ m厚的柱結(jié)構(gòu)。在特定實(shí)施例中，柱17的橫向?qū)挾缺M量窄到能可靠制造的程度(例如大約0.4μπι到 0. 8 μ m寬)，以便實(shí)現(xiàn)非常高的擊穿電壓(例如600-800V)。在另一實(shí)施例中，不是跨越柱17的橫向?qū)挾仍贜+源極區(qū)14a和14b之間布置P型區(qū)域16 (如圖1所示)，而是可以跨越柱17的橫向長(zhǎng)度在柱17的頂部交替形成N+源極區(qū)和P型區(qū)域。換句話說(shuō)，諸如圖1中所示的給定的截面圖將具有跨越柱17的整個(gè)橫向?qū)挾妊由斓腘+源極區(qū)14或P型區(qū)域16，取決于該截面取自哪里。在這樣的實(shí)施例中，每個(gè)N+ 源極區(qū)14在兩側(cè)(沿柱的橫向長(zhǎng)度)與P型區(qū)域16鄰接。類似地，每個(gè)P型區(qū)域16在兩側(cè)(沿柱的橫向長(zhǎng)度)與N+源極區(qū)14鄰接。介電區(qū)域15a、15b可以包括二氧化硅、氮化硅或其他合適的介電材料。可以使用多種公知方法，包括熱生長(zhǎng)和化學(xué)汽相淀積來(lái)形成介電區(qū)域15。設(shè)置在每個(gè)介電層15中并與襯底11和柱17完全絕緣的是場(chǎng)板(field plate) 19。用于形成場(chǎng)板19的導(dǎo)電材料可以包括重?fù)诫s的多晶硅、金屬(或金屬合金)、硅化物或其他適當(dāng)?shù)牟牧?。在完成的器件結(jié)構(gòu)中，場(chǎng)板19a和19b通常起電容極板的作用，當(dāng)HVFET處于截止?fàn)顟B(tài)時(shí)(即當(dāng)漏極被升高至高電壓電勢(shì)時(shí))所述電容極板可用于耗盡延伸漏極區(qū)的電荷。在一個(gè)實(shí)施例中，將每個(gè)場(chǎng)板19與柱17的側(cè)壁分開(kāi)的氧化物區(qū)域15的橫向厚度大約為4 μ m。垂直HVFET晶體管80的溝槽柵極結(jié)構(gòu)包括柵極元件18a、18b，每個(gè)柵極元件分別設(shè)置在場(chǎng)板19a、19b和本體區(qū)13之間、柱17的相對(duì)側(cè)上的氧化物區(qū)域15a和15b中。高質(zhì)量的薄(例如 500Λ)柵極氧化物層將柵極元件18與和本體區(qū)13相鄰的柱17的側(cè)壁分開(kāi)。柵極元件18可以包括多晶硅、或某種其他適合的材料。在一個(gè)實(shí)施例中，每個(gè)柵極元件18具有大約1. 5 μ m的橫向?qū)挾群痛蠹s3. 5 μ m的深度。本領(lǐng)域的實(shí)踐人員將會(huì)理解，柱17的頂部附近的N+源極區(qū)14和P-型本體區(qū)13 均可以使用普通的淀積、擴(kuò)散和/或注入處理技術(shù)形成。在形成N+源極區(qū)38之后，通過(guò)利用常規(guī)制造方法形成電連接到器件的相應(yīng)區(qū)域/材料(為了清晰圖中未示出)的源、漏、 柵、和場(chǎng)板電極可以完成HVFET 10。圖2A示出了圖1中所示的垂直HVFET結(jié)構(gòu)的實(shí)例布局。圖2A的頂視圖示出了單個(gè)分立的HVFET，其包括半導(dǎo)體管芯21上的上部晶體管部分30a和下部晶體管部分30b。 由偽硅柱32將這兩部分分開(kāi)。每個(gè)部分30包括多個(gè)“跑道(racetrack)”形晶體管結(jié)構(gòu)或段，每個(gè)晶體管段包括細(xì)長(zhǎng)環(huán)或橢圓，其包括在相對(duì)側(cè)由介電區(qū)域15a和15b包圍的硅柱 17。柱17本身在χ和y方向上橫向延伸以形成連續(xù)細(xì)長(zhǎng)的跑道形環(huán)或橢圓。設(shè)置在介電區(qū)域15a和15b中的是相應(yīng)的柵極元件18a和18b以及場(chǎng)板19a和19b。場(chǎng)板19a包括單個(gè)細(xì)長(zhǎng)元件，其在圓形指尖(fingert ip)區(qū)域中終結(jié)于任一端。另一方面，場(chǎng)板19b包括環(huán)繞柱17的細(xì)長(zhǎng)環(huán)或橢圓。相鄰跑道結(jié)構(gòu)的場(chǎng)板19b被示為合并的(merged)，從而它們共享在一側(cè)的公共元件。作為參考，圖1的截面圖可以取自圖2A的實(shí)例布局的切割線A-A’。應(yīng)當(dāng)理解，在圖2A的實(shí)例中，每個(gè)跑道形晶體管段在y方向上的寬度(即間距)大約為13 μ m，在χ方向上的長(zhǎng)度在大約400 μ m到1000 μ m的范圍內(nèi)，且柱高度約為60 μ m。 換句話說(shuō)，包括部分30a和30b的各個(gè)跑道形晶體管段的長(zhǎng)寬比在大約30直到80的范圍內(nèi)。在一個(gè)實(shí)施例中，每個(gè)跑道形段的長(zhǎng)度大于其間距或?qū)挾戎辽?0倍。本領(lǐng)域的實(shí)踐人員將理解，在完成的器件結(jié)構(gòu)中，使用圖案化金屬層來(lái)互連各個(gè)晶體管段的每個(gè)硅柱17。也就是說(shuō)，在實(shí)際實(shí)施例中，分別將所有的源極區(qū)、柵極元件和場(chǎng)板一起布線至管芯上對(duì)應(yīng)的電極。在圖示的實(shí)施例中，每個(gè)部分30中的晶體管段基本跨越管芯21的寬度沿y方向設(shè)置成并排關(guān)系。類似地，在χ方向上，部分30a和30b的晶體管段的額外長(zhǎng)度基本在管芯21的長(zhǎng)度上延伸。在圖2A的實(shí)例布局中，跨越半導(dǎo)體管芯21，分開(kāi)硅柱的介電區(qū)域15的寬度以及場(chǎng)板的寬度是基本均勻的。以均勻的寬度和間隔距離布置晶體管段防止了在用于共形地淀積包括介電區(qū)域15和場(chǎng)板19的層的處理步驟之后形成空隙或孔。圖2B為圖2A中所示的實(shí)例布局的一部分的放大視圖。為了清晰起見(jiàn)，僅示出了每個(gè)晶體管段的柱17和介電區(qū)域15b。圖示的偽硅柱32分開(kāi)相應(yīng)晶體管段部分30a和30b 的介電區(qū)域15b的圓端區(qū)域。換句話說(shuō)，在半導(dǎo)體襯底中被蝕刻來(lái)限定柱17的深垂直溝槽也限定偽硅柱32。在一個(gè)實(shí)施例中，使偽硅柱32在χ方向上的寬度(即其分開(kāi)晶體管段部分)小到能被可靠地制造。將單個(gè)管芯HVFET分段成由偽硅柱32分開(kāi)的部分的目的在于在細(xì)長(zhǎng)跑道形晶體管段中引入長(zhǎng)度方向上(X方向)的應(yīng)力消除(stressrelief)。將晶體管器件結(jié)構(gòu)分段或斷開(kāi)成兩個(gè)或更多個(gè)部分減輕了跨越管芯長(zhǎng)度的機(jī)械應(yīng)力。該應(yīng)力由位于柱側(cè)面的氧化物區(qū)域引起，并且通常集中于每個(gè)跑道形段的圓形端處。由此通過(guò)將晶體管器件結(jié)構(gòu)分段成兩個(gè)或更多個(gè)部分來(lái)減輕機(jī)械應(yīng)力防止了由應(yīng)力導(dǎo)致的不希望有的硅柱翹曲和對(duì)硅的損傷(例如位錯(cuò))。要理解的是，在通過(guò)高度分段的布局提供的應(yīng)力消除和導(dǎo)電區(qū)域的損失之間存在折衷。更多的分段導(dǎo)致更大的應(yīng)力減輕，但是以導(dǎo)電區(qū)域?yàn)榇鷥r(jià)。通常，柱的垂直高度越大且半導(dǎo)體管芯越大，則需要的晶體管部分或段的數(shù)目越大。在一個(gè)實(shí)施例中，對(duì)于具有 60 μ m高的柱的2mmX 2mm的管芯，利用包括四個(gè)跑道形晶體管部分的布局在導(dǎo)通電阻約為 1歐姆的HVFET中提供足夠的應(yīng)力減輕，所述四個(gè)跑道形晶體管部分由偽硅柱分開(kāi)，每個(gè)偽硅柱具有大約13 μ m的間距(y方向)和大約450 μ m的長(zhǎng)度(χ方向)。在另一個(gè)實(shí)施例中，不是用偽硅柱來(lái)分開(kāi)成對(duì)的跑道形晶體管段，每一對(duì)位于不同部分中，而是可以用包括不同材料的偽柱。用于偽柱的材料應(yīng)當(dāng)具有接近硅的熱膨脹系數(shù)或充分不同于介電區(qū)域的熱膨脹系數(shù)的熱膨脹系數(shù)以便減輕由位于硅柱側(cè)面的介電區(qū)域引起的長(zhǎng)度方向上的應(yīng)力。圖3Α示出了圖1所示的垂直HVFET結(jié)構(gòu)的另一實(shí)例布局。圖3Β為圖3Α中所示的實(shí)例布局的一部分的放大圖，僅示出了柱17、氧化物區(qū)域15b和可選的偽硅柱33。類似于圖2A和2B的實(shí)施例，圖3A和3B示出了半導(dǎo)體管芯21上的單個(gè)分立的HVFET，其包括上部晶體管部分30a和下部晶體管部分30b。但是在圖3A和3B的實(shí)例中，由氧化物區(qū)域15b 填充的深垂直溝槽以及晶體管部分30a和30b的場(chǎng)板19b重疊，或者被合并，在分段的晶體管部分之間留下小的菱形偽硅柱33。在該實(shí)施例中，單個(gè)偽柱中心位于兩個(gè)部分上相鄰成對(duì)的晶體管段的四個(gè)圓形端之間。在所示的實(shí)例中，對(duì)于包括管芯21的晶體管部分30中的每N個(gè)(其中N為大于1的整數(shù))跑道形段或結(jié)構(gòu)，存在總共N-I個(gè)偽柱33。圖4A示出了圖1所示的垂直HVFET結(jié)構(gòu)的又一實(shí)例布局。圖4B為圖4A中所示的實(shí)例布局的一部分的放大圖。在圖4B的放大圖中為了清晰僅示出了柱17和氧化物區(qū)域 15b。在該實(shí)例中，將半導(dǎo)體管芯21的包括HVFET的晶體管段交替移動(dòng)每個(gè)跑道形段的長(zhǎng)度的一半，結(jié)果形成交替與上部晶體管部分40a和下部晶體管部分40b相關(guān)聯(lián)的跑道形晶體管段。換句話說(shuō)，一行部分40a的每個(gè)晶體管段由部分40b的一對(duì)晶體管段分開(kāi)，該對(duì)晶體管段沿χ方向設(shè)置成端到端的關(guān)系。要理解的是，可以將各段交替移動(dòng)段長(zhǎng)度的任何百分?jǐn)?shù)(fraction)。換句話說(shuō)，段的移動(dòng)不限于長(zhǎng)度的50%或一半。多種實(shí)施例可以包括交替移動(dòng)了晶體管段的長(zhǎng)度的從大于0%到小于100%的任何百分比或百分?jǐn)?shù)的段。在圖4A和4B的實(shí)例中，相應(yīng)部分40a和40b中交替的晶體管段的介電區(qū)域15b 被合并。在圖示的具體實(shí)施例中，與不同相鄰部分相關(guān)聯(lián)的晶體管段的圓形端重疊或被合并，使得相鄰部分的場(chǎng)板19b在各端處(沿χ方向)被合并。而且，不同部分的交替晶體管段的場(chǎng)板1%的延伸的直邊部分沿著每個(gè)段的基本長(zhǎng)度被合并。要理解的是，區(qū)域15b和 19b在相應(yīng)部分之間有或沒(méi)有偽柱(或隔離的偽硅柱)的情況下都可以被合并。
雖然已經(jīng)結(jié)合具體器件類型描述了以上實(shí)施例，但是本領(lǐng)域的普通技術(shù)人員將理解多種變型和改變都在本發(fā)明的范圍內(nèi)。例如，雖然已經(jīng)描述了 HVFET，但是圖示的方法、 布局和結(jié)構(gòu)同樣適用于其他結(jié)構(gòu)和器件類型，包括肖特基、二極管、IGBT和雙極型結(jié)構(gòu)。因此，應(yīng)當(dāng)將說(shuō)明書(shū)和附圖看作是示例性的而不是限制性的。
權(quán)利要求
1.一種半導(dǎo)體器件，包括設(shè)置在管芯上的多個(gè)晶體管段，每個(gè)晶體管段具有跑道形狀，所述跑道形狀具有沿第一橫向伸長(zhǎng)的長(zhǎng)度和沿第二橫向的寬度，每個(gè)晶體管段包括半導(dǎo)體材料柱，所述柱包括延伸漏極區(qū)，所述延伸漏極區(qū)通過(guò)所述管芯沿垂直方向延伸；分別設(shè)置在所述柱的相對(duì)側(cè)上的第一和第二介電區(qū)域，所述第一介電區(qū)域由所述柱橫向包圍，并且所述第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在所述第一和第二介電區(qū)域中的第一和第二場(chǎng)板；其中，所述晶體管段被設(shè)置成多個(gè)部分，第一部分包括沿第二橫向設(shè)置成并排關(guān)系的第一行晶體管段，第二部分包括沿第二橫向設(shè)置成并排關(guān)系的第二行晶體管段，所述第一和第二部分的晶體管段每個(gè)沿第一橫向被多個(gè)半導(dǎo)體材料偽柱分開(kāi)，每個(gè)偽柱中心分別位于第一和第二部分的第一和第二相鄰成對(duì)的晶體管段的圓形端之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述柱還包括在所述管芯的頂表面附近設(shè)置的源極區(qū)，以及將所述源極區(qū)與所述延伸漏極區(qū)垂直地分開(kāi)的本體區(qū)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，還包括與所述本體區(qū)相鄰的在第一和第二介電區(qū)域中設(shè)置的柵極，所述柵極與所述本體區(qū)和所述第一和第二場(chǎng)板絕緣。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，第一和第二部分均沿第二橫向跨越管芯的寬度而延伸，第一部分和第二部分附加地沿第一橫向跨越管芯的長(zhǎng)度而延伸。
5.一種半導(dǎo)體器件，包括設(shè)置在管芯上的多個(gè)晶體管段，每個(gè)晶體管段具長(zhǎng)環(huán)形狀，所述長(zhǎng)環(huán)形狀具有沿第一橫向伸長(zhǎng)的長(zhǎng)度和沿第二橫向的寬度，每個(gè)晶體管段包括半導(dǎo)體材料柱，所述柱包括漂移區(qū)，所述漂移區(qū)通過(guò)所述管芯沿垂直方向延伸；分別設(shè)置在所述柱的相對(duì)側(cè)上的第一和第二介電區(qū)域，所述第一介電區(qū)域由所述柱橫向包圍，并且所述第二介電區(qū)域橫向包圍所述柱；分別設(shè)置在所述第一和第二介電區(qū)域中的第一和第二場(chǎng)板；其中，所述晶體管段被設(shè)置成多個(gè)部分，第一部分包括沿第二橫向設(shè)置成并排關(guān)系的第一行晶體管段，第二部分包括沿第二橫向設(shè)置成并排關(guān)系的第二行晶體管段，第一部分的每個(gè)晶體管段的第二介電區(qū)域被合并， 第二部分的每個(gè)晶體管段的第二介電區(qū)域被合并，第一部分的經(jīng)合并的第二介電區(qū)域和第二部分的經(jīng)合并的第二介電區(qū)域沿第一橫向被偽半導(dǎo)體材料柱分開(kāi)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，第一和第二部分均沿第二橫向跨越管芯的寬度而延伸，第一部分和第二部分附加地沿第一橫向跨越管芯的長(zhǎng)度而延伸。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，所述柱還包括在所述管芯的頂表面附近設(shè)置的源極區(qū)，以及將所述源極區(qū)與延伸漏極區(qū)垂直地分開(kāi)的本體區(qū)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，還包括與所述本體區(qū)相鄰的在第一和第二介電區(qū)域中設(shè)置的柵極，所述柵極與所述本體區(qū)和所述第一和第二場(chǎng)板絕緣。
全文摘要
本發(fā)明涉及高電壓垂直晶體管的分段式柱布局。在一個(gè)實(shí)施例中，制造在半導(dǎo)體管芯上的晶體管包括設(shè)置在半導(dǎo)體管芯的第一區(qū)域中的晶體管段的第一部分，和設(shè)置在與第一區(qū)域相鄰的半導(dǎo)體管芯的第二區(qū)域中的晶體管段的第二部分。第一和第二部分中的每個(gè)晶體管段包括沿垂直方向延伸的半導(dǎo)體材料柱。第一和第二介電區(qū)域設(shè)置在所述柱的相對(duì)側(cè)上。第一和第二場(chǎng)板分別設(shè)置在所述第一和第二介電區(qū)域中。與第一和第二部分鄰接的晶體管段的外場(chǎng)板被分開(kāi)或者被部分地合并。要強(qiáng)調(diào)的是，提供該摘要是為了遵守需要摘要的規(guī)定以使得檢索者或其他讀者迅速確定本技術(shù)公開(kāi)的主題。
文檔編號(hào)H01L29/06GK102222696SQ20111015340
公開(kāi)日2011年10月19日 申請(qǐng)日期2008年2月18日 優(yōu)先權(quán)日2007年2月16日
發(fā)明者V·帕塔薩拉蒂, W·B·格拉波夫斯基 申請(qǐng)人:電力集成公司