專利名稱：芯片封裝體及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于芯片封裝體，且特別是有關(guān)于非光學(xué)感測(cè)芯片的芯片封裝體。
背景技術(shù)：
隨著電子產(chǎn)品朝向輕、薄、短、小發(fā)展的趨勢(shì)，半導(dǎo)體芯片的封裝結(jié)構(gòu)也朝向多芯片封裝(multi-chip package,MCP)結(jié)構(gòu)發(fā)展，以達(dá)到多功能和高性能要求。多芯片封裝結(jié)構(gòu)將不同類型的半導(dǎo)體芯片，例如邏輯芯片、模擬芯片、控制芯片或存儲(chǔ)器芯片，整合在單一封裝基底之上。例如，在已知技術(shù)中，微機(jī)電系統(tǒng)感測(cè)芯片(micro electro-mechanical system sensor chip, MEMS sensor chip)常與特殊應(yīng)用集成電路(application specific integrated circuit, ASIC)芯片共同整合于印刷電路板上。然而，隨著需整合的芯片數(shù)量上升，將多芯片二維地整合在封裝基底(如硅基底) 上會(huì)造成封裝體體積無法有效縮小，且亦會(huì)占去過多面積而造成制作成本增加，不利于可攜式電子產(chǎn)品的應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明一實(shí)施例提供一種芯片封裝體，包括基底，具有上表面及下表面，基底包括至少一第一接墊；非光學(xué)感測(cè)芯片，設(shè)置于基底之上表面上，非光學(xué)感測(cè)芯片包括至少一第二接墊，非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；保護(hù)蓋，設(shè)置于非光學(xué)芯片上，保護(hù)蓋具有第二長(zhǎng)度，第二長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向，且第二長(zhǎng)度小于第一長(zhǎng)度；集成電路芯片，設(shè)置于保護(hù)蓋上，集成電路芯片包括至少一第三接墊，集成電路芯片具有第三長(zhǎng)度，第三長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向；以及多條焊線，形成基底、非光學(xué)感測(cè)芯片、及集成電路芯片之間的電性連接。本發(fā)明一實(shí)施例提供一種芯片封裝體的形成方法，包括提供基底，具有上表面及下表面，基底包括至少一第一接墊；將非光學(xué)感測(cè)芯片設(shè)置于基底之上表面上，非光學(xué)感測(cè)芯片包括至少一第二接墊，非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；將保護(hù)蓋設(shè)置于非光學(xué)芯片上， 保護(hù)蓋具有第二長(zhǎng)度，第二長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向，且第二長(zhǎng)度小于第一長(zhǎng)度；將集成電路芯片設(shè)置于保護(hù)蓋上，集成電路芯片包括至少一第三接墊，集成電路芯片具有第三長(zhǎng)度，第三長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向；以及形成多條焊線，焊線形成基底、非光學(xué)感測(cè)芯片、及集成電路芯片之間的電性連接。本發(fā)明一實(shí)施例提供一種芯片封裝體的形成方法，包括提供基底，基底包括至少一第一接墊；提供半導(dǎo)體晶片，包括多個(gè)非光學(xué)感測(cè)芯片，每一非光學(xué)感測(cè)芯片包括至少一第二接墊，每一非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；于半導(dǎo)體晶片上設(shè)置多個(gè)保護(hù)蓋，保護(hù)蓋分別設(shè)置于至少一非光學(xué)感測(cè)芯片之上，且每一保護(hù)蓋具有第二長(zhǎng)度，第二長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向，且第二長(zhǎng)度小于第一長(zhǎng)度；于半導(dǎo)體晶片上設(shè)置多個(gè)集成電路芯片，集成電路芯片分別設(shè)置于其中一保護(hù)蓋之上，每一集成電路芯片包括至少一第三接墊，且具有第三長(zhǎng)度，第三長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向；切割半導(dǎo)體晶片，使光學(xué)感測(cè)芯片彼此分離；將分離的其中一光學(xué)感測(cè)芯片設(shè)置于基底上；以及形成多條焊線，焊線形成基底、分離的其中一非光學(xué)感測(cè)芯片、及集成電路芯片之間的電性連接。本發(fā)明一實(shí)施例提供一種芯片封裝體的形成方法，包括提供基底，基底包括至少一第一接墊；提供半導(dǎo)體晶片，包括多個(gè)非光學(xué)感測(cè)芯片，每一非光學(xué)感測(cè)芯片包括至少一第二接墊，每一非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；于半導(dǎo)體晶片上設(shè)置多個(gè)保護(hù)蓋，保護(hù)蓋分別設(shè)置于至少一非光學(xué)感測(cè)芯片之上，且每一保護(hù)蓋具有第二長(zhǎng)度，第二長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向，且第二長(zhǎng)度小于第一長(zhǎng)度；切割半導(dǎo)體晶片，使光學(xué)感測(cè)芯片彼此分離；于分離的光學(xué)感測(cè)芯片之一上設(shè)置集成電路芯片，集成電路芯片設(shè)置于分離的光學(xué)感測(cè)芯片之一上的保護(hù)蓋之上，集成電路芯片包括至少一第三接墊，且具有第三長(zhǎng)度，第三長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向；將分離的其中一光學(xué)感測(cè)芯片設(shè)置于基底上；以及形成多條焊線，焊線形成基底、分離的其中一非光學(xué)感測(cè)芯片、及集成電路芯片之間的電性連接。


圖1顯示本發(fā)明一實(shí)施例的芯片封裝體的剖面圖。圖2顯示本發(fā)明一實(shí)施例的芯片封裝體的剖面圖。圖3顯示本發(fā)明一實(shí)施例的芯片封裝體的剖面圖。圖4顯示本發(fā)明一實(shí)施例的芯片封裝體的剖面圖。圖5顯示本發(fā)明一實(shí)施例的芯片封裝體的剖面圖。圖6A-6C顯示本發(fā)明一實(shí)施例的芯片封裝體的一系列工藝剖面圖。圖7A-7C顯示本發(fā)明一實(shí)施例的芯片封裝體的一系列工藝剖面圖。主要元件符號(hào)說明10、20、30、40、50 芯片封裝體；100 基底；100a、100b 表面；102、106、112 接墊；104 非光學(xué)感測(cè)芯片；108 保護(hù)蓋；109 間隔結(jié)構(gòu)；110 集成電路芯片；114、114a、114b、114c 焊線;116 焊球；600、700 半導(dǎo)體晶片；L1、L2、L3 長(zhǎng)度；SC 切割線。
具體實(shí)施例方式以下將詳細(xì)說明本發(fā)明實(shí)施例的制作與使用方式。然而應(yīng)注意的是，本發(fā)明提供許多可供應(yīng)用的發(fā)明概念，其可以有多種特定型式實(shí)施。文中所舉例討論的特定實(shí)施例僅為制造與使用本發(fā)明的特定方式，非用以限制本發(fā)明的范圍。此外，在不同實(shí)施例中可能使用重復(fù)的標(biāo)號(hào)或標(biāo)示。這些重復(fù)僅為了簡(jiǎn)單清楚地?cái)⑹霰景l(fā)明，不代表所討論的不同實(shí)施例及/或結(jié)構(gòu)之間具有任何關(guān)聯(lián)性。再者，當(dāng)述及第一材料層位于第二材料層上或之上時(shí)， 包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層的情形。圖1顯示本發(fā)明一實(shí)施例的芯片封裝體10的剖面圖。在此實(shí)施例中，芯片封裝體 10包括基底100，其具有上表面IOOa及相反的下表面100b?；?00可包括半導(dǎo)體材料、 陶瓷材料、高分子材料或前述的組合。在一實(shí)施例中，基底100為印刷電路板?；?00還包括至少一第一接墊102，用以接收或輸出電子信號(hào)。如圖1所示，芯片封裝體10還包括設(shè)置于基底100之上表面IOOa上的非光學(xué)感測(cè)芯片104。非光學(xué)感測(cè)芯片104包括至少一第二接墊106，用以接收或輸出電子信號(hào)。例如，可透過焊線形成第一接墊102與第二接墊106之間的導(dǎo)電通路，使得電子信號(hào)得以于非光學(xué)感測(cè)芯片104與基底100(例如是印刷電路板)之間傳遞。在此實(shí)施例中，非光學(xué)感測(cè)芯片104具有第一長(zhǎng)度Li。非光學(xué)感測(cè)芯片104包括任何與光線的接收與發(fā)射無關(guān)的感測(cè)芯片，例如可為微機(jī)電系統(tǒng)感測(cè)芯片(MEMS sensor chip)。此外，非光學(xué)感測(cè)芯片104還可包括微流體系統(tǒng)芯片、利用熱及/或壓力等物理變化量來測(cè)量的物理傳感器芯片、加速計(jì)芯片、陀螺儀芯片、微制動(dòng)器芯片、表面聲波元件芯片、或壓力傳感器芯片等。然而應(yīng)注意的是，在其他實(shí)施例中，可視情況采用光學(xué)芯片來取代非光學(xué)感測(cè)芯片104。例如，可于基底100上設(shè)置影像擷取芯片、發(fā)光元件芯片或太陽能電池芯片等。如圖1所示，非光學(xué)感測(cè)芯片104上設(shè)置有保護(hù)蓋108，用以保護(hù)非光學(xué)感測(cè)芯片 104免于受到傷害。保護(hù)蓋108具有第二長(zhǎng)度L2。第二長(zhǎng)度L2的延伸方向大抵平行于非光學(xué)感測(cè)芯片104的第一長(zhǎng)度Ll的延伸方向，且第二長(zhǎng)度L2需小于第一長(zhǎng)度Li。在此實(shí)施例中，第二長(zhǎng)度L2小于第一長(zhǎng)度Li，因此可避免保護(hù)蓋108蓋住非光學(xué)感測(cè)芯片104上的接墊106，而不利于后續(xù)的焊線形成。然，保護(hù)蓋108不需完全小于非光學(xué)感測(cè)芯片104， 只需在大抵平行于第一長(zhǎng)度Ll的延伸方向上小于非光學(xué)感測(cè)芯片104即可，在其他不致于蓋住接墊106的部分，保護(hù)蓋108的尺寸可能可以大于非光學(xué)感測(cè)芯片104，視需求而定。保護(hù)蓋108的材料例如可為玻璃材料、金屬材料、陶瓷材料、高分子材料、半導(dǎo)體材料或前述的組合。在此實(shí)施例中，保護(hù)蓋108透過間隔結(jié)構(gòu)109而設(shè)置于非光學(xué)感測(cè)芯片104上。保護(hù)蓋108、間隔結(jié)構(gòu)109、非光學(xué)感測(cè)芯片104可共同圍繞出一密閉空間。在一實(shí)施例中，非光學(xué)感測(cè)芯片104的部分構(gòu)件可于此密閉空間中運(yùn)作。間隔結(jié)構(gòu)109的材料可包括玻璃材料、金屬材料、陶瓷材料、高分子材料、半導(dǎo)體材料或前述的組合，其可透過粘著層而固定于保護(hù)蓋108及非光學(xué)感測(cè)芯片104之間?；蛘?，間隔結(jié)構(gòu)109本身可具有黏性，例如是具黏性的高分子。此外，可透過固化工藝使具粘性的高分子間隔結(jié)構(gòu)109硬化， 例如透過加熱或照光等方式。如圖1所示，芯片封裝體10還包括設(shè)置于保護(hù)蓋108上的集成電路芯片110。集成電路芯片110包括至少一第三接墊112，用以接收或輸出電子信號(hào)。例如，可透過焊線形成第一接墊102與第三接墊112之間的導(dǎo)電通路，使得電子信號(hào)得以于非光學(xué)感測(cè)芯片104 與基底100(例如是印刷電路板)之間傳遞?；蛘撸赏高^焊線形成第二接墊106與第三接墊112之間的導(dǎo)電通路，使得電子信號(hào)得以于非光學(xué)感測(cè)芯片104與集成電路芯片110之間傳遞。在此實(shí)施例中，集成電路芯片110具有第三長(zhǎng)度L3。在此實(shí)施例中，第三長(zhǎng)度L3 的延伸方向大抵平行于非光學(xué)感測(cè)芯片104的第一長(zhǎng)度Ll的延伸方向，且第三長(zhǎng)度L3小于第一長(zhǎng)度Li。集成電路芯片110例如包括特殊應(yīng)用集成電路芯片(ASIC chip)，用以整理輸出及/或輸入非光學(xué)感測(cè)芯片104及/或基底100(例如，印刷電路板)的電子信號(hào)。在圖1所示的芯片封裝體10中，包括有多條焊線114。在這些焊線114中，其中一條焊線IHa分別與其中一第一接墊102及其中一第三接墊112電性接觸，且其中一條焊線114b分別與其中一第二接墊106及其中一第三接墊112電性接觸。焊線114的材料可包括金屬材料，例如包括金、銅、鋁或前述的組合等。焊線114例如可采用一般的打線工藝而形成。此外，在基底100之下表面IOOb上可設(shè)置焊球116。在一實(shí)施例中，可例如透過焊球116而將芯片封裝體10設(shè)置于其他電子裝置上，并提供所需的電性連接。圖2顯示本發(fā)明另一實(shí)施例的芯片封裝體20的剖面圖，其采用與圖1實(shí)施例相同或相似的元件標(biāo)號(hào)。芯片封裝體20與芯片封裝體10結(jié)構(gòu)相似，主要差異在于芯片封裝體 20還包括分別與其中一第一接墊102及其中一第二接墊106電性接觸的焊線114c，可用以于基底100(例如，印刷電路板)與非光學(xué)感測(cè)芯片104之間傳遞電子信號(hào)。在第1、2圖所示的實(shí)施例中，集成電路芯片110的第三長(zhǎng)度L3皆小于非光學(xué)感測(cè)芯片104的第一長(zhǎng)度Li。然而本發(fā)明實(shí)施例不限于此。在其他實(shí)施例中，集成電路芯片110的第三長(zhǎng)度L3可大于或等于非光學(xué)感測(cè)芯片104的第一長(zhǎng)度Li，例如第3及4圖所示的實(shí)施例。圖3顯示本發(fā)明一實(shí)施例的芯片封裝體30的剖面圖，芯片封裝體30的結(jié)構(gòu)相似于芯片封裝體10或20。在此實(shí)施例中，集成電路芯片110的第三長(zhǎng)度L3大于非光學(xué)感測(cè)芯片104的第一長(zhǎng)度Li。由于第三長(zhǎng)度L3大于第一長(zhǎng)度Li，因此無法如圖1或圖2的實(shí)施例所示，在第二接墊106與第三接墊112之間形成焊線。在此情形中，為了使集成電路芯片110與非光學(xué)感測(cè)芯片104之間能順利地彼此傳遞電子信號(hào)，可透過焊線114b與IHc 先分別形成與基底100的電性連接，并透過基底100中的不同接墊彼此傳遞信號(hào)。此外，在本發(fā)明一實(shí)施例中，集成電路芯片110的第三長(zhǎng)度L3可大致等于非光學(xué)感測(cè)芯片104的第一長(zhǎng)度Li，如圖4的芯片封裝體40的剖面圖所示，其中相同或相似的元件采用相同或相似的元件標(biāo)號(hào)。在此情形中，亦可透過焊線114b與IHc先分別形成與基底100的電性連接，并透過基底100中的不同接墊彼此傳遞信號(hào)。此外，在本發(fā)明另一實(shí)施例中，非光學(xué)感測(cè)芯片104及集成電路芯片110的設(shè)置位置可相互掉換，如圖5的芯片封裝體50的剖面圖所示。如圖5所示，集成電路芯片110系設(shè)置于非光學(xué)感測(cè)芯片104與基底100之間。在此情形下，集成電路芯片110的第三長(zhǎng)度 L3需大于非光學(xué)感測(cè)芯片104的第一長(zhǎng)度Li。接著，配合圖1說明本發(fā)明一實(shí)施例的芯片封裝體10的形成方法。第2-4圖所示的芯片封裝體20、30及40亦可采用相似的方法制作。首先，提供基底100，其具有上表面 IOOa及下表面100b，基底100包括至少一第一接墊102。接著，將非光學(xué)感測(cè)芯片104設(shè)置于基底100之上表面IOOa上，非光學(xué)感測(cè)芯片104包括至少一第二接墊106，且具有第一長(zhǎng)度Ll。之后，將保護(hù)蓋108設(shè)置于非光學(xué)芯片104上，保護(hù)蓋108具有第二長(zhǎng)度L2，其中第二長(zhǎng)度L2的延伸方向大抵平行于第一長(zhǎng)度Ll的延伸方向，且第二長(zhǎng)度L2小于第一長(zhǎng)度 Li。接著，將集成電路芯片110設(shè)置于保護(hù)蓋108上，集成電路芯片110包括至少一第三接墊112，且具有第三長(zhǎng)度L3，第三長(zhǎng)度L3的延伸方向大抵平行于第一長(zhǎng)度Ll的延伸方向。 接著，形成多條焊線114，焊線114形成基底100、非光學(xué)感測(cè)芯片104、及集成電路芯片110 之間的電性連接。在一實(shí)施例中，可在基底100、非光學(xué)感測(cè)芯片104、保護(hù)蓋108、及集成電路芯片 110皆設(shè)置完成之后，再透過例如打線工藝而于基底100、非光學(xué)感測(cè)芯片104、及集成電路芯片110的接墊上形成所需的焊線114。然而本發(fā)明實(shí)施例不限于此。在其他實(shí)施例中，可采用分段打線的方式形成不同芯片間或芯片與基底間的電性連接。以圖3所示的實(shí)施例為例，在設(shè)置集成電路芯片110之前，先將焊線11 的一端電性連接至其中一第一接墊102， 并于設(shè)置集成電路芯片110之后，將焊線IHa的另一端電性連接至其中一第三接墊112。此外，本發(fā)明實(shí)施例的芯片封裝體優(yōu)選采用晶片級(jí)封裝以節(jié)省工藝時(shí)間與成本， 并有效提高良率。圖6A-6C顯示本發(fā)明一實(shí)施例的芯片封裝體的一系列工藝剖面圖，其中相同或相似的元件將采用相同或相似的元件標(biāo)號(hào)。如圖6A所示，首先提供半導(dǎo)體晶片600，包括多個(gè)非光學(xué)感測(cè)芯片104，每一非光學(xué)感測(cè)芯片104包括至少一第二接墊106，且每一非光學(xué)感測(cè)芯片104具有第一長(zhǎng)度Li。接著，如圖6B所示，在半導(dǎo)體晶片600上設(shè)置多個(gè)保護(hù)蓋108，例如可透過間隔結(jié)構(gòu)109而分別設(shè)置于至少一非光學(xué)感測(cè)芯片104上。每一保護(hù)蓋108具有第二長(zhǎng)度L2，第二長(zhǎng)度L2的延伸方向大抵平行于第一長(zhǎng)度Ll的延伸方向，且第二長(zhǎng)度L2小于第一長(zhǎng)度 Li。接著，繼續(xù)參照?qǐng)D6B，在半導(dǎo)體晶片600上設(shè)置多個(gè)集成電路芯片110，集成電路芯片110分別設(shè)置于其中一保護(hù)蓋108之上。每一集成電路芯片110包括至少一第三接墊 (未顯示于圖中，可例如參照?qǐng)D1的第三接墊112)，且具有第三長(zhǎng)度L3，第三長(zhǎng)度L3的延伸方向大抵平行于第一長(zhǎng)度Ll的延伸方向。在此實(shí)施例中，第三長(zhǎng)度L3小于第一長(zhǎng)度Li。 然在其他實(shí)施例中，第三長(zhǎng)度L3大于或等于第一長(zhǎng)度Ll (例如，第3或4圖所示)。接著，可沿著圖6B中的預(yù)定切割線SC切割半導(dǎo)體晶片600，使這些非光學(xué)感測(cè)芯片104彼此分離。此外，還可選擇性在這些非光學(xué)感測(cè)芯片104彼此分離之前或之后研磨半導(dǎo)體晶片600以移除多余的半導(dǎo)體晶片600，并僅保留所需的非光學(xué)感測(cè)芯片104。所得的分離的非光學(xué)感測(cè)芯片104如圖6C所示。接著，配合圖1敘述后續(xù)的工藝。提供基底100，基底100包括至少一第一接墊 102。將分離的其中一非光學(xué)感測(cè)芯片104(如圖6C所示)設(shè)置于基底100上。并接著形成多條焊線114，焊線114形成基底100、分離的其中一非光學(xué)感測(cè)芯片104、及集成電路芯片110之間的電性連接。如圖1所示，還可于基底100之下表面IOOb上形成焊球116。此外，應(yīng)注意的是，圖6C所得的分離的非光學(xué)感測(cè)芯片104除了可透過圖1所示的實(shí)施例的封裝方式封裝外，亦可采取圖2-4中的任一種封裝方式封裝。在圖6A-6C所示的實(shí)施例中，保護(hù)蓋108與集成電路芯片110的配置都是于晶片級(jí)工藝中完成。多個(gè)保護(hù)蓋108與多個(gè)集成電路芯片110皆可分別于同一設(shè)置步驟中堆疊于半導(dǎo)體晶片600上，可節(jié)省工藝時(shí)間與成本。圖7A-7C顯示本發(fā)明一實(shí)施例的芯片封裝體的一系列工藝剖面圖，相似于圖6A-6C所示的實(shí)施例，圖7A-7C所示的實(shí)施例亦采取晶片級(jí)封裝，其中相同或相似的元件將采用相同或相似的元件標(biāo)號(hào)。如圖7A所示，提供半導(dǎo)體晶片700，其包括多個(gè)非光學(xué)感測(cè)芯片104，每一非光學(xué)感測(cè)芯片104包括至少一第二接墊106，每一非光學(xué)感測(cè)芯片具有第一長(zhǎng)度Li。接著，如圖7B所示，在半導(dǎo)體晶片700上設(shè)置多個(gè)保護(hù)蓋108，例如可透過間隔結(jié)構(gòu)109而分別設(shè)置于至少一非光學(xué)感測(cè)芯片104上。每一保護(hù)蓋108具有第二長(zhǎng)度L2，第二長(zhǎng)度L2的延伸方向大抵平行于第一長(zhǎng)度Ll的延伸方向，且第二長(zhǎng)度L2小于第一長(zhǎng)度 Li。接著，可沿著圖7B中的預(yù)定切割線SC切割半導(dǎo)體晶片700，使這些非光學(xué)感測(cè)芯片104彼此分離。此外，還可選擇性在這些非光學(xué)感測(cè)芯片104彼此分離之前或之后研磨半導(dǎo)體晶片700以移除多余的半導(dǎo)體晶片700，并僅保留所需的非光學(xué)感測(cè)芯片104。所得的分離的非光學(xué)感測(cè)芯片104如圖7C所示。接著，配合圖1敘述后續(xù)的工藝。于分離的光學(xué)感測(cè)芯片104之一(如圖7C所示)上設(shè)置集成電路芯片110。集成電路芯片110設(shè)置于分離的光學(xué)感測(cè)芯片104之一上的保護(hù)蓋108之上。集成電路芯片110包括至少一第三接墊112，且具有第三長(zhǎng)度L3。第三長(zhǎng)度L3的延伸方向大抵平行于第一長(zhǎng)度Ll的延伸方向。在此實(shí)施例中，第三長(zhǎng)度L3小于第一長(zhǎng)度Li。然而在其他實(shí)施例中，第三長(zhǎng)度L3大于或等于第一長(zhǎng)度Ll (例如，圖3或 4所示)。接著，提供基底100，基底100包括至少一第一接墊102。將分離的其中一非光學(xué)感測(cè)芯片104設(shè)置于基底100上。并接著形成多條焊線114，焊線114形成基底100、分離的其中一非光學(xué)感測(cè)芯片104、及集成電路芯片110之間的電性連接。如圖1所示，還可于基底100的下表面IOOb上形成焊球116。此外，應(yīng)注意的是，圖6C所得的分離的非光學(xué)感測(cè)芯片104除了可透過圖1所示的實(shí)施例的封裝方式封裝外，亦可采取圖2-4中的任一種封裝方式封裝。本發(fā)明實(shí)施例透過堆疊感測(cè)芯片及集成電路芯片，以及利用焊線形成感測(cè)芯片及集成電路芯片間的導(dǎo)電通路，可縮小封裝基底的面積，利于可攜式電子產(chǎn)品的應(yīng)用。雖然本發(fā)明已以多個(gè)優(yōu)選實(shí)施例披露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種芯片封裝體，包括基底，具有上表面及下表面，該基底包括至少一第一接墊；非光學(xué)感測(cè)芯片，設(shè)置于該基底的該上表面上，該非光學(xué)感測(cè)芯片包括至少一第二接墊，該非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；保護(hù)蓋，設(shè)置于該非光學(xué)芯片上，該保護(hù)蓋具有第二長(zhǎng)度，該第二長(zhǎng)度的延伸方向平行于該第一長(zhǎng)度的延伸方向，且該第二長(zhǎng)度小于該第一長(zhǎng)度；集成電路芯片，設(shè)置于該保護(hù)蓋上，該集成電路芯片包括至少一第三接墊，該集成電路芯片具有第三長(zhǎng)度，該第三長(zhǎng)度的延伸方向平行于該第一長(zhǎng)度的延伸方向；以及多條焊線，形成該基底、該非光學(xué)感測(cè)芯片及該集成電路芯片之間的電性連接。
2.如權(quán)利要求1所述的芯片封裝體，其中該非光學(xué)感測(cè)芯片包括微機(jī)電系統(tǒng)芯片。
3.如權(quán)利要求1所述的芯片封裝體，其中該集成電路芯片的該第三長(zhǎng)度小于該非光學(xué)感測(cè)芯片的該第一長(zhǎng)度。
4.如權(quán)利要求3所述的芯片封裝體，其中這些焊線之一與其中一該第一接墊及其中一該第三接墊電性接觸。
5.如權(quán)利要求3所述的芯片封裝體，其中這些焊線之一與其中一該第二接墊及其中一該第三接墊電性接觸。
6.如權(quán)利要求3所述的芯片封裝體，其中這些焊線之一與其中一該第一接墊及其中一該第二接墊電性接觸。
7.如權(quán)利要求1所述的芯片封裝體，其中該集成電路芯片的該第三長(zhǎng)度大于或等于該非光學(xué)感測(cè)芯片的該第一長(zhǎng)度。
8.如權(quán)利要求7所述的芯片封裝體，其中這些焊線之一與其中一該第一接墊及其中一該第三接墊電性接觸。
9.如權(quán)利要求7所述的芯片封裝體，其中這些焊線之一與其中一該第二接墊及其中一該第三接墊電性接觸。
10.如權(quán)利要求1所述的芯片封裝體，還包括至少一焊球，設(shè)置于該基底的該下表面上。
11.一種芯片封裝體的形成方法，包括提供基底，具有上表面及下表面，該基底包括至少一第一接墊； 將非光學(xué)感測(cè)芯片設(shè)置于該基底的該上表面上，該非光學(xué)感測(cè)芯片包括至少一第二接墊，該非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；將保護(hù)蓋設(shè)置于該非光學(xué)芯片上，該保護(hù)蓋具有第二長(zhǎng)度，該第二長(zhǎng)度的延伸方向平行于該第一長(zhǎng)度的延伸方向，且該第二長(zhǎng)度小于該第一長(zhǎng)度；將集成電路芯片設(shè)置于該保護(hù)蓋上，該集成電路芯片包括至少一第三接墊，該集成電路芯片具有第三長(zhǎng)度，該第三長(zhǎng)度的延伸方向平行于該第一長(zhǎng)度的延伸方向；以及形成多條焊線，這些焊線形成該基底、該非光學(xué)感測(cè)芯片及該集成電路芯片之間的電性連接。
12.如權(quán)利要求11所述的芯片封裝體的形成方法，其中該集成電路芯片的該第三長(zhǎng)度小于該非光學(xué)感測(cè)芯片的該第一長(zhǎng)度。
13.如權(quán)利要求12所述的芯片封裝體，其中這些焊線之一與其中一該第一接墊及其中一該第三接墊電性接觸。
14.如權(quán)利要求12所述的芯片封裝體，其中這些焊線之一與其中一該第二接墊及其中一該第三接墊電性接觸。
15.如權(quán)利要求12所述的芯片封裝體，其中這些焊線之一與其中一該第一接墊及其中一該第二接墊電性接觸。
16.如權(quán)利要求1所述的芯片封裝體，其中該集成電路芯片的該第三長(zhǎng)度大于或等于該非光學(xué)感測(cè)芯片的該第一長(zhǎng)度。
17.如權(quán)利要求16所述的芯片封裝體，其中這些焊線之一與其中一該第一接墊及其中一該第三接墊電性接觸。
18.如權(quán)利要求16所述的芯片封裝體，其中在設(shè)置該集成電路芯片之前，先將這些焊線之一的一端電性連接至其中一該第一接墊，并于設(shè)置該集成電路芯片之后，將這些焊線之一的另一端電性連接至其中一該第三接墊。
19.如權(quán)利要求16所述的芯片封裝體，其中這些焊線之一與其中一該第二接墊及其中一該第三接墊電性接觸。
20.一種芯片封裝體的形成方法，包括 提供基底，該基底包括至少一第一接墊；提供半導(dǎo)體晶片，包括多個(gè)非光學(xué)感測(cè)芯片，每一這些非光學(xué)感測(cè)芯片包括至少一第二接墊，每一這些非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；于該半導(dǎo)體晶片上設(shè)置多個(gè)保護(hù)蓋，這些保護(hù)蓋分別設(shè)置于至少一這些非光學(xué)感測(cè)芯片之上，且每一這些保護(hù)蓋具有第二長(zhǎng)度，該第二長(zhǎng)度的延伸方向平行于該第一長(zhǎng)度的延伸方向，且該第二長(zhǎng)度小于該第一長(zhǎng)度；于該半導(dǎo)體晶片上設(shè)置多個(gè)集成電路芯片，這些集成電路芯片分別設(shè)置于其中一這些保護(hù)蓋之上，每一這些集成電路芯片包括至少一第三接墊，且具有一第三長(zhǎng)度，該第三長(zhǎng)度的延伸方向平行于該第一長(zhǎng)度的延伸方向；切割該半導(dǎo)體晶片，使這些非光學(xué)感測(cè)芯片彼此分離； 將分離的其中一這些非光學(xué)感測(cè)芯片設(shè)置于該基底上；以及形成多條焊線，這些焊線形成該基底、分離的其中一這些非光學(xué)感測(cè)芯片及該集成電路芯片之間的電性連接。
21.一種芯片封裝體的形成方法，包括 提供基底，該基底包括至少一第一接墊；提供半導(dǎo)體晶片，包括多個(gè)非光學(xué)感測(cè)芯片，每一這些非光學(xué)感測(cè)芯片包括至少一第二接墊，每一這些非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；于該半導(dǎo)體晶片上設(shè)置多個(gè)保護(hù)蓋，這些保護(hù)蓋分別設(shè)置于至少一這些非光學(xué)感測(cè)芯片之上，且每一這些保護(hù)蓋具有第二長(zhǎng)度，該第二長(zhǎng)度的延伸方向平行于該第一長(zhǎng)度的延伸方向，且該第二長(zhǎng)度小于該第一長(zhǎng)度；切割該半導(dǎo)體晶片，使這些非光學(xué)感測(cè)芯片彼此分離；于分離的這些非光學(xué)感測(cè)芯片之一上設(shè)置集成電路芯片，該集成電路芯片設(shè)置于分離的這些非光學(xué)感測(cè)芯片之一上的該保護(hù)蓋之上，該集成電路芯片包括至少一第三接墊，且具有一第三長(zhǎng)度，該第三長(zhǎng)度的延伸方向平行于該第一長(zhǎng)度的延伸方向；將分離的其中一這些非光學(xué)感測(cè)芯片設(shè)置于該基底上；以及形成多條焊線，這些焊線形成該基底、分離的其中一這些非光學(xué)感測(cè)芯片、及該集成電路芯片之間的電性連接。
全文摘要
本發(fā)明公開了一種芯片封裝體及其形成方法。該芯片封裝體包括基底，具有上表面及下表面，基底包括至少一第一接墊；非光學(xué)感測(cè)芯片，設(shè)置于基底之上表面上，非光學(xué)感測(cè)芯片包括至少一第二接墊，非光學(xué)感測(cè)芯片具有第一長(zhǎng)度；保護(hù)蓋，設(shè)置于非光學(xué)芯片上，保護(hù)蓋具有第二長(zhǎng)度，第二長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向，且第二長(zhǎng)度小于第一長(zhǎng)度；集成電路芯片，設(shè)置于保護(hù)蓋上，集成電路芯片包括至少一第三接墊，集成電路芯片具有第三長(zhǎng)度，第三長(zhǎng)度的延伸方向大抵平行于第一長(zhǎng)度的延伸方向；多條焊線，形成基底、非光學(xué)感測(cè)芯片、及集成電路芯片之間的電性連接。
文檔編號(hào)H01L23/31GK102157512SQ20101057405
公開日2011年8月17日 申請(qǐng)日期2010年11月30日 優(yōu)先權(quán)日2009年11月30日
發(fā)明者張恕銘, 彭寶慶, 溫英男 申請(qǐng)人:精材科技股份有限公司