專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別地涉及一種MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管)及其制造方法，其中，該MOSFET具有增強(qiáng)的源/漏應(yīng)力層以及自對準(zhǔn)淺溝槽隔離(STI)側(cè)墻。
背景技術(shù)：
過去數(shù)十年間，集成電路的發(fā)展幾乎嚴(yán)格遵循著由Intel創(chuàng)始人之一戈登摩爾提出的著名的摩爾定律集成電路(ICs)上可容納的晶體管數(shù)目，約每18個月增加一倍，性能也提升一倍。這主要是由IC尺寸持續(xù)縮小(scaling-down)來實現(xiàn)的，特別是在數(shù)字電路中最常使用的MOSFET的特征尺寸，也即溝道長度或者柵極間距(pitch)不斷縮減，與集成工藝、小尺寸封裝、可測試性設(shè)計等等技術(shù)一起使得同一晶圓上可制造的IC數(shù)目劇增，從而使得均攤到單顆封裝測試后的IC上的制造成本銳減。在集成電路的制造中，不同的晶體管之間需進(jìn)行隔離。目前普遍采用的是延伸到襯底中的淺溝槽隔離(Shallow Trench Isolation，STI)，該結(jié)構(gòu)同樣也有利于普通CMOS的制備。參見附圖1A，顯示了一個現(xiàn)有的MOSFET結(jié)構(gòu)。該MOSFET的制造過程主要包括在硅襯底1上掩?？涛g形成溝槽，淀積溝槽氧化層形成STI 2，淀積柵介質(zhì)層3和柵電極層4， 刻蝕形成柵堆疊結(jié)構(gòu)以及源/漏凹槽，注入形成源極5和漏極6，外延生長應(yīng)力層7，應(yīng)力層 7將為溝道區(qū)8提供應(yīng)力以提高載流子的遷移率從而增大飽和電流。然而，由于在形成STI 后整個器件結(jié)構(gòu)又經(jīng)歷了數(shù)次處理，例如侵蝕性的清洗、刻蝕形成柵極堆疊結(jié)構(gòu)，這些過程中對介電材料(氧化物、氮化物、氮氧化物等)起作用的溶液、離子同樣作用于STI中的氧化物，因此將如圖IB所示，最后形成的STI 2的頂部低于應(yīng)力層7的頂部，從而使得應(yīng)力從 STI 2與應(yīng)力層7的側(cè)向界面上也即圖IB兩箭頭所指處釋放出去，造成了應(yīng)力層能夠為溝道區(qū)兩側(cè)提供的應(yīng)力減小，使得載流子改善達(dá)不到預(yù)期目標(biāo)，大大影響了器件的性能。因此，需要一種能有效地防止應(yīng)力丟失從而改善器件性能的新結(jié)構(gòu)以及制造這種結(jié)構(gòu)的方法。

發(fā)明內(nèi)容
本發(fā)明通過提供一種自對準(zhǔn)淺溝槽隔離側(cè)墻的MOSFET及其制造方法來實現(xiàn)上述目的。根據(jù)本發(fā)明的一個方面，提供了一種半導(dǎo)體器件，包括半導(dǎo)體襯底；STI，嵌于半導(dǎo)體襯底中，且形成至少一個半導(dǎo)體開口區(qū)；溝道區(qū)，位于半導(dǎo)體開口區(qū)內(nèi)；柵堆疊，包括柵介質(zhì)層和柵極導(dǎo)體層，位于溝道區(qū)上方；源/漏區(qū)，位于溝道區(qū)的兩側(cè)，源/漏區(qū)包括相對分布于柵堆疊的兩側(cè)、且與STI鄰接的第一晶種層；其中，STI的上表面高于或足夠接近于柵介質(zhì)層的上表面。上述的足夠接近于柵介質(zhì)層的上表面，在本發(fā)明的實施例中，可以限定為如果所述柵介質(zhì)層上表面比STI的上表面高，高出的值不超過20nm。采用這樣的結(jié)構(gòu)能夠有效避免源/漏區(qū)的應(yīng)力外泄。根據(jù)本發(fā)明的另一方面，還提供了一種制造半導(dǎo)體器件的方法，包括提供半導(dǎo)體襯底；在半導(dǎo)體襯底上形成STI，STI形成至少一個半導(dǎo)體開口區(qū)；在STI的上方形成氮化物層以保護(hù)STI ；在半導(dǎo)體開口區(qū)內(nèi)形成柵堆疊和以及柵堆疊兩側(cè)的源/漏區(qū)，所述柵堆疊包括柵介質(zhì)層和柵極導(dǎo)體層，源/漏區(qū)包括相對分布于柵堆疊的兩側(cè)、且與STI鄰接的第一晶種層；去除STI上方的氮化物層；其中，去除所述氮化物層后，所述淺溝槽隔離的上表面高于或足夠接近于所述柵介質(zhì)層的上表面。。由于在工藝過程中，在STI上方的氮化物層中進(jìn)行了保護(hù)，因為最后形成的STI的高度高于或足夠接近于柵介質(zhì)層的上表面。上述的足夠接近于柵介質(zhì)層的上表面，在本發(fā)明的實施例中，可以限定為如果所述柵介質(zhì)層上表面比STI的上表面高，高出的值不超過20nm。采用這樣的方法能夠有效避免源/漏區(qū)的應(yīng)力外泄。本發(fā)明的實施例半導(dǎo)體器件及其制造方法，由于STI的上表面高于或足夠接近于源/漏區(qū)的上表面，因此能夠?qū)⒃?漏區(qū)限制于STI形成的開口區(qū)內(nèi)，有效提高溝道區(qū)兩側(cè)的應(yīng)力，從而提高載流子的遷移率，改善半導(dǎo)體器件的性能。尤其對于源/漏區(qū)上帶有應(yīng)力層的半導(dǎo)體結(jié)構(gòu)，則本發(fā)明的實施例能夠有效防止應(yīng)力釋放到開口區(qū)之外。本發(fā)明所述目的，以及在此未列出的其他目的，在本申請獨立權(quán)利要求的范圍內(nèi)得以滿足。本發(fā)明的實施例限定在獨立權(quán)利要求中。


圖1A、1B為現(xiàn)有技術(shù)的具有應(yīng)力層和淺溝槽隔離的MOSFET器件結(jié)構(gòu)；圖2顯示了依次包括村底、墊氧化層、氮化物層和光致抗蝕劑的初始結(jié)構(gòu)的頂視圖；圖3A-;3B顯示了在襯底上依次形成墊氧化層、第一氮化物層和第一光致抗蝕劑的過程；圖4A、4B顯示了圖案化并刻蝕形成淺溝槽的過程；圖5A、5B顯示了淀積并平坦化淺溝槽隔離層的過程；圖6A、6B顯示了回刻淺溝槽隔離層并淀積第二氮化物層的過程；圖7A、7B顯示了淀積并平坦化多晶硅層直至第二氮化物層的過程；圖8A、8B顯示了選擇性蝕刻第二氮化物層的過程；圖9A、9B顯示了去除多晶硅層和墊氧化層的過程；圖10A、IOB顯示了淀積淺溝槽隔離側(cè)墻的過程；圖11顯示了包含有源區(qū)和氮化物層的中間結(jié)構(gòu)的頂視圖；圖12顯示了圖案化第二光致抗蝕劑、去除有源區(qū)內(nèi)的第二氮化物層后的沿11’方向的圖11結(jié)構(gòu)；圖13顯示了待刻蝕側(cè)墻結(jié)構(gòu)的頂視圖；圖14A-14B顯示了刻蝕未被第二光致抗蝕劑覆蓋的第二氮化物層、淺溝槽隔離側(cè)墻的過程；
圖15顯示了去除第二光致抗蝕劑后形成柵介質(zhì)層的過程；圖16顯示了形成柵堆疊結(jié)構(gòu)的過程；圖17-19顯示了形成源漏區(qū)的過程；圖20顯示了待形成金屬硅化物的結(jié)構(gòu)的頂視圖；圖21A-21B顯示了形成金屬硅化物的過程并顯示了最終形成的新結(jié)構(gòu)器件；圖22、23顯示了根據(jù)本發(fā)明另一個實施例得到的半導(dǎo)體器件的結(jié)構(gòu)。
具體實施例方式以下參照附圖并結(jié)合示意性的實施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了具有增強(qiáng)的源/漏應(yīng)力層以及自對準(zhǔn)淺溝槽隔離(STI)邊緣保護(hù)層的新型 MOSFET器件結(jié)構(gòu)及其制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)的空間、次序或?qū)蛹夑P(guān)系。現(xiàn)參見圖2以及圖3A-3B，為在傳統(tǒng)的半導(dǎo)體襯底上制造MOSFET的準(zhǔn)備工序，顯示了在襯底上依次形成墊氧化層、第一氮化物層和第一光致抗蝕劑的過程。其中圖2為頂視圖，圖3A為圖2所示結(jié)構(gòu)沿A-A’切線的側(cè)視圖，圖:3B為圖2所示結(jié)構(gòu)沿1_1’切線的側(cè)視圖。首先，在襯底10上形成墊氧化層(pad oxide) 11。例如是通過APCVD、LPCVD、PECVD 等傳統(tǒng)工藝，也可以使用熱氧化來實現(xiàn)?？刂圃狭魉佟囟?、氣壓等參數(shù)從而獲得預(yù)期厚度的性質(zhì)優(yōu)良的墊氧化層11，其厚度在本實施例中為10至40nm，優(yōu)選為20nm。襯底10可以是體硅(bulk Si)或絕緣體上硅(Silicon On Insulator，SOI)，也可以是恰當(dāng)?shù)钠渌雽?dǎo)體化合物材料，例如GaAs等III-V族化合物半導(dǎo)體材料。當(dāng)襯底10為Si材料時，制得的墊氧化層11為氧化硅。接著，在墊氧化層11上形成第一氮化物層12?？梢酝ㄟ^傳統(tǒng)的淀積工藝制得，同樣可以控制淀積參數(shù)來得到性質(zhì)優(yōu)良、均勻平坦的第一氮化物層12，其厚度在本實施例中為30至150nm，優(yōu)選為60至120nm，更優(yōu)選為90nm。對于Si襯底，制得的氮化物層為氮化硅。墊氧化層11可用于在刻蝕及其它處理中保護(hù)下面的襯底結(jié)構(gòu)。第一氮化物層12在后續(xù)的刻蝕形成STI過程中用作掩模層。然后，圖案化STI。在第一氮化物層12上涂敷第一光致抗蝕劑13，在一定溫度下前烘，隨后用STI結(jié)構(gòu)所需的掩模圖形來曝光、顯影，再次高溫處理后在第一氮化物層12上形成了覆蓋有源區(qū)從而在周邊留下對應(yīng)于STI的多個開口的固化的第一光致抗蝕劑圖形。 參見圖2，中心區(qū)域為第一光致抗蝕劑13，周邊區(qū)域為俯視看到的襯底10/墊氧化層11/第一氮化物層12的疊層結(jié)構(gòu)。參見圖4A、4B，顯示了圖案化并刻蝕形成淺溝槽的過程，其中圖4A為圖3A對應(yīng)結(jié)構(gòu)刻蝕并去膠后的沿圖2的A-A’切線的側(cè)視圖，圖4B為圖;3B對應(yīng)結(jié)構(gòu)刻蝕并去膠后的沿圖2的1-1’切線的側(cè)視圖。以下類似的，若未特別說明，則某圖A對應(yīng)于A-A’切線的側(cè)視圖，某圖B對應(yīng)于1-1’切線的側(cè)視圖。接著刻蝕淺溝槽。通過傳統(tǒng)工藝形成STI結(jié)構(gòu)，由于器件尺寸小結(jié)構(gòu)復(fù)雜，為了控制器件結(jié)構(gòu)的精度，尤其是STI垂直度以避免有源區(qū)過刻蝕，因此通常采用各向異性的干法刻蝕，在本實施例中優(yōu)選使用反應(yīng)離子刻蝕(RTE)，刻蝕氣體的種類和流量可以依據(jù)待刻蝕材料種類和器件結(jié)構(gòu)而合理地調(diào)節(jié)。參見圖4A和圖4B，在STI區(qū)域完全刻蝕墊氧化層 11和第一氮化物層12，露出襯底10，并繼續(xù)深入襯底10以形成溝槽。深入襯底10的溝槽深度Hl定義為從溝槽下表面至襯底10上表面(也即襯底10與墊氧化層11之間界面)的距離，其中在本實施例中Hl為100至500nm，優(yōu)選為150至350nm。然后，去除第一光致抗蝕劑13，采用本領(lǐng)域公知的方法。參見圖5A、5B，顯示了淀積并平坦化淺溝槽隔離層的過程。在這個過程中，首先在淺溝槽中淀積氧化物14。與形成墊氧化層類似，可以通過傳統(tǒng)工藝來形成STI 14，STI 14 一般采用Si02。優(yōu)選地，在淀積氧化物14后，使用化學(xué)機(jī)械拋光(CMP)來平坦化STI氧化物14的上表面，直至第一氮化物層12的頂部露出，此時第一氮化物層12用作CMP的停止層。圖6A、6B顯示了回刻淺溝槽隔離層并淀積第二氮化物層的過程。接著，回刻(etch back) STI氧化物14。使用與刻蝕形成STI溝槽類似的工藝，對 STI氧化物14進(jìn)行刻蝕，使得STI氧化物14的上表面低于第一氮化物層12的上表面但高于半導(dǎo)體襯底10，形成多個凹槽。然后，形成第二氮化物層15。通過例如是高密度等離子體化學(xué)氣相淀積(HDPCVD) 等方法，在整個器件上表面形成第二氮化物層15。高密度等離子體化學(xué)氣相淀積能夠使得在第一氮化物層12側(cè)壁上形成的第二氮化物層15的側(cè)壁厚度要小于在第一氮化物層12 頂部以及STI氧化物14頂部形成的第二氮化物層15的厚度。本實施例中，第二氮化物層 15形成在第一氮化物層12側(cè)壁上的厚度為7至lOnm，形成在第一氮化物層12頂部的厚度為 20 至 30nm。圖7A、7B顯示了淀積并平坦化多晶硅層16直至第二氮化物層的過程。具體地，可以通過傳統(tǒng)的CVD方法或其他方法在整個器件表面淀積多晶硅，然后進(jìn)行CMP直至到達(dá)第二氮化物層15的上表面，于是僅在STI溝槽上方留下多晶硅層16。圖8A、8B顯示了選擇性蝕刻第二氮化物層15的過程。通過反應(yīng)離子刻蝕(RIE) 對氮化物層進(jìn)行選擇性刻蝕，選擇反應(yīng)離子以及刻蝕條件使得刻蝕氮化物的速度超過刻蝕多晶硅以及氧化物的速度，因此使得淺溝槽隔離14形成的開口區(qū)內(nèi)第二氮化物層15以及第一氮化物層12被完全刻蝕，僅留下多晶硅層16下方剩余的第二氮化物層15，且暴露出墊氧化層11。由于第二氮化物層15在第一氮化物層12的側(cè)壁上的厚度小于在第一氮化物層12 的頂部的厚度，因此在這個刻蝕步驟中，不會將STI 14上方的氮化物刻蝕掉。由于STI 14 上方的氮化物能夠?qū)TI進(jìn)行保護(hù)，因此最終形成的STI的表面不容易被后續(xù)的清洗或刻蝕等工藝破壞。圖9A、9B顯示了去除多晶硅層16和墊氧化層11的過程?？梢酝ㄟ^各向同性的干法刻蝕或濕法刻蝕來去除第二氮化物層15上方的多晶硅以及比第二氮化物15低的墊氧化層11。最終形成了圖9A、9B中所示的結(jié)構(gòu)。由于STI 14的上方有氮化物層保護(hù)，因此在后續(xù)的工藝中，將大大減小清洗、刻蝕等工藝對STI 14的腐蝕，以使STI保持適當(dāng)?shù)母叨取D10A、圖IOB顯示了形成STI側(cè)墻17的過程。首先通過例如淀積來形成一層薄的氧化層(圖中未示出)，厚度為2至5nm，用作稍后的通過反應(yīng)離子刻蝕形成STI側(cè)墻工藝中所需要的刻蝕停止層。接著通過傳統(tǒng)工藝來淀積第三氮化物層，其厚度為5至30nm。隨后通過反應(yīng)離子刻蝕第三氮化物層從而在STI 14的側(cè)壁上以及至少部分地在有源區(qū)10’ 上形成STI側(cè)墻17。STI側(cè)墻17自對準(zhǔn)于STI的邊緣且環(huán)繞該開口內(nèi)壁，因此可以避免因為光刻板對準(zhǔn)偏差而引起的圖案變形。如圖10AU0B中襯底10中的虛線部分所示，為有源區(qū) 10，?？蛇x地，可以去除溝道區(qū)中的STI側(cè)墻17。參見圖11、12，顯示了圖案化第二光致抗蝕劑18以便去除有源區(qū)內(nèi)的第二氮化物層15的過程。圖11為頂視圖，灰色部分代表第二氮化物層15以及STI側(cè)墻17，中心的有源區(qū)10’與STI側(cè)墻17有交疊；圖12為圖11沿11’方向的側(cè)視圖。與形成第一光致抗蝕劑13類似，在圖11灰色區(qū)域上涂敷第二光致抗蝕劑18，在一定溫度下前烘，隨后來曝光、顯影，再次高溫處理后，在第二氮化物層15、STI側(cè)墻17以及部分半導(dǎo)體襯底10上留下第二光致抗蝕劑18，如圖12所示。圖13、14A-14B顯示了刻蝕未被第二光致抗蝕劑18覆蓋的第二氮化物層15、STI 側(cè)墻17的過程。采用傳統(tǒng)方法刻蝕氮化物，由于圖13所示頂視圖中A-A’方向上沒有覆蓋第二光致抗蝕劑18，因此如圖14A所示，在該方向上，STI氧化物14的頂部暴露，STI側(cè)墻 17也被去除，半導(dǎo)體襯底10完全暴露；而由于圖13中1-1’方向上部分覆蓋有第二光致抗蝕劑18，因此形成圖14B所示的結(jié)構(gòu)，仍保留部分第二氮化物層15、部分STI側(cè)墻17。沿1-1’切線的側(cè)視圖15顯示了去除第二光致抗蝕劑后形成柵介質(zhì)層的過程，圖 16形成柵堆疊結(jié)構(gòu)的過程。具體地，首先在整個器件結(jié)構(gòu)表面上形成柵介質(zhì)層19，可以是普通柵介質(zhì)層或高 K柵介質(zhì)層，厚度可以為l-3nm?？梢栽跂沤橘|(zhì)層19上淀積作為柵極導(dǎo)體的金屬層(未示出)，厚度可以為10-20nm。在柵極金屬層上淀積厚度為20-50nm的多晶硅層20。在多晶硅層20上淀積厚度為10-40nm的第四氮化物層21。隨后，通過圖案化第三光致抗蝕劑(未示出)形成柵極圖案，通過傳統(tǒng)工藝，例如通過反應(yīng)離子刻蝕第四氮化物層21、多晶硅層20 以及柵極金屬層直至柵介質(zhì)層19，因此形成了圖16中的柵極堆疊結(jié)構(gòu)。通過本發(fā)明實施例得到的半導(dǎo)體器件中，STI —般能高于柵介質(zhì)層19的上表面， 或者足夠接近該上表面。足夠接近的含義是，即使柵介質(zhì)層19的上表面高于STI，也不超過 20nm。而采用現(xiàn)有技術(shù)得到的半導(dǎo)體器件，通常STI比柵介質(zhì)層的上表面低60nm以上。沿1-1’切線的側(cè)視圖17顯示了形成源漏區(qū)的過程。首先，根據(jù)需要可以通過離子注入來形成具有暈環(huán)(halo)和延伸(extension)結(jié)構(gòu)的源漏區(qū)(未示出)，以便調(diào)節(jié)閾值電壓以及防止源漏穿通。然后，在柵堆疊結(jié)構(gòu)的側(cè)壁上形成區(qū)別于STI側(cè)墻的柵極側(cè)墻， 具體的方法可以為在整個結(jié)構(gòu)上淀積用作刻蝕停止層的薄氧化層(未示出)，厚度為2至 5nm,淀積厚度為10至50nm的第五氮化物層22并通過反應(yīng)離子刻蝕第五氮化物層22從而在柵極側(cè)壁上形成柵極側(cè)墻22。沿1-1’切線的側(cè)視圖18顯示了以STI側(cè)墻17、柵極側(cè)墻22為界刻蝕半導(dǎo)體襯底 10從而形成源/漏區(qū)所需的凹槽23的過程。通過反應(yīng)離子刻蝕源/漏區(qū)上的襯底材料， 由于源/漏區(qū)上方兩側(cè)具有STI側(cè)墻17以及柵極側(cè)墻22，因此可以調(diào)節(jié)反應(yīng)離子刻蝕的參數(shù)從而控制村底硅和氮化物側(cè)墻之間的選擇比，從而在襯底上留下圖15所示的凹槽23。從圖15中可見，由于STI側(cè)墻17的存在，凹槽23與STI 14之間有一定的間隙，這個間隙構(gòu)成了后面形成源/漏應(yīng)力層的第一晶種層(SeedLayer) 24，該第一晶種層M的寬度優(yōu)選為 5_20nmo可選地，可以進(jìn)一步對凹槽下方的襯底進(jìn)行源漏離子摻雜注入。例如，對于 pMOSFET，可以摻雜B離子，對于nMOSFET，可以摻雜P或As離子。在這里，把凹槽的底壁下緊鄰的一部分襯底叫做第二晶種層四。沿1-1’切線的側(cè)視圖19顯示了形成具有應(yīng)力的源/漏區(qū)的過程。在凹槽23內(nèi)通過選擇性外延生長形成應(yīng)力層25以調(diào)節(jié)溝道應(yīng)力從而提高器件性能。具體地，以第一晶種層M以及位于所述凹槽23底部的第二晶種層四作為晶源外延生長應(yīng)力層25。對于 pMOSFET而言，應(yīng)力層材料為SiGe以向溝道施加壓應(yīng)力，其中Ge含量為15%至70%。對于 nMOSFET而言，源/漏區(qū)材料為Si:C以向溝道施加拉應(yīng)力，其中C含量為0. 2%至2%。源 /漏區(qū)由第一晶種層M、第二晶種層四以及第二晶種層上的應(yīng)力層25形成。由于第一晶種層M也作為晶源外延生長晶體，因此應(yīng)力層的生長更為容易。頂視圖20、沿A-A，切線的側(cè)視圖21A以及沿1_1，切線的側(cè)視圖21B形成金屬硅化物沈的過程。通過反應(yīng)離子刻蝕去除第二氮化物層15以及第四氮化物層21，暴露出柵堆疊的頂部，也即暴露出多晶硅層20。隨后使用傳統(tǒng)方法在源/漏區(qū)以及多晶硅層20上形成金屬硅化物沈，例如SiPtNi，可以采用如下方法先濺射形成薄層NiPt，300-500°C下快速熱退火形成硅化物SiPtNi，隨后選擇性濕法刻蝕去除未反應(yīng)的金屬，再次快速熱退火，形成低阻態(tài)的硅化物沈，可以用于金屬硅化物。至此形成了根據(jù)本發(fā)明一個實施例的半導(dǎo)體器件，結(jié)構(gòu)如圖21B所示。該半導(dǎo)體器件包括半導(dǎo)體襯底10 ；STI 14，嵌于半導(dǎo)體襯底10中，且形成至少一個半導(dǎo)體開口區(qū)； 溝道區(qū)，位于半導(dǎo)體開口區(qū)內(nèi)；柵堆疊，包括柵介質(zhì)層19和柵極導(dǎo)體層20，位于溝道區(qū)上方；源/漏區(qū)，位于溝道區(qū)的兩側(cè)，源/漏區(qū)包括相對分布于柵堆疊的兩側(cè)、且與STI鄰接的第一晶種層M ；其中，STI 14的上表面高于或足夠接近于柵介質(zhì)層19的上表面。上述的足夠接近于柵介質(zhì)層的上表面，在本發(fā)明的實施例中，可以限定為如果柵介質(zhì)層19上表面比STI 14的上表面高，高出的值不超過20nm。而采用現(xiàn)有技術(shù)得到的半導(dǎo)體器件，通常STI比柵介質(zhì)層的上表面低60nm以上。采用這樣的方法能夠有效避免源/ 漏區(qū)的應(yīng)力外泄。其中，柵堆疊結(jié)構(gòu)優(yōu)選還包括柵極金屬硅化物沈；環(huán)繞柵堆疊結(jié)構(gòu)側(cè)壁有柵極側(cè)士謹(jǐn) 22 ο優(yōu)選地，STI側(cè)墻17自對準(zhǔn)于STI 14的邊緣且至少部分地位于有源區(qū)10，內(nèi)，并且優(yōu)選至少部分位于源/漏區(qū)內(nèi)。源/漏區(qū)由第一晶種層Μ、第二晶種層四以及第二晶種層上的應(yīng)力層25形成。 其中第二晶種層四位于源/漏區(qū)的底部，其中，應(yīng)力層25由第一晶種層M和第二晶種層 29外延生長形成。優(yōu)選地，第二晶種層四可以包含原位摻雜的離子，例如，對于pMOSFET為 B，對于nMOSFET為As或P。優(yōu)選地，對于pMOSFET而言，應(yīng)力層材料為SiGe以向溝道施加壓應(yīng)力，其中Ge含量為15%至70%。對于nMOSFET而言，源/漏區(qū)材料為Si:C以向溝道施加拉應(yīng)力，其中C含量為0. 2%至2%。源/漏區(qū)上優(yōu)選形成有金屬硅化物沈，并分別與STI側(cè)墻17以及柵極側(cè)墻22相鄰。STI側(cè)墻17可以由Si02、Si3N4, SiON中的任一種或多種的組合形成。優(yōu)選地，第一晶種層在源/漏區(qū)25與STI 14之間的厚度為5-20nm，這樣的結(jié)構(gòu)特征有利于應(yīng)力層的外延生長。優(yōu)選地，STI 14的上表面高于柵介質(zhì)層19的上表面。本發(fā)明的實施例中，STI的上表面高于或足夠接近于柵介質(zhì)層的上表面，從而避免了源/漏區(qū)的應(yīng)力向外擴(kuò)散，這增強(qiáng)了器件的溝道應(yīng)力、提高了載流子遷移率并因此提升了器件性能。圖22、23顯示了根據(jù)本發(fā)明的另一實施例的得到的半導(dǎo)體器件。該另一實施例的制造方法基本與上述實施例相同，不同之處在于在上述形成具有應(yīng)力的源/漏區(qū)的步驟之后，在形成金屬硅化物沈之前，通過反應(yīng)離子刻蝕不僅去除第二氮化物層15以及第四氮化物層21，暴露出柵堆疊結(jié)構(gòu)的頂部，也即暴露出多晶硅層20 ；同時還將STI側(cè)墻17進(jìn)行反應(yīng)離子刻蝕，使得STI 14的側(cè)壁上沒有氮化物側(cè)墻，此時由于反應(yīng)刻蝕離子也同樣作用于源/漏區(qū)應(yīng)力層25，因此在去除了 STI側(cè)墻17后同時在源/漏區(qū)25的靠近原STI側(cè)墻 17所在的一側(cè)形成凹槽27。因此在隨后的金屬硅化物沈形成過程中，金屬硅化物沈也同樣在靠近原淺溝槽隔離側(cè)墻17所在的一側(cè)形成與源/漏區(qū)25匹配的凹槽27，參照圖22。 在后續(xù)的工藝中，例如淀積層間介質(zhì)層、其它絕緣層的過程中，該凹槽27將會填上介質(zhì)材料。因此在本發(fā)明的一個實施例中，優(yōu)選地，在第一晶種層M上方，STI 14與源/漏區(qū) 25之間通過介質(zhì)材料28隔離，參照圖23。介質(zhì)材料28可以包括SiOF、SiCOH、SiO、SiCO、 SiC0N、PSG以及BPSG中的任一種或多種的組合。優(yōu)選地，源/漏區(qū)應(yīng)力層25的頂部為金屬硅化物沈，則介質(zhì)材料28位于金屬硅化物洸和STI 14之間。盡管已參照一個或多個示例性實施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
權(quán)利要求
1.一種半導(dǎo)體器件，包括 半導(dǎo)體襯底；淺溝槽隔離，嵌于所述半導(dǎo)體襯底中，且形成至少一個半導(dǎo)體開口區(qū)；溝道區(qū)，位于所述半導(dǎo)體開口區(qū)內(nèi)；柵堆疊，包括柵介質(zhì)層和柵極導(dǎo)體層，位于所述溝道區(qū)上方；源/漏區(qū)，位于所述溝道區(qū)的兩側(cè)，所述源/漏區(qū)包括相對分布于所述柵堆疊的兩側(cè)、 且與所述淺溝槽隔離鄰接的第一晶種層；其中，所述淺溝槽隔離的上表面高于或足夠接近于所述柵介質(zhì)層的上表面。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，在所述第一晶種層上方，所述淺溝槽隔離與源/漏區(qū)之間通過介質(zhì)材料隔離。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，所述介質(zhì)材料包括SiOF、SiCOH、SiO、SiCO、 SiC0N、PSG以及BPSG中的任一種或多種的組合。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，所述源/漏區(qū)的頂部為金屬硅化物，則所述介質(zhì)材料位于所述金屬硅化物和淺溝槽隔離之間。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，在所述第一晶種層的上方有淺溝槽隔離側(cè)墻，所述淺溝槽隔離側(cè)墻自對準(zhǔn)于所述淺溝槽隔離的側(cè)壁，且至少部分位于所述源/漏區(qū)內(nèi)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，所述淺溝槽隔離側(cè)墻由Si02、Si3N4,SiON中的任一種或多種的組合形成。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，所述第一晶種層的厚度為5-20nm。
8.根據(jù)權(quán)利要求1至7中任一項所述的半導(dǎo)體器件，所述源/漏區(qū)進(jìn)一步包括應(yīng)力層和第二晶種層，所述應(yīng)力層位于所述柵堆疊與第一晶種層之間，所述第二晶種層位于應(yīng)力層的底部。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，對于pMOSFET，所述應(yīng)力層包括外延生長的 SiGe，對于nMOSFET，所述應(yīng)力層包括外延生長的Si C。
10.一種制造如權(quán)利要求1所述的半導(dǎo)體器件的方法，包括 提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成淺溝槽隔離，所述淺溝槽隔離形成至少一個半導(dǎo)體開口區(qū)； 在所述淺溝槽隔離的上方形成氮化物層以保護(hù)所述淺溝槽隔離； 在所述半導(dǎo)體開口區(qū)內(nèi)形成柵堆疊和以及所述柵堆疊兩側(cè)的源/漏區(qū)，所述柵堆疊包括柵介質(zhì)層和柵極導(dǎo)體層，所述源/漏區(qū)包括相對分布于所述柵堆疊的兩側(cè)、且與所述淺溝槽隔離鄰接的第一晶種層；去除所述淺溝槽隔離上方的氮化物層；其中，去除所述氮化物層后，所述淺溝槽隔離的上表面高于或足夠接近于所述柵介質(zhì)層的上表面。
11.根據(jù)權(quán)利要求10所述的方法，其中，在所述半導(dǎo)體襯底上形成淺溝槽隔離，包括 在所述半導(dǎo)體襯底上形成墊氧化層；在所述墊氧化層上形成第一氮化物層；刻蝕預(yù)形成淺溝槽隔離位置處的所述墊氧化層、第一氮化物層以及半導(dǎo)體襯底，以形成淺溝槽隔離凹槽；在所述淺溝槽隔離凹槽中形成介質(zhì)材料； 進(jìn)行平坦化處理至所述第一氮化物層的頂部露出。
12.根據(jù)權(quán)利要求11所述的方法，其中，所述氮化物層包括第二氮化物層，則在所述淺溝槽隔離的上方形成氮化物層包括對所述淺溝槽隔離進(jìn)行回刻至所述第一氮化物層的上表面下方； 在所述第一氮化物層上形成第二氮化物層； 在所述第二氮化物層上形成多晶硅層； 對所述多晶硅進(jìn)行平坦化處理至所述第二氮化物層的頂部；利用光刻膠掩膜覆蓋所述淺溝槽隔離上方的多晶硅層，并對所述開口區(qū)中的第一氮化物層和第二氮化物層進(jìn)行刻蝕至所述墊氧化層露出； 去除所述多晶硅層。
13.根據(jù)權(quán)利要求12所述的方法，其中，形成第二氮化物層的方法為高密度等離子體淀積。
14.根據(jù)權(quán)利要求10至13中任一項所述的方法，在形成柵堆疊和以及所述柵堆疊兩側(cè)的源/漏區(qū)之前，進(jìn)一步包括自對準(zhǔn)所述淺溝槽隔離的側(cè)壁形成淺溝槽隔離側(cè)墻；所述淺溝槽隔離側(cè)墻至少一部分位于所述源/漏區(qū)內(nèi)。
15.根據(jù)權(quán)利要求14所述的方法，形成淺溝槽隔離側(cè)墻包括 淀積氧化物層和第三氮化物層；選擇性刻蝕所述第三氮化物層和氧化物層以在所述淺溝槽隔離的側(cè)壁形成淺溝槽隔離側(cè)墻。
16.根據(jù)權(quán)利要求14所述的方法，其中，形成柵堆疊包括 在所述開口區(qū)內(nèi)形成柵介質(zhì)層；在所述柵介質(zhì)層上形成柵極導(dǎo)體層； 對所述柵極導(dǎo)體層進(jìn)行刻蝕以形成柵堆疊； 環(huán)繞所述柵堆疊形成柵極側(cè)墻。
17.根據(jù)權(quán)利要求15所述的方法，其中，形成源/漏區(qū)包括以所述柵極側(cè)墻和淺溝槽隔離側(cè)墻為界，向下刻蝕所述柵介質(zhì)層和半導(dǎo)體襯底，以形成源/漏凹槽；以所述源/漏凹槽靠近所述淺溝槽隔離的側(cè)壁為第一晶種層，以所述源/漏凹槽的底部為第二晶種層，外延形成應(yīng)力層。
18.根據(jù)權(quán)利要求17所述的方法，其中，對pMOSFET，應(yīng)力層為SiGe，對nMOSFET，應(yīng)力層為Si:C0
19.根據(jù)權(quán)利要求14所述的方法，在形成所述淺溝槽隔離側(cè)墻之后，進(jìn)一步包括 在所述柵堆疊的寬度方向上，將與淺溝槽隔離相鄰的淺溝槽隔離側(cè)墻去除。
20.根據(jù)權(quán)利要求14所述的方法，在形成源/漏區(qū)后，進(jìn)一步包括將所述淺溝槽隔離側(cè)墻去除。
全文摘要
一種半導(dǎo)體器件，提供了一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件包括半導(dǎo)體襯底；淺溝槽隔離，嵌于半導(dǎo)體襯底中，且形成至少一個半導(dǎo)體開口區(qū)；溝道區(qū)，位于半導(dǎo)體開口區(qū)內(nèi)；柵堆疊，包括柵介質(zhì)層和柵極導(dǎo)體層，位于溝道區(qū)上方；源/漏區(qū)，位于溝道區(qū)的兩側(cè)，源/漏區(qū)包括相對分布于柵堆疊的兩側(cè)、且與淺溝槽隔離鄰接的第一晶種層；其中，淺溝槽隔離的上表面高于或足夠接近于源/漏區(qū)的上表面。該半導(dǎo)體器件及其制造方法可增強(qiáng)溝道區(qū)應(yīng)力從而提高器件性能。
文檔編號H01L29/06GK102437183SQ201010299028
公開日2012年5月2日 申請日期2010年9月29日 優(yōu)先權(quán)日2010年9月29日
發(fā)明者尹海洲, 朱慧瓏, 梁擎擎, 駱志炯 申請人:中國科學(xué)院微電子研究所