專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及半導體制造領域，特別涉及半導體器件及其制造方法。
背景技術：
漏極延伸型金屬氧化物半導體(DEMOS)通常用于制作功率半導體產品，以用于大功率切換應用，在液晶面板驅動、電源管理等領域有廣泛的應用。專利申請?zhí)枮?00880008643. 3的中國專利申請中提供了一種所述漏極延伸型金屬氧化物半導體(DEM0Q的形成方法，具體如下如圖1所示，提供襯底01，所述襯底01可以是單晶硅或硅鍺，也可以是絕緣體上硅 (SOI)，或者還可以是其它的材料，例如砷化鎵等III-V族化合物半導體。其中，所述襯底01內形成有N型阱和溝道區(qū)(未標示)。所述襯底01中還形成有隔離結構02。繼續(xù)參考圖1，所述襯底01上還形成有柵極結構，所述柵極結構包括有柵介質層 03，及位于所述柵介質層03上的柵電極層04。如圖2所示，以所述柵極結構為掩膜，對所述襯底01進行離子注入，以形成漏輕摻雜區(qū)11。所述漏輕摻雜區(qū)11位于所述柵極結構和隔離結構02之間。如圖3所示，在所述柵極結構兩側形成側墻05。如圖4所示，在漏輕摻雜區(qū)11上的襯底01表面形成光刻膠層圖形06，所述光刻膠層圖形06覆蓋部分襯底01表面，暴露出位于側墻05兩側待形成漏重摻雜區(qū)12和源重摻雜區(qū)21的襯底01表面；以光刻膠層圖形 06作為掩膜，對所述襯底01進行離子注入，形成位于側墻05兩側的漏重摻雜區(qū)12和源重摻雜區(qū)21，所述漏重摻雜區(qū)12位于漏輕摻雜區(qū)11內。所述DEMOS器件的漏極和源極分別由所述漏重摻雜區(qū)12和源重摻雜區(qū)21引出。所述漏重摻雜區(qū)12距離靠近其一側側墻05 的距離為S。如圖4，在實際工藝中，上述光刻膠圖形06難以精確對準，且對于不同次光刻的 DEMOS器件，光刻膠圖形06的對準水平具有差異，導致所述距離S的不同。所述距離S的變化，將導致不同DEMOS器件正常工作時，漏極和源極之間的電阻(即源漏導通電阻)不同， 這樣不同次光刻的不同器件性能不一致。例如，若距離S增加，將導致導通電阻增大，進而使得DEMOS器件驅動電流減小；相反，若距離S減小，將使得導通電阻減小，進而使DEMOS器件的驅動電流增大。同時，現(xiàn)有技術中，不能在上述漏輕摻雜區(qū)11的離子注入后，引入退火比如爐管高溫推進，使所述注入離子由熱擴散而重新分布。這主要是因為所述爐管高溫推進將會影響到在其之前進行的其他離子注入。舉例來說，如若所述同一襯底上，除了 DEMOS大功率器件，還包括有其他的低壓器件，而所述低壓器件的閾值電壓調節(jié)一般在DEMOS器件的柵極形成之前進行，且所述閾值電壓一般為較固定值。如果在DEMOS器件的柵極形成之后，對漏輕摻雜區(qū)11的離子注入進行爐管高溫推進，將直接影響到低壓器件區(qū)的閾值電壓調節(jié)所注入離子的分布，進而影響低壓器件區(qū)的閾值電壓大小。

發(fā)明內容
本發(fā)明解決的問題是提供半導體器件及其制造方法，使半導體器件中的漏源極導通電阻值和驅動電流保持穩(wěn)定，提高半導體器件制造工藝的穩(wěn)定性。為解決上述問題，本發(fā)明提供一種半導體器件的制造方法，包括提供襯底，所述襯底包括垂直延伸MOS晶體管區(qū)，所述襯底具有第一導電類型；在垂直延伸MOS晶體管區(qū)的襯底內形成漏輕摻雜區(qū)；在所述襯底上形成柵極結構，所述柵極結構的一側覆蓋部分的漏輕摻雜區(qū)；以所述柵極結構為掩膜，對漏輕摻雜區(qū)和襯底進行第二導電類型離子注入，形成漏重摻雜區(qū)和源重摻雜區(qū)。可選的，所述柵極結構包括柵介質層、位于所述柵介質層上的柵電極層及位于所述柵電極層和柵介質層兩側的側墻。可選的，所述漏輕摻雜區(qū)的形成方法包括在所述襯底上形成光刻膠圖形，所述光刻膠圖形與漏輕摻雜區(qū)位置對應；以所述光刻膠圖形為掩膜，對所述襯底進行離子注入，形成漏輕摻雜區(qū)；對所述漏輕摻雜區(qū)進行退火。可選的，所述退火為爐管高溫推進?？蛇x的，所述爐管高溫推進的溫度為800°C 1200°C，推進時間為50min IOOmin0可選的，所述襯底還包括其他類型器件，在對所述漏輕摻雜區(qū)退火之后，還包括在其他類型器件區(qū)域進行調節(jié)閾值電壓的離子注入工藝。本發(fā)明還提供一種半導體器件，包括襯底；位于所述襯底上的柵極結構；位于所述柵極結構一側襯底內的源摻雜區(qū)、及位于所述柵極結構另一側襯底內的漏輕摻雜區(qū)及漏重摻雜區(qū)；其中，所述漏重摻雜區(qū)位于所述漏輕摻雜區(qū)內，所述柵極結構的一側覆蓋部分的漏輕摻雜區(qū)。本發(fā)明提供又一種半導體器件的制造方法，包括提供襯底，所述襯底包括垂直延伸MOS晶體管區(qū)，所述襯底具有第一導電類型；在垂直延伸MOS晶體管區(qū)的襯底內形成漏輕摻雜區(qū)和源輕摻雜區(qū)；在所述襯底上形成柵極結構，所述柵極結構的兩側分別覆蓋有部分的漏輕摻雜區(qū)和部分的源極輕摻雜區(qū)；以所述柵極結構為掩膜，分別對漏輕摻雜區(qū)和源重摻雜區(qū)進行第二導電類型離子注入，形成漏重摻雜區(qū)和源重摻雜區(qū)?？蛇x的，所述柵極結構包括有柵介質層、位于所述柵介質層上的柵電極層及位于所述柵電極層兩側的側墻?？蛇x的，所述漏輕摻雜區(qū)和源輕摻雜區(qū)的形成方法為在所述襯底上形成光刻膠圖形，所述光刻膠圖形與漏輕摻雜區(qū)位置和源輕摻雜區(qū)位置對應；以所述光刻膠圖形為掩膜，對所述襯底進行離子注入，形成漏輕摻雜區(qū)和源輕摻雜區(qū)；并對所述漏輕摻雜區(qū)和源輕摻雜區(qū)進行退火。可選的，所述退火為爐管高溫推進。 可選的，所述爐管高溫推進的溫度為800°C 1200°C，推進時間為50min IOOmin0可選的，所述襯底還包括其他類型器件，在對所述漏輕摻雜區(qū)和和源輕摻雜區(qū)爐管高溫推進之后，還包括在其他類型器件區(qū)域進行閾值電壓調節(jié)的離子注入工藝。本發(fā)明還提供一種半導體器件，包括襯底，及位于所述襯底上的柵極結構；位于所述柵極結構一側的襯底內的源輕摻雜區(qū)及源重摻雜區(qū)、及位于所述柵極結構另一側襯底內的漏輕摻雜區(qū)及漏重摻雜區(qū)；其中，所述源重摻雜區(qū)位于源輕摻雜區(qū)內，所述漏重摻雜區(qū)位于所述漏輕摻雜區(qū)內，所述柵極結構的兩側分別覆蓋有部分的源輕摻雜區(qū)和部分的漏輕摻雜區(qū)。與現(xiàn)有技術相比，本發(fā)明具有以下優(yōu)點首先，柵極結構覆蓋部分的漏輕摻雜區(qū)，同時采用柵極結構作為掩膜，進行漏重摻雜區(qū)或源重摻雜區(qū)的離子注入，使得漏重摻雜區(qū)或源重摻雜區(qū)與側墻的距離保持穩(wěn)定，進而漏源極導通電阻值和驅動電流保持穩(wěn)定，提高半導體器件制造工藝的穩(wěn)定性；其次，由于漏輕摻雜區(qū)或源輕摻雜區(qū)的離子注入工藝的順序在柵極形成工藝之前，則在漏輕摻雜區(qū)或源輕摻雜區(qū)的離子注入之后可以弓I入退火；最后，所述退火使漏輕摻雜區(qū)或源輕摻雜區(qū)的注入離子由熱擴散而重新分布，進而所述漏輕摻雜區(qū)或源輕摻雜區(qū)與襯底界限處的PN結的深度加大，提高襯底與所述漏輕摻雜區(qū)或源輕摻雜區(qū)間的擊穿電壓。


通過附圖中所示的本發(fā)明的優(yōu)選實施例的更具體說明，本發(fā)明的上述及其它目的、特征和優(yōu)勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發(fā)明的主旨。圖1至圖5為現(xiàn)有技術半導體器件制造方法結構示意圖；圖6為本發(fā)明一個實施例的半導體器件制造方法流程示意圖；圖7至圖12為本發(fā)明一個實施例的半導體器件制造方法剖面結構示意圖13為本發(fā)明又一個實施例的半導體器件制造方法流程示意圖；圖14至圖19為本發(fā)明又一個實施例的半導體器件制造方法剖面結構示意圖。
具體實施例方式本發(fā)明通過柵極結構覆蓋部分的漏輕摻雜區(qū)，同時采用柵極結構作為掩膜，進行漏重摻雜區(qū)或源重摻雜區(qū)的離子注入，使得漏重摻雜區(qū)或源重摻雜區(qū)與側墻的距離保持穩(wěn)定，進而漏源極導通電阻值和驅動電流保持穩(wěn)定，提高半導體器件制造工藝的穩(wěn)定性。為解決上述問題，本發(fā)明提供了一種半導體器件的制造方法，如圖6所示，包括步驟S101，提供襯底，所述襯底包括垂直延伸MOS晶體管區(qū)，所述襯底具有第一導電類型；步驟S102，在垂直延伸MOS晶體管區(qū)的襯底內形成漏輕摻雜區(qū)；步驟S103，在所述襯底上形成柵極結構，所述柵極結構的一側覆蓋部分的漏輕摻雜區(qū)；步驟S104，以所述柵極結構為掩膜，對漏輕摻雜區(qū)和襯底進行第二導電類型離子注入，形成漏重摻雜區(qū)和源重摻雜區(qū)。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。圖7至圖12是本發(fā)明一個實施例的半導體器件的形成方法剖面結構示意圖，本實施例以形成η型DEMOS半導體器件為例加以說明。首先參照圖7，提供襯底101，所述襯底101中形成有隔離結構102。所述襯底101 具有第一導電類型離子。本實施例中，所述第一導電類型為P型。所述襯底101可以是單晶硅或硅鍺，也可以是絕緣體上硅(SOI)，或者還可以是其它的材料，例如砷化鎵等III-V族化合物半導體。所述襯底101包括有垂直延伸MOS晶體管區(qū)和其他類型器件區(qū)域，如低壓器件區(qū)域。本圖示出的區(qū)域僅為垂直延伸MOS晶體管區(qū)。后續(xù)的工藝如果未特別說明，則是在圖 7中所示的垂直延伸MOS晶體管區(qū)進行。如圖8所示，對所述襯底101進行離子注入，以形成漏輕摻雜區(qū)201，所述注入的離子為第二導電類型離子，所述第二導電類型與第一導電類型具有相反的離子類型。本實施例中，所述第二導電類型為η型。具體地，在所述襯底101上形成光刻膠圖形，所述光刻膠圖形與漏輕摻雜區(qū)201的位置對應；以所述光刻膠圖形為掩膜，對所述襯底101進行第二導電類型離子注入，形成漏輕摻雜區(qū)201。本實施例中，所述第二導電類型為η型，比如可以為P、As、Sb，離子劑量為 IO11 1012/cm2，注入能量為100 500keV。繼續(xù)參考圖6，形成漏輕摻雜區(qū)201后，所述漏輕摻雜區(qū)201與襯底101的界限為1100。具體地，對于DEMOS晶體管，所述漏輕摻雜區(qū)201并非常規(guī)非功率器件的輕摻雜區(qū)，所述漏輕摻雜區(qū)201的沿溝道長度方向的尺寸要比常規(guī)非功率器件的輕摻雜區(qū)沿溝道長度方向的尺寸大，后續(xù)還要在所述漏輕摻雜區(qū)201內形成重摻雜區(qū)，對于功率器件來說， 通常超過重摻雜區(qū)的部分為漂移區(qū)。在所述漏輕摻雜區(qū)201的離子注入后，將直接進行退火，比如可以進行爐管高溫推進工藝，使所述漏輕摻雜區(qū)201注入的離子因為熱擴散而重新分布，使所述漏輕摻雜區(qū) 201的摻雜深度加大。所述爐管高溫推進的溫度為800°C 1200°C，推進時間為50min lOOmin。當然也可以具有其他退火方式，比如可以采用快速熱退火。如圖9所示，進行上述的爐管高溫推進之后，所述漏輕摻雜區(qū)201與所述襯底101 的界限加深原漏輕摻雜區(qū)201與襯底101的界限為1100，進行爐管高溫推進工藝之后，漏輕摻雜區(qū)201與襯底101的界限為1200。隨著界限的加深，位于界限附近的PN結的結深也同時加大。因為襯底101與所述漏輕摻雜區(qū)201的擊穿電壓與界限處的PN結的結深成反比， 所以上述爐管高溫推進通過加大PN結的深度，提高所述襯底101與所述漏輕摻雜區(qū)201的擊穿電壓。在上述爐管高溫推進之后，可以進行其他的離子注入。舉例來說，所述襯底101 上，除了 DEMOS器件，還包括有其它類型器件，通常這些其它類型器件為低壓器件，在對所述漏輕摻雜區(qū)201退火之后，還包括在其他類型器件區(qū)域進行調節(jié)閾值電壓的離子注入工藝。而所述低壓器件的閾值電壓調節(jié)一般在DEMOS器件的柵極形成之前進行。在本實施例中，爐管高溫推進之后，還可以對所述低壓器件的襯底注入離子，以便進行閾值電壓調節(jié)。 因為所述離子注入是在爐管高溫推進后進行，則用于閾值電壓調節(jié)而注入的離子分布不會受到爐管高溫推進工藝的影響，進而所述低壓器件的閾值電壓也不會受到爐管高溫推進工藝的影響。如圖10所示，爐管高溫推進后，直接在所述襯底101的表面上形成柵極介質層 103。所述柵極介質層103為氧化硅、氮化硅或高K介質。作為一個優(yōu)選例，本實施例采用氧化硅。所述柵極介質層103的厚度為數(shù)十至幾百埃，其沉積方法可以為常規(guī)真空鍍膜技術，例如爐管熱氧化，原子層沉積(ALD)、化學汽相淀積(CVD)、等離子體增強型化學氣相淀積(PECVD)工藝，本實施例采用爐管熱氧化工藝。繼續(xù)參考圖10，在柵極介質層103上形成柵電極層104，所述柵電極層104可以是多晶硅，所述柵電極層104的厚度介于數(shù)百至幾千埃，其形成方法為低壓化學氣相淀積 (LPCVD)。接著，利用抗蝕劑掩膜，對柵極介質層103和柵電極層104進行圖形化，以形成柵極結構。所述柵極結構包括柵極介質層103和柵電極層104。柵極結構形成之后，位于所述柵極結構兩側的襯底101，分別為源區(qū)和漏區(qū)，所述漏輕摻雜區(qū)201位于所述漏區(qū)。其中，柵極結構覆蓋部分漏輕摻雜區(qū)201，這里需要提出的是，與現(xiàn)有技術不同，本發(fā)明的柵極結構覆蓋部分漏輕摻雜區(qū)201，現(xiàn)有技術中可能也有所部分覆蓋，但是現(xiàn)有技術中覆蓋的部分較少，通常覆蓋的部分是由于在對漏輕摻雜區(qū)退火后延伸至柵極結構尤其是柵極結構的側墻下，而并非本發(fā)明的所述柵極結構覆蓋前述的漂移區(qū)。如圖11所示，在所述柵電極層104兩側形成側墻105。包括在所述襯底101上形成介質層(未示出)，形成方式可以為低壓化學氣相淀積(LPCVD)，厚度高于所述柵電極層104的高度；然后，對所述介質層進行回刻(etch back)工藝，在所述柵極結構兩側形成側墻105。其中，所述介質層可以為氧化硅材料，也可為氧化層-氮化硅-氧化層(ONO)結構。本實施例中，選用氧化硅作為介質層材料。如圖12所示，在所述襯底101表面，以柵極結構為掩膜，對源區(qū)和漏區(qū)進行第二導電類型離子注入，形成源摻雜區(qū)301和漏重摻雜區(qū)202。本實施例中，所述第二導電類型離子為η型離子，比如為P、As、Sb，離子劑量為IO13 IO1Vcm2，注入能量為100 500keV，所述注入能量隨離子類型有所不同。利用側墻105向源區(qū)和漏區(qū)進行自對準離子注入，形成源摻雜區(qū)301和漏重摻雜區(qū)202。所述半導體器件的源、漏極自所述源摻雜區(qū)301和漏重摻雜區(qū)202引出。上述是以形成ρ型DEMOS晶體管為例加以說明，若形成η型DEMOS晶體管，步驟類似，區(qū)別僅在于待形成DEMOS的襯底的導電類型、及在源區(qū)和漏區(qū)內注入形成的源摻雜區(qū)、 漏輕摻雜區(qū)和漏重摻雜區(qū)的離子的導電類型正好與上述實施例中相反。比如待形成DEMOS 的襯底應為η型，源摻雜區(qū)、漏輕摻雜區(qū)和漏重摻雜區(qū)應為P型，即形成源摻雜區(qū)、漏輕摻雜區(qū)和漏重摻雜區(qū)的離子可以為B或者^1。根據(jù)上述半導體器件的制造方法，形成了本發(fā)明的半導體器件，如圖12所示，包括襯底101 ；位于所述襯底101內的隔離結構102 ；及位于所述襯底101上的柵極結構，所述柵極結構包括柵極介質層103和柵電極層104 ；位于所述柵極結構一側襯底101內的源摻雜區(qū)301、及位于所述柵極結構另一側襯底101內的漏輕摻雜區(qū)201及漏重摻雜區(qū)202。其中，所述漏重摻雜區(qū)202位于所述漏輕摻雜區(qū)201內，所述柵極結構的一側覆蓋有部分的漏輕摻雜區(qū)201。本發(fā)明又提供一種半導體器件的制造方法，如圖13所示，包括步驟S201，提供襯底，所述襯底包括垂直延伸MOS晶體管區(qū)，所述襯底具有第一導電類型；步驟S202，在垂直延伸MOS晶體管區(qū)的襯底內形成漏輕摻雜區(qū)和源輕摻雜區(qū)；步驟S203，在所述襯底上形成柵極結構，所述柵極結構的兩側分別覆蓋有部分的漏輕摻雜區(qū)和部分的源極輕摻雜區(qū)；步驟S204，以所述柵極結構為掩膜，分別對漏輕摻雜區(qū)和源重摻雜區(qū)進行第二導電類型離子注入，形成漏重摻雜區(qū)和源重摻雜區(qū)。圖14至圖19是本發(fā)明另一實施例的半導體器件的形成方法剖面結構示意圖，本實施例以形成η型DEMOS半導體器件為例加以說明。首先參照圖14，提供襯底300，所述襯底300中形成有隔離結構302。所述襯底300 具有第一導電類型。本實施例中，所述第一導電類型為P型。所述襯底300可以是單晶硅或硅鍺，也可以是絕緣體上硅(SOI)，或者還可以是其它的材料，例如砷化鎵等III-V族化合物半導體。所述襯底300包括有垂直延伸MOS晶體管區(qū)和其他類型器件區(qū)域，如低壓器件區(qū)域。本圖示出的區(qū)域僅為垂直延伸MOS晶體管區(qū)。后續(xù)的工藝如果未特別說明，則是在圖 11中所示的垂直延伸MOS晶體管區(qū)進行。如圖15所示，對所述襯底300進行離子注入，以形成漏輕摻雜區(qū)501和源輕摻雜區(qū)401。所述注入的離子為第二導電類型離子，所述第二導電類型與第一導電類型為相反導電類型。本實施例中，所述第二導電類型為η型。具體地，可以在所述襯底300上形成光刻膠圖形，所述光刻膠圖形與漏輕摻雜區(qū) 501和源輕摻雜區(qū)401的位置對應；以所述光刻膠圖形為掩膜，對所述襯底300進行第二導電類型離子注入，以形成漏輕摻雜區(qū)501和源輕摻雜區(qū)401。本實施例中，所述第二導電類型為η型離子，比如為P、As、Sb，離子劑量為IO11 IO1Vcm2,注入能量為100 500keVo繼續(xù)參考圖15，所述漏輕摻雜區(qū)501與襯底300的界限為5100 ；所述源輕摻雜區(qū) 401與襯底300的界限為4100。具體地，對于DEMOS晶體管，所述漏輕摻雜區(qū)501和源輕摻雜區(qū)401并非常規(guī)非功率器件的輕摻雜區(qū)，所述漏輕摻雜區(qū)201的沿溝道長度方向的尺寸要比常規(guī)非功率器件的輕摻雜區(qū)沿溝道長度方向的尺寸大，后續(xù)還要在所述漏輕摻雜區(qū)501和源輕摻雜區(qū)401內形成重摻雜區(qū)，對于功率器件來說，通常超過重摻雜區(qū)的部分為漂移區(qū)。在所述漏輕摻雜區(qū)501和源輕摻雜區(qū)401的離子注入后，將直接進行退火。比如可以進行爐管高溫推進，使所述漏輕摻雜區(qū)501和源輕摻雜區(qū)401內注入的離子因高溫熱擴散而重新分布，使所述漏輕摻雜區(qū)501摻雜深度和所述源輕摻雜區(qū)401摻雜深度加大。所述爐管高溫推進的溫度為800°C 1200°C，推進時間為50min lOOmin。當然也可以具有其他退火方式，比如可以采用快速熱退火。
如圖16所示，進行上述的爐管高溫推進之后，所述襯底300與所述漏輕摻雜區(qū)501 和所述源輕摻雜區(qū)401的界限加深原漏輕摻雜區(qū)501與襯底300的界限為5100，原源輕摻雜區(qū)401與襯底300的界限為4100，進行爐管高溫推進工藝之后，漏輕摻雜區(qū)501與襯底300的界限為5200，源輕摻雜區(qū)401與襯底300的界限為4200。隨著界限的加深，位于界限附近的PN結的結深也同時加大。因為襯底300與所述漏輕摻雜區(qū)501或源輕摻雜區(qū)401的擊穿電壓與其界限處的 PN結深成反比，所以上述爐管高溫推進通過加大PN結的深度，提高了所述襯底300與所述漏輕摻雜區(qū)501或源輕摻雜區(qū)401的擊穿電壓。在上述爐管高溫推進之后，可以進行其他的離子注入。舉例來說，如位于同一襯底 300上的，除了 DEMOS器件，還包括有其它類型器件，通常這些其它類型器件為低壓器件，在對所述漏輕摻雜區(qū)501或源輕摻雜區(qū)401進行退火之后，還包括在其他類型器件區(qū)域進行調節(jié)閾值電壓的離子注入工藝。而所述低壓器件的閾值電壓調節(jié)一般在DEMOS器件的柵極形成之前進行。在本實施例中，爐管高溫推進之后，還可以對低壓器件的襯底注入離子，以便進行閾值電壓調節(jié)。因為所述離子注入是在爐管高溫推進后進行，則用于閾值電壓調節(jié)而注入的離子分布不會受到爐管高溫推進的影響，進而低壓器件的閾值電壓也不會受到爐管高溫推進工藝的影響。如圖17所示，進行爐管高溫推進后，直接在所述襯底300的表面上，形成柵極介質層303。所述柵極介質層303為氧化硅、氮化硅或高K介質。作為一個優(yōu)選例，本實施例采用氧化硅。所述柵極介質層303的厚度為數(shù)十至幾百埃，其沉積方法可以為常規(guī)真空鍍膜技術，例如爐管熱氧化，原子層沉積(ALD)、化學汽相淀積(CVD)、等離子體增強型化學氣相淀積(PECVD)工藝，本實施例采用爐管熱氧化工藝。繼續(xù)參考圖17，在柵極介質層303上形成柵電極層304，所述柵電極層304可以是多晶硅，所述柵電極層304的厚度介于數(shù)百至幾千埃，其形成方法為低壓化學氣相淀積 (LPCVD)。接著，利用抗蝕劑掩膜，對柵極介質層303和柵電極層304進行圖形化，以形成柵極結構。所述柵極結構包括柵極介質層303和柵電極層304。柵極結構形成之后，位于所述柵極結構兩側的襯底300，分別為源區(qū)和漏區(qū)，所述漏輕摻雜區(qū)501位于所述漏區(qū)，所述源輕摻雜區(qū)401位于所述源區(qū)。其中，柵極結構的一側覆蓋部分漏輕摻雜區(qū)501，柵極結構的另一側覆蓋部分源輕摻雜區(qū)401。這里需要提出的是，與現(xiàn)有技術不同，本發(fā)明的柵極結構覆蓋部分漏輕摻雜區(qū)501和源輕摻雜區(qū)401，現(xiàn)有技術中可能也有所部分覆蓋，但是現(xiàn)有技術中覆蓋的部分較少，通常覆蓋的部分是由于在對漏輕摻雜區(qū)501或源輕摻雜區(qū)401退火后延伸至柵極結構尤其是柵極結構的側墻下，而并非本發(fā)明的所述柵極結構覆蓋前述的漂移區(qū)。如圖18所示，在所述柵電極層304兩側形成側墻305。包括在所述襯底300上形成介質層(未示出)，形成方式可以為低壓化學氣相淀積(LPCVD)，厚度高于所述柵電極層304的高度；然后，對所述介質層進行回刻(etch back)工藝，在所述柵極結構兩側形成側墻305。其中，所述介質層可以為氧化硅材料，也可為氧化層-氮化硅-氧化層(ONO)結構。本實施例中，選用氧化硅作為介質層材料。
如圖19所示，在所述襯底300表面，以柵極結構為掩膜，對源區(qū)和漏區(qū)分別進行第二導電類型離子注入，形成漏重摻雜區(qū)502和源重摻雜區(qū)402。本實施例中，所述第二導電類型離子為η型離子，比如為P、As、Sb，離子劑量為IO13 IO1Vcm2，注入能量為100 500keV，所述注入能量隨離子類型有所不同。所述半導體器件的源、漏極自所述源重摻雜區(qū)402和漏重摻雜區(qū)502引出。上述是以形成ρ型DEMOS晶體管為例加以說明，若形成η型DEMOS晶體管，步驟類似，區(qū)別僅在于待形成DEMOS的襯底的導電類型、及在源區(qū)和漏區(qū)內注入形成的源輕摻雜區(qū)、源重輕摻雜區(qū)、漏輕摻雜區(qū)和漏重摻雜區(qū)的離子的導電類型正好與上述實施例中相反。 比如待形成DEMOS的襯底應為η型，源輕摻雜區(qū)、源重輕摻雜區(qū)、漏輕摻雜區(qū)和漏重摻雜區(qū)應為P型，即形成源輕摻雜區(qū)、源重輕摻雜區(qū)、漏輕摻雜區(qū)和漏重摻雜區(qū)的離子可以為B或者In?；谏鲜霭雽w工藝，形成了本發(fā)明另一種半導體器件，如圖19所示，包括襯底 300 ；位于所述襯底300內的隔離結構302 ；及位于所述襯底300上的柵極結構，所述柵極結構包括依次位于所述襯底300上的柵極介質層303和柵電極層304，所述柵極結構的兩側還具有側墻305 ；位于所述柵極結構一側的襯底300內的源輕摻雜區(qū)401及源重摻雜區(qū)402、 及位于所述柵極結構另一側襯底300內的漏輕摻雜區(qū)501及漏重摻雜區(qū)502。其中，所述源重摻雜區(qū)402位于所述源輕摻雜區(qū)401內，所述漏重摻雜區(qū)502位于所述漏輕摻雜區(qū)501內，所述柵極結構的兩側分別覆蓋有部分的源輕摻雜區(qū)401和部分的漏輕摻雜區(qū)501。綜上，本發(fā)明通過將柵極結構覆蓋部分的漏輕摻雜區(qū)，并采用柵極結構作為掩膜， 進行漏重摻雜區(qū)或源重摻雜區(qū)的離子注入，使得漏重摻雜區(qū)或源重摻雜區(qū)與側墻的距離保持穩(wěn)定，進而漏源極導通電阻值和驅動電流保持穩(wěn)定，提高半導體器件制造工藝的穩(wěn)定性；其次，由于漏輕摻雜區(qū)或源輕摻雜區(qū)的離子注入工藝的順序在柵極形成工藝之前，則在漏輕摻雜區(qū)或源輕摻雜區(qū)的離子注入之后可以弓I入爐管高溫推進工藝；最后，所述爐管高溫推進工藝使漏輕摻雜區(qū)或源輕摻雜區(qū)的注入離子由熱擴散而重新分布，進而所述漏輕摻雜區(qū)或源輕摻雜區(qū)與襯底界限處的PN結的深度加大，提高襯底與所述漏輕摻雜區(qū)或源輕摻雜區(qū)間的擊穿電壓。雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種半導體器件的制造方法，其特征在于，包括提供襯底，所述襯底包括垂直延伸MOS晶體管區(qū)，所述襯底具有第一導電類型；在垂直延伸MOS晶體管區(qū)的襯底內形成漏輕摻雜區(qū)；在所述襯底上形成柵極結構，所述柵極結構的一側覆蓋部分的漏輕摻雜區(qū)；以所述柵極結構為掩膜，對漏輕摻雜區(qū)和襯底進行第二導電類型離子注入，形成漏重摻雜區(qū)和源重摻雜區(qū)。
2.如權利要求1所述半導體器件的制造方法，其特征在于，所述柵極結構包括柵介質層、位于所述柵介質層上的柵電極層及位于所述柵電極層和柵介質層兩側的側墻。
3.如權利要求1所述半導體器件的制造方法，其特征在于，所述漏輕摻雜區(qū)的形成方法包括在所述襯底上形成光刻膠圖形，所述光刻膠圖形與漏輕摻雜區(qū)位置對應；以所述光刻膠圖形為掩膜，對所述襯底進行離子注入，形成漏輕摻雜區(qū)；對所述漏輕摻雜區(qū)進行退火。
4.如權利要求3所述半導體器件的制造方法，其特征在于，所述退火為爐管高溫推進。
5.如權利要求4所述半導體器件的制造方法，其特征在于，所述爐管高溫推進的溫度為 8001200°C，推進時間為 50min IOOmin0
6.如權利要求3所述半導體器件的制造方法，其特征在于，所述襯底還包括其他類型器件，在對所述漏輕摻雜區(qū)退火之后，還包括在其他類型器件區(qū)域進行調節(jié)閾值電壓的離子注入工藝。
7.一種半導體器件，其特征在于，包括襯底；位于所述襯底上的柵極結構；位于所述柵極結構一側襯底內的源摻雜區(qū)、及位于所述柵極結構另一側襯底內的漏輕摻雜區(qū)及漏重摻雜區(qū)；其中，所述漏重摻雜區(qū)位于所述漏輕摻雜區(qū)內，所述柵極結構的一側覆蓋部分的漏輕摻雜區(qū)。
8.一種半導體器件的制造方法，其特征在于，包括提供襯底，所述襯底包括垂直延伸MOS晶體管區(qū)，所述襯底具有第一導電類型；在垂直延伸MOS晶體管區(qū)的襯底內形成漏輕摻雜區(qū)和源輕摻雜區(qū)；在所述襯底上形成柵極結構，所述柵極結構的兩側分別覆蓋有部分的漏輕摻雜區(qū)和部分的源極輕摻雜區(qū)；以所述柵極結構為掩膜，分別對漏輕摻雜區(qū)和源重摻雜區(qū)進行第二導電類型離子注入，形成漏重摻雜區(qū)和源重摻雜區(qū)。
9.如權利要求8所述半導體器件的制造方法，其特征在于，所述柵極結構包括有柵介質層、位于所述柵介質層上的柵電極層及位于所述柵電極層兩側的側墻。
10.如權利要求8所述半導體器件的制造方法，其特征在于，所述漏輕摻雜區(qū)和源輕摻雜區(qū)的形成方法為在所述襯底上形成光刻膠圖形，所述光刻膠圖形與漏輕摻雜區(qū)位置和源輕摻雜區(qū)位置對應；以所述光刻膠圖形為掩膜，對所述襯底進行離子注入，形成漏輕摻雜區(qū)和源輕摻雜區(qū)；并對所述漏輕摻雜區(qū)和源輕摻雜區(qū)進行退火。
11.如權利要求10所述半導體器件的制造方法，其特征在于，所述退火為爐管高溫推進。
12.如權利要求11所述半導體器件的制造方法，其特征在于，所述爐管高溫推進的溫度為800°C 1200°C，推進時間為50min lOOmin。
13.如權利要求10所述半導體器件的制造方法，其特征在于，所述襯底還包括其他類型器件，在對所述漏輕摻雜區(qū)和和源輕摻雜區(qū)爐管高溫推進之后，還包括在其他類型器件區(qū)域進行閾值電壓調節(jié)的離子注入工藝。
14.一種半導體器件，其特征在于，包括襯底，及位于所述襯底上的柵極結構；位于所述柵極結構一側的襯底內的源輕摻雜區(qū)及源重摻雜區(qū)、及位于所述柵極結構另一側襯底內的漏輕摻雜區(qū)及漏重摻雜區(qū)；其中，所述源重摻雜區(qū)位于源輕摻雜區(qū)內，所述漏重摻雜區(qū)位于所述漏輕摻雜區(qū)內，所述柵極結構的兩側分別覆蓋有部分的源輕摻雜區(qū)和部分的漏輕摻雜區(qū)。
全文摘要
本發(fā)明提供一種半導體器件的制造方法，包括提供襯底，所述襯底包括垂直延伸MOS晶體管區(qū)，所述襯底具有第一導電類型；在垂直延伸MOS晶體管區(qū)的襯底內形成漏輕摻雜區(qū)；在所述襯底上形成柵極結構，所述柵極結構的一側覆蓋部分的漏輕摻雜區(qū)；以所述柵極結構為掩膜，對漏輕摻雜區(qū)和襯底進行第二導電類型離子注入，形成漏重摻雜區(qū)和源重摻雜區(qū)。本發(fā)明所述柵極結構覆蓋有部分的漏輕摻雜區(qū)，并采用柵極結構為掩膜，進行漏重摻雜區(qū)或源重摻雜區(qū)的離子注入，使得漏重摻雜區(qū)與側墻的距離保持穩(wěn)定，進而漏源極導通電阻值和驅動電流保持穩(wěn)定，提高半導體器件制造工藝的穩(wěn)定性。
文檔編號H01L29/78GK102376574SQ20101025381
公開日2012年3月14日 申請日期2010年8月9日 優(yōu)先權日2010年8月9日
發(fā)明者巨曉華, 邵麗 申請人:上海宏力半導體制造有限公司