專利名稱：半導(dǎo)體元件金屬柵極堆疊的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件的制造方法，特別涉及一種形成金屬柵極堆疊(metal gate stacks)的半導(dǎo)體元件制造方法。
背景技術(shù)：
當(dāng)一例如一金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的半導(dǎo)體元件借由不同技 術(shù)進(jìn)行微縮時，高介電常數(shù)介電材料與金屬適合用來形成一柵極堆疊。然而，于形成η型金 屬氧化物半導(dǎo)體(nMOQ晶體管與ρ型金屬氧化物半導(dǎo)體(pMOQ晶體管金屬柵極堆疊的方 法中，當(dāng)整合工藝與材料時，會產(chǎn)生不同問題。例如當(dāng)一 P型金屬氧化物半導(dǎo)體(PMOS)晶 體管的P型金屬柵極暴露于一移除多晶硅以形成一 η型金屬柵極的工藝時，填入ρ型金屬 柵電極的鋁會損壞及凹陷。例如η型金屬層會不均勻地沉積于凹陷的ρ型金屬柵極中，導(dǎo) 致P型金屬柵極的電阻增加。再者，不均勻的P型金屬柵極也會導(dǎo)致元件效能改變。因此， 亟須開發(fā)一種可解決上述問題的工藝方法。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種半導(dǎo)體元件金屬柵極堆疊的制造 方法。該制造方法包括形成一高介電常數(shù)材料層于一半導(dǎo)體基板上；形成一多晶硅層于 該高介電常數(shù)材料層上；圖案化該高介電常數(shù)材料層與該多晶硅層，以形成一第一偽柵極 (dummy gate)于一第一場效應(yīng)晶體管(FET)區(qū)域中與一第二偽柵極于一第二場效應(yīng)晶體 管(FET)區(qū)域中；形成一層間介電(ILD)材料于該半導(dǎo)體基板上；對該半導(dǎo)體基板實施一 第一化學(xué)機(jī)械研磨(CMP)工藝，以露出該第一偽柵極與該第二偽柵極；自該第一偽柵極移 除該多晶硅層，以獲得一第一柵極溝槽；形成一第一金屬柵電極于該第一柵極溝槽中；對 該半導(dǎo)體基板實施一第二化學(xué)機(jī)械研磨(CMP)工藝；形成一掩模覆蓋該第一場效應(yīng)晶體 管(FET)區(qū)域，露出該第二偽柵極；自該第二偽柵極移除該多晶硅層，以獲得一第二柵極溝 槽；形成一第二金屬柵電極于該第二柵極溝槽中；以及對該半導(dǎo)體基板實施一第三化學(xué)機(jī) 械研磨(CMP)工藝。本發(fā)明也提供另一實施例，一種半導(dǎo)體元件金屬柵極堆疊的制造方法。該制造方 法包括形成一高介電常數(shù)材料層于一半導(dǎo)體基板上；形成一多晶硅層于該高介電常數(shù)材 料層上；圖案化該高介電常數(shù)材料層與該多晶硅層，以形成一第一偽柵極(dummy gate)于 一 P型場效應(yīng)晶體管(PFET)區(qū)域中、一第二偽柵極于一 η型場效應(yīng)晶體管(nFET)區(qū)域中 與一多晶硅電阻器于一電阻器區(qū)域中；形成一層間介電(ILD)材料于該半導(dǎo)體基板上；自 該第一偽柵極移除該多晶硅層，以獲得一第一柵極溝槽；形成一 P型金屬層于該第一柵極 溝槽中；形成一掩模覆蓋該P型場效應(yīng)晶體管(PFET)區(qū)域與該電阻器區(qū)域；自該第二偽柵 極移除該多晶硅層，以獲得一第二柵極溝槽；以及形成一 η型金屬層于該第二柵極溝槽中。本發(fā)明也提供另一實施例，一種半導(dǎo)體元件金屬柵極堆疊的制造方法。該制造方 法包括形成一第一偽柵極于一第一型場效應(yīng)晶體管(FET)區(qū)域中、一第二偽柵極于一第二型場效應(yīng)晶體管(FET)區(qū)域中與一電阻器于一電阻器區(qū)域中；以一第一金屬柵極取代該 第一偽柵極，該第一金屬柵極具有一第一工作函數(shù)(work function)；形成一圖案化材料層 覆蓋該第一金屬柵極與該電阻器，露出該第二偽柵極；以及以一第二金屬柵極取代該第二 偽柵極，該第二金屬柵極具有一第二工作函數(shù)，該第二工作函數(shù)不同于該第一工作函數(shù)。本發(fā)明的實施例可使ρ型金屬柵電極得以維持其完整性與期望的工作函數(shù)；使ρ 型場效應(yīng)晶體管金屬柵電極的電阻無消極性增加，可降低RC延遲，改善電路效能；使ρ型金 屬柵電極的空隙填入已獲得改善；可改善P型金屬柵電極的電阻一致性，并同時降低P型場 效應(yīng)晶體管(PFET)的失配；以及使所揭示的工藝具有成本優(yōu)勢。為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配 合附圖，作詳細(xì)說明如下


圖1為根據(jù)本發(fā)明各種觀點，一具有金屬柵極堆疊半導(dǎo)體元件制造方法的流程 圖。圖2 圖7為根據(jù)本發(fā)明不同實施例的不同觀點，一具有金屬柵極堆疊半導(dǎo)體結(jié) 構(gòu)于不同工藝階段的剖面示意圖。其中，附圖標(biāo)記說明如下100 半導(dǎo)體元件(結(jié)構(gòu))制造方法；102 提供一半導(dǎo)體基板；104 形成不同材料層；106 圖案化不同材料層，以形成不同η型場效應(yīng)晶體管(nFET)偽柵極堆疊、ρ型 場效應(yīng)晶體管(PFET)偽柵極堆疊以及額外的電阻器堆疊；108 于ρ型場效應(yīng)晶體管(pFET)區(qū)域中，形成一 ρ型柵電極；110 形成一圖案化掩模覆蓋ρ型場效應(yīng)晶體管(pFET)區(qū)域中的ρ型柵電極以及 電阻器區(qū)域中的電阻器，但留有一開口露出η型場效應(yīng)晶體管(nFET)區(qū)域中η型場效應(yīng)晶 體管(nFET)偽柵極的多晶硅層；112 實施一蝕刻工藝，以移除η型場效應(yīng)晶體管(nFET)區(qū)域中η型場效應(yīng)晶體 管(nFET)偽柵極的多晶硅層；114 于η型場效應(yīng)晶體管(nFET)區(qū)域的η柵極溝槽中，形成一 η型柵電極；116 實施一化學(xué)機(jī)械研磨(CMP)工藝，以移除多余金屬材料，并平坦化半導(dǎo)體基 板表面，以利后續(xù)工藝步驟；200 半導(dǎo)體結(jié)構(gòu)；210 半導(dǎo)體基板；220 隔離結(jié)構(gòu)；222 電阻器區(qū)域；224 η型場效應(yīng)晶體管(nFET)區(qū)域；226 ρ型場效應(yīng)晶體管(pFET)區(qū)域；232 界面層；234 高介電常數(shù)材料層；
236 金屬層；238 多晶硅層；242 電阻器；244 η型場效應(yīng)晶體管(nFET)偽柵極(堆疊)；246 ρ型場效應(yīng)晶體管(nFET)偽柵極(堆疊)；248 柵極間隙壁；250 蝕刻終止層；252 層間介電(ILD)層；2M ρ (型)柵電極；256 (圖案化)掩模；258 金屬材料。
具體實施例方式圖1為根據(jù)本發(fā)明各種觀點，揭示一具有一金屬柵極堆疊的半導(dǎo)體元件制造方法 100的實施例的流程圖。圖2 圖7為根據(jù)本發(fā)明一或多個實施例觀點，揭示一半導(dǎo)體結(jié) 構(gòu)200于不同工藝階段的剖面示意圖。半導(dǎo)體結(jié)構(gòu)200及其制造方法100的描述請參閱圖 1 圖7。請參閱圖1、圖2，本發(fā)明半導(dǎo)體元件的制造方法100開始于步驟102，提供一半導(dǎo) 體基板210。半導(dǎo)體基板210包括硅，也可選擇性地包括鍺、鍺化硅或其他適合的半導(dǎo)體材 料。半導(dǎo)體基板210也包括不同隔離結(jié)構(gòu)220，例如形成于基板中以分離不同元件或區(qū)域 的淺溝槽隔離物。在一實施例中，半導(dǎo)體基板210包括一供一電阻器形成于其中的電阻器 區(qū)域222、一供一 η型場效應(yīng)晶體管(nFET)形成于其中的η型場效應(yīng)晶體管(nFET)區(qū)域 224以及一供一 ρ型場效應(yīng)晶體管(pFET)形成于其中的ρ型場效應(yīng)晶體管(pFET)區(qū)域 226。在一實施例中，η型場效應(yīng)晶體管(nFET)與ρ型場效應(yīng)晶體管(pFET)分別包括例如 一 η型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(nMOSFET)與一 ρ型金屬氧化物半導(dǎo)體場效應(yīng)晶體 管(pMOSFET)的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)。電阻器包括一多晶硅電阻器 (polysilicon resistor)。仍請參閱圖1、圖2，本發(fā)明半導(dǎo)體元件的制造方法100進(jìn)行至步驟104，形成不同 材料層。在一實施例中，不同材料層包括一高介電常數(shù)材料層234與一多晶硅層238。借由 原子層沉積(ALD)或其他適當(dāng)工藝形成高介電常數(shù)材料層234。其他形成高介電常數(shù)材料 層234的方法包括金屬有機(jī)化學(xué)氣相沉積(MOCVD)、物理氣相沉積(PVD)、紫外光臭氧氧化 及分子束外延(MBE)。在一實施例中，高介電常數(shù)材料包括氧化鉿(HfC^)。高介電常數(shù)材 料層234也可選擇性地包括金屬氮化物、金屬硅化物或其他金屬氧化物。在一實施例中，于半導(dǎo)體基板210上，可額外地形成一界面層(IL) 232，插入于半 導(dǎo)體基板210與高介電常數(shù)材料層234之間。界面層(IL) 232包括例如一薄氧化硅層。于 形成高介電常數(shù)材料層234前，于半導(dǎo)體基板210上，形成薄氧化硅層?？山栌稍訉映练e (ALD)或熱氧化形成薄氧化硅層。在另一實施例中，于高介電常數(shù)材料層234上，可形成一金屬層236。在一實施例 中，金屬層236包括氮化鈦。在一實施例中，氮化鈦金屬層的厚度大約為20埃。在另一實施例中，氮化鈦金屬層的厚度大約介于10 30埃之間。高介電常數(shù)材料層234結(jié)合氮化 鈦層可改善元件效能，例如降低漏電流。之后，于半導(dǎo)體基板210上，形成多晶硅層238。在一實施例中，借由一化學(xué)氣相沉 積(CVD)或其他適當(dāng)技術(shù)形成多晶硅層238。在一實施例中，于化學(xué)氣相沉積(CVD)工藝 中，可使用硅烷(SiH4)作為一化學(xué)氣體，以形成多晶硅層238。請參閱圖1、圖3，本發(fā)明半導(dǎo)體元件的制造方法100進(jìn)行至步驟106，圖案化不同 材料層，以形成不同η型場效應(yīng)晶體管(nFET)偽柵極堆疊、ρ型場效應(yīng)晶體管(pFET)偽柵 極堆疊以及額外的電阻器堆疊。在一實施例中，步驟106于電阻器區(qū)域222中形成一電阻 器242，于η型場效應(yīng)晶體管(nFET)區(qū)域2M中形成一 η型場效應(yīng)晶體管(nFET)偽柵極堆 疊M4，以及于ρ型場效應(yīng)晶體管(pFET)區(qū)域2 中形成一 ρ型場效應(yīng)晶體管(pFET)偽柵 極堆疊M6。于步驟106中，借由包括微影圖案化及蝕刻工藝對不同材料層進(jìn)行圖案化，以 形成偽柵極堆疊及電阻器。在一實施例中，于柵極材料層上，形成一圖案化光致抗蝕劑層(定義一或多個光 致抗蝕劑層開口)。借由一光微影工藝形成圖案化光致抗蝕劑層。典型光微影工藝可包 括光致抗蝕劑涂布、軟烤、光掩模對準(zhǔn)、曝光、曝光后烘烤、光致抗蝕劑顯影及硬烤等工藝步 驟。光微影曝光工藝也可以其他適當(dāng)方法例如無光掩模光微影、電子束直寫、離子束直寫或 分子拓印取代之。在此實施例中，利用圖案化光致抗蝕劑層作為一蝕刻掩模，借由蝕刻柵極 層，以圖案化柵極材料層。之后，借由一蝕刻工藝，于圖案化光致抗蝕劑層的開口內(nèi)蝕刻移除不同柵極材料 層。在一實施例中，蝕刻工藝為一干蝕刻工藝。在一實施例中，干蝕刻工藝施予一含氟等離 子體，以移除多晶硅層238。在另一實施例中，干蝕刻工藝施予一含氟等離子體，以移除多晶 硅層238、金屬層236及高介電常數(shù)材料層234。在另一實施例中，蝕刻氣體包括四氟化碳 (CF4)。蝕刻工藝也可選擇性地包括多重蝕刻步驟，以蝕刻不同柵極材料層。在另一實施例中，于柵極層上，形成一硬掩模層。硬掩模層包括一或多層借由例如 化學(xué)氣相沉積(CVD)等適當(dāng)工藝形成的介電材料。在不同實施例中，硬掩模層包括氧化硅、 氮化硅、氮氧化硅或其組合的多層膜結(jié)構(gòu)。于硬掩模層上，形成一圖案化光致抗蝕劑層。之 后，于圖案化光致抗蝕劑層的開口內(nèi)，蝕刻移除硬掩模層，以獲得一圖案化硬掩模層。對硬 掩模層實施的蝕刻工藝可為一濕蝕刻工藝或一干蝕刻工藝，例如可使用一氟化氫(HF)溶 液蝕刻一氧化硅硬掩模層。此外，借由不同離子注入工藝，于η型場效應(yīng)晶體管(nFET)區(qū)域224與ρ型場效 應(yīng)晶體管(PFET)區(qū)域2 中形成輕摻雜漏極(LDD)結(jié)構(gòu)，并使輕摻雜漏極(LDD)區(qū)對準(zhǔn)偽 柵極堆疊。于沉積介電層與實施干蝕刻工藝后，形成柵極間隙壁對8。借由不同離子注入工 藝形成重?fù)诫s源極與漏極區(qū)域。之后，于半導(dǎo)體基板210上，可形成一蝕刻終止層(ESL)250。在一實施例中，借由 化學(xué)氣相沉積(CVD)或其他適當(dāng)方法形成作為蝕刻終止層(ESL) 250的氮化硅。借由一例 如化學(xué)氣相沉積(CVD)或旋涂式玻璃法(SOG)的適當(dāng)工藝，于半導(dǎo)體基板210與偽柵極堆 疊上，形成一層間介電(ILD)層252。層間介電(ILD)層252包括一例如氧化硅的介電材 料、低介電常數(shù)介電材料或其他適合的介電材料。舉例來說，借由一高密度等離子體化學(xué)氣 相沉積(CVD)形成層間介電(ILD)層252。層間介電(ILD)層252設(shè)置于半導(dǎo)體基板210上，并位于多重柵極堆疊與電阻器之間。之后，對半導(dǎo)體基板210實施一化學(xué)機(jī)械研磨(CMP)工藝，以平坦化半導(dǎo)體基板 210，露出多晶硅層238。在另一實施例中，若于多晶硅層238上形成一用于形成偽柵極堆疊 的硬掩模，則實施化學(xué)機(jī)械研磨(CMP)工藝，直至露出硬掩模為止。之后，實施一例如濕蝕 刻浸泡的蝕刻工藝，以移除硬掩模，露出多晶硅層238。請參閱圖1、圖4，本發(fā)明半導(dǎo)體元件的制造方法100進(jìn)行至步驟108，于ρ型場效 應(yīng)晶體管(PFET)區(qū)域226中，形成一 ρ型柵電極254。ρ型柵電極邪4包括一金屬層或具 有一多重金屬材料的多層結(jié)構(gòu)。首先，借由一包括微影圖案化與蝕刻的工藝移除P型場效 應(yīng)晶體管(PFET)偽柵極M6中的多晶硅層238，以形成柵極溝槽。在一實施例中，于半導(dǎo) 體基板210上，形成一圖案化光致抗蝕劑層覆蓋電阻器對2、11型場效應(yīng)晶體管(nFET)偽柵 極對4，但留有一開口露出ρ型場效應(yīng)晶體管(pFET)偽柵極M6。之后，借由一蝕刻工藝移 除P型場效應(yīng)晶體管(PFET)偽柵極M6中的多晶硅層238，例如可使用一氫氧化鉀(KOH) 溶液移除P型場效應(yīng)晶體管(PFET)偽柵極M6中的多晶硅層238。在另一實施例中，蝕刻 工藝包括多重蝕刻步驟，以移除多晶硅層238或其他欲移除的材料層，于ρ型場效應(yīng)晶體 管(ρ Τ)區(qū)域226中，形成一柵極溝槽，或稱為一 ρ柵極溝槽。于移除ρ型場效應(yīng)晶體管 (pFET)偽柵極M6中的多晶硅層238后，借由一濕化學(xué)物質(zhì)或氧氣等離子體的灰化移除圖 案化光致抗蝕劑層。借由一例如物理氣相沉積(PVD)、化學(xué)氣相沉積(CVD)和/或電鍍的適當(dāng)技術(shù)，于 P型場效應(yīng)晶體管(PFET)區(qū)域226的P柵極溝槽中，填入一或多種金屬材料。在一實施例 中，于P柵極溝槽中，沉積一金屬層，其中該金屬層對P型場效應(yīng)晶體管(PFET)具有一適當(dāng) 工作函數(shù)。金屬層也可稱為P型金屬或P型金屬。接著，于柵極溝槽中，填入例如鋁的額外 導(dǎo)電材料。之后，實施一化學(xué)機(jī)械研磨(CMP)工藝，以移除層間介電(ILD)層252上的金屬 材料及P型場效應(yīng)晶體管(PFET)區(qū)域226內(nèi)的多余金屬材料，并平坦化半導(dǎo)體基板210表 面，以利后續(xù)工藝步驟。在一實施例中，P型金屬具有一等于或大于5. 的工作函數(shù)。舉 例來說，P型金屬包括氮化鈦。在另一實施例中，填入P柵極溝槽中的導(dǎo)電材料可選擇性地 包括其他適合的金屬或合金。例如導(dǎo)電材料層可選擇性地包括鎢。仍請參閱圖1、圖4，本發(fā)明半導(dǎo)體元件的制造方法100進(jìn)行至步驟110，形成一圖 案化掩模256覆蓋ρ型場效應(yīng)晶體管(pFET)區(qū)域226中的ρ型柵電極254以及電阻器區(qū) 域222中的電阻器Μ2，但留有一開口露出η型場效應(yīng)晶體管(nFET)區(qū)域224中η型場效 應(yīng)晶體管(nFET)偽柵極M4的多晶硅層238。在一實施例中，掩模256包括借由一物理氣 相沉積(PVD)或其他適當(dāng)工藝形成的氮化鈦(TiN)。在另一實施例中，氮化鈦掩模的厚度大 約介于2 20納米之間，更特別來說，氮化鈦掩模的厚度大約介于2 10納米之間。掩模 256可選擇性地包括其他適合材料，例如碳化鉭(TaN)、氧化硅(Si02)、氮化硅(SiN)J^K 硅(SiC)、光致抗蝕劑或其組合。在一實施例中，借由一包括微影圖案化及蝕刻的工藝，圖案 化掩模256，以露出η型場效應(yīng)晶體管(nFET)偽柵極M4。在一實施例中，于掩模256上， 先形成一光致抗蝕劑層，之后，借由一微影工藝進(jìn)行圖案化步驟。接著，借由一例如干蝕刻、 濕蝕刻或其組合的蝕刻工藝，將定義于光致抗蝕劑層中的開口轉(zhuǎn)移至掩模256?；蛘?，掩模 256顯示桌面(2) Ink為一借由一包括涂布、烘烤、曝光、曝光后烘烤(PEB)與顯影的微影工 藝所形成的圖案化光致抗蝕劑層。
請參閱圖1、圖5，本發(fā)明半導(dǎo)體元件的制造方法100進(jìn)行至步驟112，實施一蝕刻 工藝，以移除η型場效應(yīng)晶體管(nFET)區(qū)域224中η型場效應(yīng)晶體管(nFET)偽柵極244 的多晶硅層238。蝕刻工藝可包括干蝕刻、濕蝕刻或其組合。例如可使用一氫氧化鉀(KOH) 溶液移除η型場效應(yīng)晶體管(nFET)偽柵極M4中的多晶硅層238。在另一實施例中，蝕刻 工藝包括多重蝕刻步驟，以移除多晶硅層238或其他欲移除的材料層，于η型場效應(yīng)晶體管 (nFET)區(qū)域224中，形成一柵極溝槽，也稱為一 η柵極溝槽。請參閱圖1、圖6，本發(fā)明半導(dǎo)體元件的制造方法100進(jìn)行至步驟114，于η型場效 應(yīng)晶體管(nFET)區(qū)域2M的η柵極溝槽中，形成一η型柵電極。η型柵電極包括一金屬層及 具有多重金屬材料的一多層結(jié)構(gòu)。借由一例如物理氣相沉積(PVD)、化學(xué)氣相沉積(CVD)、 電鍍或其組合的適當(dāng)技術(shù)，于η型場效應(yīng)晶體管(nFET)區(qū)域224的η柵極溝槽中，填入一 或多種金屬材料258，以形成η型柵電極。在一實施例中，沉積于η柵極溝槽中者為一對η 型場效應(yīng)晶體管(nFET)具有一適當(dāng)工作函數(shù)的金屬層，以改善元件效能。金屬層也可稱為 η金屬或η型金屬。之后，于柵極溝槽中，填入一例如鋁的額外導(dǎo)電材料。在一實施例中，η 金屬具有一大約等于或小于4. 的工作函數(shù)。例如η金屬包括鉭。在另一實施例中，填 入η柵極溝槽中的導(dǎo)電材料可選擇性地包括其他適合的金屬或合金。例如導(dǎo)電材料層可選 擇性地包括鎢。請參閱圖1、圖7，本發(fā)明半導(dǎo)體元件的制造方法100進(jìn)行至步驟116，實施一化學(xué) 機(jī)械研磨(CMP)工藝，以移除多余金屬材料，并平坦化半導(dǎo)體基板210表面，以利后續(xù)工藝 步驟?？赏瑫r于化學(xué)機(jī)械研磨(CMP)工藝中移除掩模256，或為分開進(jìn)行，例如選擇性地借 由另一蝕刻工藝移除掩模256。在另一實施例中，使用圖案化光致抗蝕劑層作為掩模256覆蓋電阻器242與ρ柵 電極254，于移除η型場效應(yīng)晶體管(nFET)偽柵極M4中的多晶硅層238后與填入金屬于 η柵極溝槽前，可借由一濕化學(xué)物質(zhì)或氧氣等離子體的灰化移除圖案化光致抗蝕劑層。根據(jù)本發(fā)明半導(dǎo)體元件制造方法100的不同實施例，本發(fā)明工藝優(yōu)點描述如下。 本發(fā)明于不同實施例中提供不同優(yōu)點，而無特定優(yōu)點為所有實施例所必要。在一實施例中， 于形成一掩模覆蓋P型場效應(yīng)晶體管(PFET)區(qū)域226中的P型金屬柵電極后，自η型場效 應(yīng)晶體管(nFET)區(qū)域224中的η型場效應(yīng)晶體管(nFET)偽柵極244移除多晶硅層238， 并于η型場效應(yīng)晶體管(nFET)區(qū)域224的柵極溝槽中形成一 η金屬層與一導(dǎo)電層(例如 鋁)。P型金屬柵電極并未受到損傷、蝕刻及造成凹陷。且可避免η金屬填入ρ型場效應(yīng)晶 體管(pFET)區(qū)域226，使ρ型金屬柵電極得以維持其完整性與期望的工作函數(shù)。在另一實 施例中，P型場效應(yīng)晶體管(PFET)金屬柵電極的電阻無消極性增加，可降低RC延遲，改善 電路效能。在另一實施例中，P型金屬柵電極的空隙填入已獲得改善。在其他實施例中，可 改善P型金屬柵電極的電阻一致性，并同時降低P型場效應(yīng)晶體管(PFET)的失配。在另一 實施例中，由于未使用額外光掩模，致所揭示的工藝具有成本優(yōu)勢。關(guān)于其他實施例，電阻 器242形成于相同形成η型場效應(yīng)晶體管(nFET)與ρ型場效應(yīng)晶體管(pFET)的工藝流程 中，圖案化掩模以同時覆蓋電阻器M2，確保電阻器242完整性。于電阻器242中，由于未形 成η金屬或ρ型金屬層，因此，電阻器Μ2的電阻可維持不變。舉例來說，電阻器Μ2的電 阻大體由多晶硅層238所決定。在另一實施例中，電阻器Μ2的電阻可由多晶硅層238與 其下層的氮化鈦層共同決定。
在另一實施例中，ρ型金屬柵電極與η金屬柵電極形成的順序不同。此例中，借由 移除多晶硅層238、沉積η金屬層、填入鋁、實施一化學(xué)機(jī)械研磨(CMP)工藝以平坦化半導(dǎo)體 基板210以及移除于η金屬柵電極上的η金屬與鋁，以首先形成η金屬柵電極。之后，圖案 化一掩模(一硬掩?；蚬庵驴刮g劑層)覆蓋η金屬柵電極(若存在電阻器對2，可額外覆蓋 電阻器Μ2)，露出ρ型場效應(yīng)晶體管(pFET)區(qū)域226中的ρ型場效應(yīng)晶體管(pFET)偽柵 極對6。接著，自ρ型場效應(yīng)晶體管(pFET)區(qū)域226中的ρ型場效應(yīng)晶體管(pFET)偽柵 極246移除多晶硅層238。之后，借由一包括沉積ρ型金屬層、填入鋁、實施一化學(xué)機(jī)械研 磨(CMP)工藝以平坦化半導(dǎo)體基板210以及移除于ρ型金屬柵電極上的ρ型金屬與鋁的工 藝，以形成P型金屬柵電極。根據(jù)本發(fā)明不同實施例中揭示的半導(dǎo)體元件制造方法及半導(dǎo)體結(jié)構(gòu)，可形成不同 組成與結(jié)構(gòu)的金屬柵極堆疊作為η型場效應(yīng)晶體管(nFET)與ρ型場效應(yīng)晶體管(pFET)。η 型場效應(yīng)晶體管(nFET)區(qū)域2M與ρ型場效應(yīng)晶體管(pFET)區(qū)域226的工作函數(shù)各自獨 立。此外，多晶硅的電阻器242可維持其電阻及元件完整性。在不同實施例中，η型場效應(yīng) 晶體管(nFET)、ρ型場效應(yīng)晶體管(pFET)與電阻器242的效能已予最適化及改善。而前述 有關(guān)金屬柵極形成的缺點也已消除或減少。本發(fā)明揭示的方法及半導(dǎo)體結(jié)構(gòu)包括不同選擇。舉例來說，可借由一例如原子層 沉積(ALD)的適當(dāng)工藝形成高介電常數(shù)材料層234。其他形成高介電常數(shù)材料層234的方 法包括金屬有機(jī)化學(xué)氣相沉積(MOCVD)、物理氣相沉積(PVD)及分子束外延(MBE)。在一實 施例中，高介電常數(shù)材料包括氧化鉿(Hf(^)。在另一實施例中，高介電常數(shù)材料包括氧化 鋁。高介電常數(shù)材料層234也可選擇性地包括氮化金屬、金屬硅化物或其他金屬氧化物。插 入于半導(dǎo)體基板210與高介電常數(shù)材料層234之間的界面層(interfacial layer)可為氧 化硅，借由例如熱氧化、原子層沉積(ALD)或紫外光臭氧氧化等不同的適當(dāng)方法而形成。界 面氧化硅層的厚度可低于10埃。在另一實施例中，氧化硅層的厚度大約為5埃。可借由物理氣相沉積(PVD)或其他適當(dāng)工藝形成不同的金屬柵極層。本發(fā)明半導(dǎo) 體結(jié)構(gòu)可包括一額外的覆蓋層，插入于高介電常數(shù)材料層234與金屬柵極層之間。在一實 施例中，覆蓋層包括氧化鑭(LaO)。覆蓋層可選擇性地包括其他適合材料。于設(shè)置多晶硅層 238前，可于高介電常數(shù)材料層234上形成覆蓋層。不同圖案化工藝可包括借由一光微影工藝形成一圖案化光致抗蝕劑層。典型光微 影工藝可包括光致抗蝕劑涂布、軟烤、光掩模對準(zhǔn)、曝光、曝光后烘烤、光致抗蝕劑顯影及硬 烤等工藝步驟。光微影曝光工藝也可以其他適當(dāng)方法例如無光掩模光微影、電子束直寫、離 子束直寫或分子拓印取代之。在另一實施例中，不同圖案化工藝可包括形成一額外或選擇性的圖案化硬掩模 層。在一實施例中，圖案化硬掩模層包括氮化硅。如形成圖案化氮化硅硬掩模的一實施例 中，借由一低壓化學(xué)氣相沉積(LPCVD)工藝，于多晶硅層238上，沉積一氮化硅層。于化學(xué) 氣相沉積(CVD)工藝中，使用包括二氯硅烷(DCS或SiH2CU)、二(叔丁基氨)硅烷(BTBAS 或C8H22N2Si)及二硅烷(DS或Si2H6)的前驅(qū)物，以形成氮化硅層。利用一光微影工藝進(jìn) 一步圖案化氮化硅層，以形成一圖案化光致抗蝕劑層，并進(jìn)行一蝕刻工藝，以蝕刻圖案化光 致抗蝕劑層開口內(nèi)的氮化硅。也可使用其他介電材料作為圖案化硬掩模。舉例來說，可使 用氮氧化硅作為一硬掩模。
本發(fā)明也可實施其他工藝步驟以形成不同摻雜區(qū)，例如源極區(qū)與漏極區(qū)。在一實 施例中，于形成偽柵極堆疊后，形成輕摻雜漏極(LDD)區(qū)。于金屬柵極堆疊側(cè)壁上，可形成 柵極間隙壁。之后，大體對準(zhǔn)間隙壁外邊緣，形成源極區(qū)與漏極區(qū)。柵極間隙壁可具有一多 層結(jié)構(gòu)，其材質(zhì)可包括氧化硅、氮化硅、氮氧化硅或其他介電材料。借由一例如離子注入的 傳統(tǒng)摻雜工藝可形成一 η型雜質(zhì)或一 ρ型雜質(zhì)其中任一種的摻雜源極區(qū)、摻雜漏極區(qū)及摻 雜輕摻雜漏極(LDD)區(qū)。用來形成相關(guān)摻雜區(qū)的η型雜質(zhì)可包括磷、砷和/或其他材料。ρ 型雜質(zhì)可包括硼、銦和/或其他材料?？山栌蓪﹄娮杵鳓?中的多晶硅層238進(jìn)行分離摻 雜或原位摻雜以調(diào)整電阻。本發(fā)明也可進(jìn)一步形成例如多層內(nèi)連線(MLI)的其他結(jié)構(gòu)。多層內(nèi)連線(MLI)包 括例如傳統(tǒng)介層窗或接觸窗的垂直內(nèi)連線以及例如金屬導(dǎo)線的水平內(nèi)連線。不同內(nèi)連線結(jié) 構(gòu)可使用不同導(dǎo)電材料，包括銅、鎢與硅化物。在一實施例中，利用一鑲嵌工藝，以形成銅相 關(guān)的多層內(nèi)連線(MLI)結(jié)構(gòu)。在另一實施例中，于接觸孔中，使用鎢以形成鎢插栓。隔離結(jié)構(gòu)可包括利用不同工藝技術(shù)形成的不同結(jié)構(gòu)，例如一隔離結(jié)構(gòu)可包括淺溝 槽隔離(STI)結(jié)構(gòu)。淺溝槽隔離(STI)的形成可包括于一基底中蝕刻一溝槽以及于溝槽中 填入例如氧化硅、氮化硅或氮氧化硅的絕緣材料。填滿的溝槽可具有一多層結(jié)構(gòu)，例如一熱 氧化焊盤層與填入溝槽的氮化硅。在一實施例中，可借由一工藝順序形成淺溝槽隔離(STI) 結(jié)構(gòu)，例如成長一焊盤氧化層、形成一低壓化學(xué)氣相沉積(LPCVD)氮化層、借由光致抗蝕劑 與掩模圖案化一淺溝槽隔離(STI)開口、于基底中蝕刻一溝槽、選擇性地成長一熱氧化溝 槽焊盤層以改善溝槽界面、于溝槽中填入化學(xué)氣相沉積(CVD)氧化物、利用化學(xué)機(jī)械研磨 (CMP)進(jìn)行回蝕刻以及剝除氮化物留下淺溝槽隔離(STI)結(jié)構(gòu)。不同實施例的半導(dǎo)體結(jié)構(gòu)及其制造方法可應(yīng)用于具有一高介電常數(shù)材料與金屬 柵極結(jié)構(gòu)的其他半導(dǎo)體元件，例如應(yīng)變半導(dǎo)體基板或一異質(zhì)半導(dǎo)體元件，舉例來說，一應(yīng)變 半導(dǎo)體基板可包括P型場效應(yīng)晶體管(PFET)區(qū)域2 中的鍺化硅(SiGe)，以增進(jìn)ρ型場效 應(yīng)晶體管(PFET)通道中的載流子遷移率。在另一實施例中，應(yīng)變半導(dǎo)體基板可包括η型場 效應(yīng)晶體管(nFET)區(qū)域2M中的碳化硅(SiC)，以增進(jìn)η型場效應(yīng)晶體管(nFET)通道中的 載流子遷移率。本發(fā)明不限定于包括一金屬氧化物半導(dǎo)體(MOS)晶體管半導(dǎo)體結(jié)構(gòu)的應(yīng)用，可延 伸至其他具有一金屬柵極堆疊的集成電路，例如半導(dǎo)體結(jié)構(gòu)可包括一動態(tài)隨機(jī)存取存儲器 (DRAM)單元、一單電子晶體管(SET)和/或其他微電子元件。在另一實施例中，半導(dǎo)體結(jié)構(gòu) 包括鰭式場效應(yīng)晶體管(FinFET)。當(dāng)然，本發(fā)明揭示的觀點也可適用于其他類型的晶體管， 包括單柵極晶體管、雙柵極晶體管與其他多柵極晶體管，以及可應(yīng)用于不同元件，包括感測 單元、存儲單元、邏輯單元與其他單元。在另一實施例中，半導(dǎo)體結(jié)構(gòu)可包括一外延層，例如基板可具有一覆蓋于一主體 半導(dǎo)體上的外延層。再者，基板可產(chǎn)生應(yīng)變以改善元件效能。例如外延層可包括一不同于 主體半導(dǎo)體材料的半導(dǎo)體材料，例如一覆蓋于一主體硅上的鍺化硅層或一覆蓋于一主體鍺 化硅上的硅層，其中主體鍺化硅可借由一包含選擇性外延成長(SEG)的工藝所形成。此外， 基板可包括一絕緣層上覆半導(dǎo)體(SOI)結(jié)構(gòu)，例如一埋入介電層。基板可選擇性地包括一 埋入介電層，例如一埋入氧化(buried oxide,BOX)層，其借由氧注入分離(SIMOX)技術(shù)、芯 片接合、選擇性外延成長(SEG)或其他適當(dāng)方法所形成。
因此，本發(fā)明提供一種半導(dǎo)體元件金屬柵極堆疊的制造方法。該制造方法包括形 成一高介電常數(shù)材料層于一半導(dǎo)體基板上；形成一多晶硅層于該高介電常數(shù)材料層上；圖 案化該高介電常數(shù)材料層與該多晶硅層，以形成一第一偽柵極(dummy gate)于一第一場效 應(yīng)晶體管(FET)區(qū)域中與一第二偽柵極于一第二場效應(yīng)晶體管(FET)區(qū)域中；形成一層間 介電(ILD)材料于該半導(dǎo)體基板上；對該半導(dǎo)體基板實施一第一化學(xué)機(jī)械研磨(CMP)工藝， 以露出該第一偽柵極與該第二偽柵極；自該第一偽柵極移除該多晶硅層，以獲得一第一柵 極溝槽；形成一第一金屬柵電極于該第一柵極溝槽中；對該半導(dǎo)體基板實施一第二化學(xué)機(jī) 械研磨(CMP)工藝；形成一掩模覆蓋該第一場效應(yīng)晶體管(FET)區(qū)域，露出該第二偽柵極； 自該第二偽柵極移除該多晶硅層，以獲得一第二柵極溝槽；形成一第二金屬柵電極于該第 二柵極溝槽中；以及對該半導(dǎo)體基板實施一第三化學(xué)機(jī)械研磨(CMP)工藝。本發(fā)明也提供另一實施例，一種半導(dǎo)體元件金屬柵極堆疊的制造方法。該制造方 法包括形成一高介電常數(shù)材料層于一半導(dǎo)體基板上；形成一多晶硅層于該高介電常數(shù)材 料層上；圖案化該高介電常數(shù)材料層與該多晶硅層，以形成一第一偽柵極(dummy gate)于 一 P型場效應(yīng)晶體管(PFET)區(qū)域中、一第二偽柵極于一 η型場效應(yīng)晶體管(nFET)區(qū)域中 與一多晶硅電阻器于一電阻器區(qū)域中；形成一層間介電(ILD)材料于該半導(dǎo)體基板上；自 該第一偽柵極移除該多晶硅層，以獲得一第一柵極溝槽；形成一 P型金屬層于該第一柵極 溝槽中；形成一掩模覆蓋該P型場效應(yīng)晶體管(PFET)區(qū)域與該電阻器區(qū)域；自該第二偽柵 極移除該多晶硅層，以獲得一第二柵極溝槽；以及形成一 η型金屬層于該第二柵極溝槽中。本發(fā)明也提供另一實施例，一種半導(dǎo)體元件金屬柵極堆疊的制造方法。該制造方 法包括形成一第一偽柵極于一第一型場效應(yīng)晶體管(FET)區(qū)域中、一第二偽柵極于一第 二型場效應(yīng)晶體管(FET)區(qū)域中與一電阻器于一電阻器區(qū)域中；以一第一金屬柵極取代該 第一偽柵極，該第一金屬柵極具有一第一工作函數(shù)(work function)；形成一圖案化材料層 覆蓋該第一金屬柵極與該電阻器，露出該第二偽柵極；以及以一第二金屬柵極取代該第二 偽柵極，該第二金屬柵極具有一第二工作函數(shù)，該第二工作函數(shù)不同于該第一工作函數(shù)。雖然本發(fā)明已以優(yōu)選實施例揭示如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域 普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作更動與潤飾，因此本發(fā)明的保護(hù)范 圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體元件金屬柵極堆疊的制造方法，包括 形成一高介電常數(shù)材料層于一半導(dǎo)體基板上； 形成一多晶硅層于該高介電常數(shù)材料層上；圖案化該高介電常數(shù)材料層與該多晶硅層，以形成一第一偽柵極于一第一場效應(yīng)晶體 管區(qū)域中與一第二偽柵極于一第二場效應(yīng)晶體管區(qū)域中； 形成一層間介電材料于該半導(dǎo)體基板上；對該半導(dǎo)體基板實施一第一化學(xué)機(jī)械研磨工藝，以露出該第一偽柵極與該第二偽柵極；自該第一偽柵極移除該多晶硅層，以獲得一第一柵極溝槽； 形成一第一金屬柵電極于該第一柵極溝槽中； 對該半導(dǎo)體基板實施一第二化學(xué)機(jī)械研磨工藝； 形成一掩模覆蓋該第一場效應(yīng)晶體管區(qū)域，露出該第二偽柵極； 自該第二偽柵極移除該多晶硅層，以獲得一第二柵極溝槽； 形成一第二金屬柵電極于該第二柵極溝槽中；以及 對該半導(dǎo)體基板實施一第三化學(xué)機(jī)械研磨工藝。
2.如權(quán)利要求1所述的半導(dǎo)體元件金屬柵極堆疊的制造方法，其中形成該掩模的步驟 包括形成一氮化鈦層。
3.如權(quán)利要求1所述的半導(dǎo)體元件金屬柵極堆疊的制造方法，其中該第一金屬柵電極 包括一第一金屬層，具有一第一工作函數(shù)，該第二金屬柵電極包括一第二金屬層，具有一第 二工作函數(shù)，該第二工作函數(shù)不同于該第一工作函數(shù)。
4.如權(quán)利要求1所述的半導(dǎo)體元件金屬柵極堆疊的制造方法，其中圖案化該高介電常 數(shù)材料層與該多晶硅層的步驟包括圖案化該高介電常數(shù)材料層與該多晶硅層，以額外形成 一多晶硅電阻器于一電阻器區(qū)域中。
5.如權(quán)利要求1所述的半導(dǎo)體元件金屬柵極堆疊的制造方法，其中形成該掩模的步驟 包括形成厚度大約介于2 20納米的該掩模。
6.一種半導(dǎo)體元件金屬柵極堆疊的制造方法，包括 形成一高介電常數(shù)材料層于一半導(dǎo)體基板上； 形成一多晶硅層于該高介電常數(shù)材料層上；圖案化該高介電常數(shù)材料層與該多晶硅層，以形成一第一偽柵極于一 P型場效應(yīng)晶體 管區(qū)域中、一第二偽柵極于一η型場效應(yīng)晶體管區(qū)域中與一多晶硅電阻器于一電阻器區(qū)域 中；形成一層間介電材料于該半導(dǎo)體基板上；自該第一偽柵極移除該多晶硅層，以獲得一第一柵極溝槽；形成一 P型金屬層于該第一柵極溝槽中；形成一掩模覆蓋該P型場效應(yīng)晶體管區(qū)域與該電阻器區(qū)域；自該第二偽柵極移除該多晶硅層，以獲得一第二柵極溝槽；以及形成一 n型金屬層于該第二柵極溝槽中。
7.如權(quán)利要求6所述的半導(dǎo)體元件金屬柵極堆疊的制造方法，其中形成該掩模的步驟 包括借由一物理氣相沉積形成一氮化鈦層。
8.如權(quán)利要求7所述的半導(dǎo)體元件金屬柵極堆疊的制造方法，其中形成該氮化鈦層的 步驟包括形成厚度大約介于2 10納米的該氮化鈦層。
9.如權(quán)利要求6所述的半導(dǎo)體元件金屬柵極堆疊的制造方法，其中形成該掩模的步驟 包括形成一材料層，該材料層選自由氮化鈦、氮化鉭、氧化硅、氮化硅、碳化硅、光致抗蝕劑 及其組合所組成的族群。
10.一種半導(dǎo)體元件金屬柵極堆疊的制造方法，包括形成一第一偽柵極于一第一型場效應(yīng)晶體管區(qū)域中、一第二偽柵極于一第二型場效應(yīng) 晶體管區(qū)域中與一電阻器于一電阻器區(qū)域中；以一第一金屬柵極取代該第一偽柵極，該第一金屬柵極具有一第一工作函數(shù)； 形成一圖案化材料層覆蓋該第一金屬柵極與該電阻器，露出該第二偽柵極；以及 以一第二金屬柵極取代該第二偽柵極，該第二金屬柵極具有一第二工作函數(shù)，該第二 工作函數(shù)不同于該第一工作函數(shù)。
全文摘要
本發(fā)明提供一種半導(dǎo)體元件金屬柵極堆疊的制造方法。該方法包括形成高介電常數(shù)材料層；形成多晶硅層；圖案化高介電常數(shù)材料層與多晶硅層，分別形成第一偽柵極與第二偽柵極；形成層間介電材料；對半導(dǎo)體基板實施第一化學(xué)機(jī)械研磨工藝，以露出第一與第二偽柵極；自第一偽柵極移除多晶硅層，以獲得第一柵極溝槽；形成第一金屬電極于第一柵極溝槽中；實施第二化學(xué)機(jī)械研磨工藝；形成掩模覆蓋第一場效應(yīng)晶體管區(qū)域，露出第二偽柵極；自第二偽柵極移除多晶硅層，以獲得第二柵極溝槽；形成第二金屬電極于第二柵極溝槽中；以及實施第三化學(xué)機(jī)械研磨工藝。本發(fā)明可以使金屬柵電極得以維持其完整性與期望的工作函數(shù)并改善電路效能。
文檔編號H01L21/822GK102148147SQ201010194869
公開日2011年8月10日 申請日期2010年5月31日 優(yōu)先權(quán)日2010年2月8日
發(fā)明者莊學(xué)理, 張立偉 申請人:臺灣積體電路制造股份有限公司