專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，尤其涉及具有柱狀半導(dǎo)體層，且以該 柱狀半導(dǎo)體層側(cè)壁作為溝道區(qū)域，形成為柵極電極包圍溝道區(qū)域的縱型MOS (Metal Oxide Semiconductor，金屬氧化物半導(dǎo)體)晶體管的SGT (Surrounding Gate Transistor，環(huán)繞式 柵極晶體管)的構(gòu)造及其制造方法。
背景技術(shù)：
為了實現(xiàn)半導(dǎo)體器件的高集成化及高性能化，提出一種在半導(dǎo)體襯底表面形成柱 狀半導(dǎo)體層，且于該柱狀半導(dǎo)體層側(cè)壁具有形成為包圍柱狀半導(dǎo)體層的柵極的縱型柵極晶 體管的SGT(參照例如專利文獻1 :日本特開平2-188966)。在SGT中，由于漏極、柵極、源極 呈垂直方向配置，因此相較于公知的平面型晶體管(Planar Transistor)，可將占有面積大 幅縮小。圖46為顯示專利文獻1的SGT的(a)鳥瞰圖及(b)剖面構(gòu)造。參照二圖簡單說明 SGT0在硅襯底上形成有柱狀硅層1601，且形成有柵極絕緣膜1602以包圍柱狀硅層1601， 及形成有柵極電極1603以包圍柵極絕緣膜1602。在柱狀硅層1601的上下，形成有下部擴 散層1604與上部擴散層1605。上部擴散層1605經(jīng)由接觸窗(contact)與配線層1606連接。接著，圖47 (a)為顯示使用SGT的CMOS反向器(inverter)的等效電路，圖47 (b) 為顯示CMOS反向器的平面圖，圖47 (c)為顯示A-A’、B-B’的剖面圖。參照圖47(b)及(c), 在Si襯底1701上形成有N井(well) 1702及P井1703，在Si襯底表面形成有在N井區(qū)域 形成PMOS的柱狀硅層1705、及在P井區(qū)域形成NMOS的柱狀硅層1706，且以包圍各個柱狀硅 層的方式形成柵極1708。在形成PMOS的柱狀半導(dǎo)體的底部所形成的P+漏極擴散層1710 及在形成NMOS的柱狀半導(dǎo)體的底部所形成的N+漏極擴散層1712連接于輸出端子Voutl7， 而在形成PMOS的柱狀硅層上部所形成的源極擴散層1709連接于電源電位Vccl7，而在形成 NMOS的柱狀硅層上部所形成的源極擴散層1711連接于接地電位GND17，而PMOS與NMOS的 共通的柵極1708連接于輸入端子Vinl7，借此而形成CMOS反向器。若欲提升在SGT中柵極對于溝道的控制性，而充分抑制短溝道效應(yīng)(Short Channel Effect)，需將柱狀硅層的尺寸形成為遠(yuǎn)小于柵極長度。若欲將柱狀硅層的尺寸形 成為較小，通過在柱狀硅層的干蝕刻時將尺寸壓縮(shrink)的方法、或在柱狀硅層形成后 進行犧牲氧化的方法等，可相對較容易地縮小尺寸。因此，在SGT中為了充分抑制短溝道效 應(yīng)，硅柱的尺寸大多具有較最小加工尺寸F小的尺寸。圖48為顯示柱狀硅層1611的尺寸小 于最小加工尺寸F時的SGT的構(gòu)造。在此SGT的構(gòu)造中，由于柵極長度遠(yuǎn)較柱狀硅層1611 的尺寸為長，因此可抑制短溝道效應(yīng)。此外，由于形成于柱狀硅層上部的接觸窗1616以最 小加工尺寸F左右大小形成，因此成為較柱狀硅層1611大的構(gòu)造。專利文獻專利文獻1 日本特開平2-188966號公報

發(fā)明內(nèi)容
(發(fā)明所欲解決的問題)然而，在具有圖48的構(gòu)造的SGT中，有如下的問題。第一，為了降低SGT的寄生電 阻，需于柱(pillar)上部及下部形成硅化物(silicide)層，若柱狀半導(dǎo)體層的尺寸變小， 則會由于硅化物的細(xì)線效應(yīng)，而難以在柱上部形成硅化物。此外，即使在柱上部可形成硅化 物，也由于柱徑較小，因此硅化物與上部擴散層的界面面積變小，而使硅化物與上部擴散層 的界面電阻變大，且使晶體管特性降低。第二，在SGT中為了削減制造步驟，以在柱狀硅層的上部擴散層1415與下部擴散 層1614上同時形成接觸窗為較佳。對于形成于柱狀硅層上部的接觸窗1616，相較于形成于 下部擴散層1614的接觸窗，需要柱狀硅層的高度以上的過蝕刻(over etch)。在圖48的 SGT的構(gòu)造中，于形成于柱狀硅層上部的接觸窗中，由于在接觸窗蝕刻時過度進行過蝕刻， 而易于產(chǎn)生柵極與接觸窗間的短路(short)。本發(fā)明有鑒于所述情形而開發(fā)，其目的為在縱型晶體管中，降低柱狀硅層上部的 硅化物的細(xì)線效應(yīng)，此外，降低硅化物與上部擴散層間的界面電阻，借此以改善晶體管特 性。此外其目的在實現(xiàn)不會產(chǎn)生接觸窗與柵極間的短路的構(gòu)造。(用于解決問題的手段)本發(fā)明的第一實施方式提供一種M0S晶體管，其中，具備柱狀半導(dǎo)體層；第一漏 極或源極區(qū)域，形成于所述柱狀半導(dǎo)體層的底部；柵極電極，隔著第一絕緣膜形成以包圍該 柱狀半導(dǎo)體層的側(cè)壁；以及外延(印itaxial)半導(dǎo)體層，形成于所述柱狀半導(dǎo)體層上面上 部；所述第二源極或漏極區(qū)域至少形成于所述外延半導(dǎo)體層；所述第二源極或漏極區(qū)域的 上面的面積，較所述柱狀半導(dǎo)體層的上面的面積為大。優(yōu)選為，在所述第二漏極或源極區(qū)域的上面形成有硅化物層。優(yōu)選為，所述硅化物層、與所述第二漏極或源極區(qū)域的接觸面積較所述柱狀半導(dǎo) 體層的上面的面積為大。優(yōu)選為，所述外延半導(dǎo)體層為在n型時通過外延成長而成膜的硅(Si)層、或碳化 硅(Silicon Carbide) (SiC)層，且為在p型時通過外延成長而成膜的硅(Si)層、或硅化鍺 (Silicon Germanium) (SiGe)層。優(yōu)選為，由至少兩個柱狀半導(dǎo)體層所構(gòu)成，而在該至少兩個柱狀半導(dǎo)體層上部所 形成的所述外延半導(dǎo)體層彼此相互連接，而成為共通的源極或漏極區(qū)域。優(yōu)選為，所述外延半導(dǎo)體層隔著第二絕緣膜而形成于柵極電極的上部。優(yōu)選為，形成于所述硅化物層上的接觸窗的面積較所述硅化物層的上面的面積為 小。優(yōu)選為，在形成于所述至少兩個柱狀半導(dǎo)體層上部的所述外延半導(dǎo)體層上所形成 的接觸窗的數(shù)量，較所述柱狀半導(dǎo)體層的數(shù)量為少。優(yōu)選為，包含至少一個接觸窗形成于彼此連接的所述外延半導(dǎo)體層上，而該至少 一個接觸窗配置在彼此連接的所述外延半導(dǎo)體層上的對應(yīng)所述至少兩個柱狀半導(dǎo)體層之 中的一個柱狀半導(dǎo)體層及與其鄰接的柱狀半導(dǎo)體層之間的位置的接觸窗。優(yōu)選為，在彼此連接的所述外延半導(dǎo)體層上所形成的接觸窗之中的至少一個接觸窗的與所述襯底的主面平行的剖面面積大小，較其他接觸窗為大。本發(fā)明的第二實施方式提供一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件具備M0S 晶體管，該制造方法的特征在于，具備準(zhǔn)備在上方形成有多個柱狀半導(dǎo)體層的襯底的步 驟；在所述柱狀半導(dǎo)體層的底部形成第一漏極或源極區(qū)域的步驟；之后在表面形成第一絕 緣膜的步驟；在所述第一絕緣膜上形成導(dǎo)電膜的步驟；將所述第一絕緣膜及所述導(dǎo)電膜進 行回蝕(etch back)，而將所述柱狀半導(dǎo)體層側(cè)面的所述第一絕緣膜及所述導(dǎo)電膜形成為 柵極長度的高度的步驟；通過蝕刻將所述導(dǎo)電膜及所述第一絕緣膜選擇性地去除，而形成 在所述柱狀半導(dǎo)體層周圍所形成的柵極電極及從該柵極電極所延伸的柵極配線的步驟；在 多個所述柱狀半導(dǎo)體層的至少一個上面上部，形成該上面面積較所述柱狀半導(dǎo)體層的上面 的面積為大的外延層的步驟；及在所述外延層與所述柱狀半導(dǎo)體層，形成與形成于所述襯 底上的第一漏極或源極區(qū)域相同導(dǎo)電型的第二源極或漏極區(qū)域的步驟。優(yōu)選為，還包含在所述外延層表面形成硅化物層的步驟。優(yōu)選為，所述外延半導(dǎo)體層為在n型時通過外延成長而成膜的硅(Si)層、或碳化 硅(Sic)層，且為在p型時通過外延成長而成膜的硅(Si)層、或硅化鍺(SiGe)層。優(yōu)選為，通過調(diào)整外延成長的成膜條件，僅對于以既定間隔以下鄰接的構(gòu)成M0S 晶體管的多個所述柱狀半導(dǎo)體層，在構(gòu)成M0S晶體管的多個所述柱狀半導(dǎo)體層的上面上部 所形成的所述外延層的至少兩個，自行對準(zhǔn)地彼此連接，而形成為共通的源極或漏極區(qū)域。優(yōu)選為，還包含形成用以將所述柵極電極、與所述外延半導(dǎo)體層分離的第二絕緣 膜的步驟，以作為形成所述外延層的步驟的前處理。優(yōu)選為，形成所述第二絕緣膜的步驟還包含在表面形成硅氮化膜或硅氮化膜與 硅氧化膜的疊層膜的步驟；及將所述硅氮化膜或硅氮化膜與硅氧化膜的疊層膜進行回蝕以 使所述柵極電極上部的硅氮化膜或硅氮化膜與硅氧化膜的疊層膜存在，而且使所述第一漏 極或源極區(qū)域及所述柱狀半導(dǎo)體層的上面露出，并將所述柱狀半導(dǎo)體層的側(cè)壁及所述柵極 電極壁面及所述柵極配線壁面以所述硅氮化膜或硅氮化膜與硅氧化膜的疊層膜予以覆蓋 的步驟。優(yōu)選為，準(zhǔn)備在所述上方形成有多個柱狀半導(dǎo)體層的襯底的步驟及在所述柱狀半 導(dǎo)體層的下部形成第一漏極或源極區(qū)域的步驟由以下步驟構(gòu)成在襯底上形成多個柱狀半 導(dǎo)體層的步驟；在所述襯底上形成元件分離的步驟；及在所述襯底上形成第一漏極或源極 區(qū)域的步驟。優(yōu)選為，準(zhǔn)備在所述上方形成有多個柱狀半導(dǎo)體層的襯底的步驟及在所述柱狀半 導(dǎo)體層的下部形成第一漏極或源極區(qū)域的步驟由以下步驟構(gòu)成在襯底上的絶縁膜上形成 平面狀半導(dǎo)體層及該平面狀半導(dǎo)體層上的多個柱狀半導(dǎo)體層的步驟；將所述平面狀半導(dǎo)體 層分離為元件的步驟；及在所述平面狀半導(dǎo)體層形成第一漏極或源極區(qū)域的步驟。在此，所謂襯底的“上方”指襯底上或隔著形成于襯底上的某層的襯底的上方。(發(fā)明效果)依據(jù)本發(fā)明，在縱型晶體管中，可降低柱狀硅層上部的硅化物的細(xì)線效應(yīng)。此外， 通過降低硅化物與上部擴散層間的界面電阻，可改善晶體管特性。此外，可實現(xiàn)不會產(chǎn)生接 觸窗與柵極間的短路的構(gòu)造。


圖1(a)及(b)為本發(fā)明的晶體管的平面圖及剖面圖。圖2(a)及(b)為本發(fā)明的晶體管的平面圖及剖面圖。圖3(a)及(b)為本發(fā)明的晶體管的平面圖及剖面圖。圖4(a)及(b)為為本發(fā)明的晶體管的平面圖及剖面圖。 圖5(a)及(b)為本發(fā)明的晶體管的平面圖及剖面圖。圖6(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖7(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖8(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖9(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖10(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖11 (a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖12(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖13(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖14(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖15(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖16(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖17(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖18(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖19(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖20(a)及(b)為依步驟順序顯示本發(fā)明的制造方法的步驟圖。圖21(a)及(b)為本發(fā)明的晶體管的平面圖及剖面圖。圖22(a)及(b)為本發(fā)明的晶體管的平面圖及剖面圖。圖23(a)及(b)為本發(fā)明的CMOS反向器的平面圖及剖面圖。圖24(a)及(b)為本發(fā)明的CMOS反向器的平面圖及剖面圖。圖25(a)及(b)為形成于SOI襯底上的本發(fā)明的晶體管的平面圖及剖面圖。圖26(a)及(b)為形成于SOI襯底上的本發(fā)明的晶體管的平面圖及剖面圖。圖27(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖28(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖29(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖30(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖31(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖32(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖33(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖34(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖35(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖36(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖37(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖38(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。
圖39(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖40(a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖41 (a)及(b)為依步驟順序顯示形成于SOI襯底上的本發(fā)明的制造方法的步驟圖。圖42(a)及(b)為形成于S0I襯底上的本發(fā)明的晶體管的平面圖及剖面圖。圖43(a)及(b)為形成于SOI襯底上的本發(fā)明的CMOS反向器的平面圖及剖面圖。圖44(a)及(b)為本發(fā)明的晶體管的平面圖及剖面圖。圖45(a)及(b)為本發(fā)明的晶體管的平面圖及剖面圖。圖46為公知的SGT的鳥瞰圖及剖面圖。圖47(a)至(c)為使用公知的SGT的反向器的等效電路、平面圖及剖面圖。圖48為柱狀半導(dǎo)體層的尺寸較小時的SGT的構(gòu)造。上述附圖中的附圖標(biāo)記說明如下101、201、301、401、501、601、701 硅襯底102、202、302、402、502、602、702 元件分離103、203、303、403、503、603、703 襯底上的擴散層105a、105b、205a、205b、305a、305b 柱狀半導(dǎo)體層107、207、307、407、507、607、707、807 柵極絕緣膜108、208、308、408、508、608、708、808 柵極配線108a、108b、208a、208b、308a、308b、408a 柵極電極109a、109b、209a、209b、309a、309b、409a、409b 上部擴散層llla、211a、311a、411a、511a、611a 下部硅化物層lllb、lllc、211b、311b、411b、511b 上部硅化物層112、212、312、412、512、612、712、812 第二絕緣膜115、116、117、118、215、216、217、218 接觸窗120、121、122、220、221、222、320、321、322 配線層204a、1104a 硬掩膜(層)204b、1104b 側(cè)壁間隔件208c、1108c 柵極導(dǎo)電膜210、1110 光刻膠210a、210b、1110a、1110b 外延硅層315、317、318、415、417、418、515、517、518 接觸窗405a、405b、505a、505b、605a、605b、605c、605d 柱狀半導(dǎo)體層408b、508a、508b、608a、608b、608c、608d 柵極電極420、421、422、520、521、522、620a、620b、621 配線層509a、509b、609a、609b、609c、609d 上部擴散層611b、611c、711b、711c、811c、811d 上部硅化物層615a、615b、616a、616b、617、715、716、717 接觸窗705a、705b、705c、705d、805a、805b 柱狀半導(dǎo)體層708a、708b、708c、708d、808a、808b 柵極電極709a、709b、709c、709d、809a、809b 上部擴散層
711a、811a、811b、911a、911b、1011a 下部硅化物層720a、720b、721、820a、820b、821a、821b、822 配線層801、901、1000、1100、1200、1300 硅襯底802、902、1402、1502 元件分離803a、803b、903a、903b、1003、1103 襯底上的擴散層815、816、817、818a、818b、915、916、917、918a、918b 接觸窗905a、905b、1005a、1005b、1105a、1105b 柱狀半導(dǎo)體層907、1007、1107、1207、1307、1407、1507 柵極絕緣膜908、1008、1108、1208、1308、1408、1508 柵極配線908a、908b、1008a、1008b、1108a、1108b 柵極電極909a、909b、1009a、1009b、1109a、1109b 上部擴散層911c、911d、1011b、llllb、1211b、1211c 上部硅化物層912、1012、1112、1212、1312、1412、1512 第二絕緣膜920a、920b、921a、921b、922、1020、1021、1022 配線層1002、1102、1202、1302a、1302b 硅層1015、1016、1017、1018、1115、1116、1117、1118 接觸窗1101、1201、1301 硅氧化膜lllla、1211a、1311a、1311b、1411a、1511a 下部硅化物層1120、1121、1122、1220a、1220b、1221 配線層1203、1303a、1303b、1403、1503 襯底上的擴散層1205a、1205b、1205c、1205d、1305a、1305b 柱狀半導(dǎo)體層1208a、1208b、1208c、1208d、1308a、1308b 柵極電極1209a、1209b、1209c、1209d、1309a、1309b 上部擴散層1215a、1215b、1216a、1216b、1217 接觸窗1311c、1311d、1411b、1511b 上部硅化物層1315、1316、1317、1318a、1318b 接觸窗1320a、1320b、1321a、1321b、1322 配線層1405a、1405b、1505a、1505b 柱狀半導(dǎo)體層1408a、1408b、1508a、1508b 柵極電極1409a、1409b、1509a、1509b 上部擴散層1411c多晶硅上硅化物層1415、1416、1417、1418、1515、1516、1517、1518 接觸窗1420、1421、1422、1520、1521、1522 配線層1601、1611 柱狀硅層1602、1612柵極絕緣膜1603、1613 柵極電極1604、1614下部擴散層1605、1615上部擴散層1606A1 配線
1616 接觸窗1617 配線層1701 襯底1702N 井1703P 井1704元件分離1705、1706 柱狀硅層1708柵極電極1709、1710P+擴散層1711、1712N+擴散層1714、1715、1716 配線層
具體實施例方式實施例1圖1為使用本發(fā)明的晶體管的平面圖及A-A’的剖面圖。以下使用圖1的晶體管的 平面圖及A-A’的剖面圖說明本實施例。硅襯底101通過元件分離102而分離，而于硅襯底 上形成有柱狀硅層(柱狀半導(dǎo)體層)(105a、105b)。在柱狀硅層(柱狀半導(dǎo)體層)周圍形成 有柵極絕緣膜(第一絕緣膜)107及柵極電極(108a、108b)。在本實施例中雖使用High_k 膜作為柵極絕緣膜(第一絕緣膜)、及使用金屬膜作為柵極電極，也可使用通過氧化的硅氧 氮化膜作為柵極絕緣膜(第一絕緣膜)、及使用多晶硅(polysilicon)等作為柵極電極。在 柱狀硅層(柱狀半導(dǎo)體層)的底部形成有下部N+擴散層(第一漏極或源極區(qū)域)103，而在 下部N+擴散層(第一漏極或源極區(qū)域)103的表面，形成有下部硅化物層11 la用以降低寄 生電阻。在柱狀硅層(柱狀半導(dǎo)體層)的上部形成有上面積較柱狀半導(dǎo)體層為大的上部N+ 擴散層(第二源極或漏極區(qū)域)(109a、109b)。在本實施例中，該上面積較柱狀半導(dǎo)體層為 大的上部擴散層(109a、109b)，其上面部分由通過外延硅成長所形成的半導(dǎo)體外延層所構(gòu) 成，而其下面部分由柱狀半導(dǎo)體層的上的部分所構(gòu)成。上部N+擴散層(第二源極或漏極區(qū) 域)(109a、109b)，也可由半導(dǎo)體外延層的一層的一部分或全部所構(gòu)成。半導(dǎo)體外延層隔著 硅氮化膜或硅氮化膜與硅氧化膜的疊層膜等的第二絕緣膜112而與柵極電極(108a、108b) 絕緣。在上部N+擴散層(第二源極或漏極區(qū)域)(109a、109b)雖形成有硅化物層(111b、 111c)，此硅化物層形成于較柱狀硅層(柱狀半導(dǎo)體層)的直徑為大的外延硅層(半導(dǎo)體外 延層)上，因此可降低硅化物的細(xì)線效應(yīng)的影響。此外，由于可將硅化物與擴散層的界面面 積取得較大，因此可降低硅化物與擴散層間的界面電阻。此外，關(guān)于形成于柱狀硅層(柱狀 半導(dǎo)體層)上部的接觸窗(115、116)，在將在上部貼擴散層(第二源極或漏極區(qū)域)上面 所形成的硅化物層(lllb、lllc)形成較接觸窗(115、116)的直徑為大時，即使在接觸窗蝕 刻時進行過度蝕刻，仍可防止接觸窗與柵極短路。形成于柱狀硅層(柱狀半導(dǎo)體層)上部的 接觸窗(115、116)經(jīng)由配線層120而連接于一方的源極漏極端子，而形成于柱狀硅層(柱 狀半導(dǎo)體層)下部的接觸窗118經(jīng)由配線層122而連接于另一方的源極漏極端子，而在從 柵極電極延伸的柵極配線108上所形成的接觸窗117經(jīng)由配線層121而連接于柵極端子。如圖2所示，鄰接的柱狀硅層(柱狀半導(dǎo)體層)(205a、205b)間的距離較既定距離近時，可通過調(diào)整外延成長膜厚，而將鄰接的柱狀半導(dǎo)體層的上部N+擴散層(第二源極或 漏極區(qū)域)予以自行對準(zhǔn)地連接。此時，由于柱狀硅層(柱狀半導(dǎo)體層)上部的硅化物層 211b與上部N+擴散層(第二源極或漏極區(qū)域)(209a、209b)的界面面積變更大，因此可降 低硅化物與上部N+擴散層(第二源極或漏極區(qū)域)間的界面電阻。此外，由于柱狀硅層 (柱狀半導(dǎo)體層)上部的硅化物層211b的面積變大，因此硅化物的細(xì)線效應(yīng)的影響大幅降 低，而易于形成硅化物。對于如圖3所示多個柱狀硅層(柱狀半導(dǎo)體層)，也可以較柱狀硅層(柱狀半導(dǎo)體 層)數(shù)量少的個數(shù)的接觸窗來連接多個柱狀硅層(柱狀半導(dǎo)體層)上部與配線層。再者，也可如圖4所示將接觸窗415配置在所連接的上部N+擴散層(第二源極或 漏極區(qū)域)(409a、409b)上的與柱狀硅層(柱狀半導(dǎo)體層)間對應(yīng)的位置。在此，接觸窗 415為接觸窗415的軸不僅位于連結(jié)柱狀硅層(柱狀半導(dǎo)體層)的軸與軸的線段上，也可位 于柱狀硅層(柱狀半導(dǎo)體層)的軸與軸之間的區(qū)域。通過此構(gòu)成，即可增大配線層420與 其他配線(421、422)間的空間，因此可使配線的布線容易。此外，如圖5所示，通過將與襯底主面平行的剖面的面積較其他接觸窗(517、518) 大的接觸窗515形成較柱狀硅層(柱狀半導(dǎo)體層)個數(shù)少的個數(shù)在多個柱狀硅層(柱狀半 導(dǎo)體層)上，即可降低接觸窗電阻，且穩(wěn)定地形成接觸窗。以下參照圖6至圖20說明用以形成本發(fā)明的圖2的半導(dǎo)體器件的制造方法的一 例。在各圖中，(a)為顯示平面圖，(b)為顯示A-A’的剖面圖。如圖6所示，通過光刻(lithography)及蝕刻在襯底201上形成硅氮化膜等硬掩 膜(hard mask)層204a及柱狀硅層(柱狀半導(dǎo)體層)(205a、205b)。如圖7所示，在襯底上形成元件分離202。元件分離的形成方式為首先通過 進行蝕刻溝圖案(pattern)，再通過二氧化硅(silica)等涂布或CVD (Chemical Vapor D印osition，化學(xué)氣相沉積)將氧化膜埋入于溝圖案，且通過干蝕刻或濕蝕刻等將多余的 襯底上的氧化膜去除而形成。如圖8所示，在形成元件分離202后，通過離子注入等形成柱狀硅層(柱狀半導(dǎo)體 層)的下部擴散層203。此時，通過柱狀硅層(柱狀半導(dǎo)體層)上部的硬掩膜層204a以使 雜質(zhì)不注入于柱狀硅層(柱狀半導(dǎo)體層)(205a、205b)。如圖9所示，使柵極絕緣膜(第一絕緣膜)207及柵極導(dǎo)電膜208c成膜。柵極絕 緣膜(第一絕緣膜)207通過氧化膜或High-k膜等而形成。此外，柵極導(dǎo)電膜208c通過多 晶硅或金屬膜等而形成。如圖10所示，通過CMP (Chemical Mechanical Polishing，化學(xué)機械研磨)等將柵 極導(dǎo)電膜208c平坦化。如圖11所示，將柵極絕緣膜(第一絕緣膜)207及柵極導(dǎo)電膜208c進行回蝕，而 將柱狀硅層(柱狀半導(dǎo)體層)(205a、205b)側(cè)面的柵極絕緣膜(第一絕緣膜)207及柵極導(dǎo) 電膜208c設(shè)定為所希望的柵極長度。如圖12所示，通過使氮化膜等成膜且進行回蝕，而形成側(cè)壁間隔件(sidewall spacer)204b。如圖13所示，使用光刻等并通過光刻膠(resist) 210將柵極配線圖案予以圖案 化。
如圖14所示，將光刻膠210用于掩膜，并將柵極導(dǎo)電膜208c及柵極絕緣膜(第一絕緣膜)207通過各向異性蝕刻等選擇性地進行蝕刻，而在柱狀硅層(柱狀半導(dǎo)體層) (205a、205b)周圍形成柵極電極(208a、208b)、及從柵極電極(208a、208b)延伸的柵極電極 (208)。之后將光刻膠210去除。如圖15所示，通過濕蝕刻等將硬掩膜204a及側(cè)壁間隔件204b去除。如圖16所示，使氮化膜或氮化膜與氧化膜的疊層膜等成膜，并通過回蝕而形成第 二絕緣膜212。如圖17所示，使硅等選擇性地外延成長在柱狀硅層(柱狀半導(dǎo)體層)的上面上部 與下部的擴散層上，再自行對準(zhǔn)地形成外延硅層(半導(dǎo)體外延層)210b以使在較既定間隔 更近鄰接的柱狀硅層(柱狀半導(dǎo)體層)的上面上部所形成的外延層彼此連接。此外，外延 硅層(半導(dǎo)體外延層)的直徑形成為較在后步驟所形成的柱狀硅層(柱狀半導(dǎo)體層)上所 形成的接觸窗的直徑大時，可將接觸窗與柵極間作成不短路的構(gòu)造。如圖18所示，通過離子注入等，在外延硅層(半導(dǎo)體外延層)210b及柱狀硅層(柱 狀半導(dǎo)體層)(205a、205b)的上的部分形成上部N+擴散層(第二源極或漏極區(qū)域)(209a、 209b)。另外，形成上部N+擴散層(第二源極或漏極區(qū)域)的區(qū)域，也可僅為外延硅層(半 導(dǎo)體外延層)210b的一部分或全部。如圖19所示，通過將Co或Ni等金屬進行濺鍍再進行熱處理，而將上部N+擴散 層(第二源極或漏極區(qū)域)選擇性地硅化物化，以形成下部硅化物層211a及上部硅化物層 211b。由于上部硅化物層211b形成為較柱狀硅層(柱狀半導(dǎo)體層)的尺寸為大，因此可抑 制硅化物的細(xì)線效應(yīng)。此外，若將外延硅層(半導(dǎo)體外延層)的上面整體設(shè)為硅化物化外延 硅層(半導(dǎo)體外延層)，則上部硅化物層211b與上部擴散層(209a、209b)的接觸面積較柱 狀硅層(柱狀半導(dǎo)體層)的上面為大，因此可使界面電阻減少，并降低源極漏極寄生電阻。如圖20所示，在形成屬于層間膜的硅氧化膜之后形成接觸窗(215至218)。此時， 若如圖20所示形成外延硅層(半導(dǎo)體外延層)以使形成于柱狀硅層(柱狀半導(dǎo)體層)上 部的接觸窗(215、216)完全形成于上部硅化物層211b上，則即使在形成接觸窗時進行過蝕 亥IJ，仍會成為接觸窗與柵極間的短路不會產(chǎn)生的構(gòu)造。在本實施例中，雖顯示形成外延硅層(半導(dǎo)體外延層)的情形，也可通過在NMOS 形成外延碳化硅(SiC)層、及在PMOS形成外延硅化鍺(SiGe)層對溝道部施加應(yīng)力而提升 移動度。實施例2本實施例為將本發(fā)明適用于兩個串聯(lián)連接的晶體管的實施例。圖21為本實施例 的平面圖及A-A’的剖面圖。以下說明圖21的晶體管的平面圖及A-A’的剖面圖。硅襯底 601通過元件分離602而分離，而于硅襯底上形成有形成第一晶體管的柱狀硅層(柱狀半 導(dǎo)體層)(605a、605b)及形成第二晶體管的柱狀硅層(柱狀半導(dǎo)體層)(605c、605d)。在柱 狀硅層(柱狀半導(dǎo)體層)周圍形成有柵極絕緣膜(第一絕緣膜)607及柵極電極(609a至 609d)。在本實施例中雖使用High-k膜作為柵極絕緣膜(第一絕緣膜)、及使用金屬膜作為 柵極電極，也可使用通過氧化的硅氧氮化膜作為柵極絕緣膜(第一絕緣膜)、及使用多晶硅 (polysilicon)等作為柵極電極。在柱狀硅層(柱狀半導(dǎo)體層)的底部形成有下部N+擴散 層(第一漏極或源極區(qū)域)603，而在下部N+擴散層(第一漏極或源極區(qū)域)603的表面，形成有下部硅化物層611a用以降低寄生電阻。在柱狀硅層(柱狀半導(dǎo)體層)的上部形成有 上面積較柱狀半導(dǎo)體層為大的上部N+擴散層(第二源極或漏極區(qū)域)(609a至609d)。在 本實施例中，該上面積較柱狀半導(dǎo)體層為大的上部N+擴散層(第二源極或漏極區(qū)域)，其上 面部分由通過外延硅成長所形成的半導(dǎo)體外延層所構(gòu)成，而其下面部分由柱狀半導(dǎo)體層的 上的部分所構(gòu)成。上部N+擴散層(第二源極或漏極區(qū)域)，也可由半導(dǎo)體外延層的一部分 或全部所構(gòu)成。半導(dǎo)體外延層隔著硅氮化膜或硅氮化膜與硅氧化膜的疊層膜等第二絕緣膜 612而與柵極電極(609a至609d)絕緣。此時，由于形成第一晶體管的兩個柱狀硅層(柱 狀半導(dǎo)體層)(605a、605b)形成為較近，因此柱狀硅層(柱狀半導(dǎo)體層)上面上部的外延硅 層(半導(dǎo)體外延層)自行對準(zhǔn)地連接。同樣地，由于形成第二晶體管的兩個柱狀硅層(柱 狀半導(dǎo)體層)(605c、605d)也形成為較近，因此柱狀硅層(柱狀半導(dǎo)體層)上面上部的外延 硅層(半導(dǎo)體外延層)自行對準(zhǔn)地連接。另一方面，形成不同晶體管的柱狀硅層(柱狀半 導(dǎo)體層)的605b與605c隔開一定間隔以上間隔配置，因此外延硅層(半導(dǎo)體外延層)分 離。導(dǎo)體外延層)分離。在上部N+擴散層(第二源極或漏極區(qū)域)(609a至609d)上雖形成有硅化物層 (611b、611c)，此硅化物層形成于較柱狀硅層(柱狀半導(dǎo)體層)的直徑為大的外延硅層(半 導(dǎo)體外延層)上，因此可降低硅化物的細(xì)線效應(yīng)的影響。此外，由于可將硅化物與擴散層的 界面面積取得較大，因此可降低硅化物(611b、611c)與上部N+擴散層(第二源極或漏極區(qū) 域)(609a至609d)間的界面電阻。此外，關(guān)于形成于柱狀硅層(柱狀半導(dǎo)體層)上部的 接觸窗(615a、615b、615a、616b)，在將在上部N+擴散層(第二源極或漏極區(qū)域)上面所形 成的硅化物層(611b、611c)形成較接觸窗(615a、615b、615a、616b)的直徑為大時，即使在 接觸窗蝕刻時進行過度蝕刻，仍可防止接觸窗與柵極短路。在形成第一晶體管的柱狀硅層 (柱狀半導(dǎo)體層)上部所形成的接觸窗(615a、615b)經(jīng)由配線層620a而連接于一方的源極 漏極端子，而在形成第二晶體管的柱狀硅層(柱狀半導(dǎo)體層)上部所形成的接觸窗(616a、 616b)經(jīng)由配線層620b而連接于另一方的源極漏極端子，而第一晶體管與第二晶體管通過 下部N+擴散層(第一漏極或源極區(qū)域)603而串聯(lián)連接。此外，在從柵極電極延伸的柵極 配線608上所形成的接觸窗617經(jīng)由配線層621而連接于柵極端子。如圖22所示對于多個柱狀硅層(柱狀半導(dǎo)體層)，也可以較柱狀硅層(柱狀半導(dǎo) 體層)數(shù)量少的個數(shù)的接觸窗來連接多個柱狀硅層(柱狀半導(dǎo)體層)上部與配線層。例如，也可如圖22所示將接觸窗(715、716)配置在所連接的上部N+擴散層(第 二源極或漏極區(qū)域)(711b、711c)上的與柱狀硅層(柱狀半導(dǎo)體層)間對應(yīng)的位置。在此， 接觸窗(715、716)為接觸窗(715、716)的軸不僅位于連結(jié)柱狀硅層(柱狀半導(dǎo)體層)的軸 與軸的線段上，也可位于柱狀硅層(柱狀半導(dǎo)體層)的軸與軸之間的區(qū)域。通過此構(gòu)成，即 可增大配線層(720a、720b、721)間的空間，因此可使配線的布線容易。此外，與圖5的情形相同，通過將與襯底主面平行的剖面的面積較其他接觸窗大 的接觸窗形成較柱狀硅層(柱狀半導(dǎo)體層)個數(shù)少的個數(shù)在多個柱狀硅層(柱狀半導(dǎo)體 層)上，即可降低接觸窗電阻，并穩(wěn)定地形成接觸窗。實施例3 本實施例將本發(fā)明適用于CMOS反向器的實施例。圖23為本實施例的平面圖及 A-A’的剖面圖。在圖23中，連接于NMOS的配線層820a連接于GND，而連接于PMOS的配線層820b連接于Vcc。在柵極配線層808從配線層822輸入有輸入信號(Vin)，而從NM0S及 PM0S的上部所連接的配線層的821a與821b通過配線層連接而輸出輸出信號(Vout)，借此 而形成CMOS反向器。以下說明圖23的CMOS反向器的平面圖及A-A，的剖面圖。硅襯底801通過元件分 離802而分離，而于硅襯底上形成有形成NM0S的兩個柱狀硅層(柱狀半導(dǎo)體層)805a及形 成PM0S的4個柱狀硅層(柱狀半導(dǎo)體層)805b。在各柱狀硅層(柱狀半導(dǎo)體層)周圍形成 有柵極絕緣膜(第一絕緣膜)807及柵極電極(808a、808b)。在本實施例中雖使用High_k 膜作為柵極絕緣膜(第一絕緣膜)、及使用金屬膜作為柵極電極，也可使用通過氧化的硅氧 氮化膜作為柵極絕緣膜(第一絕緣膜)、及使用多晶硅(polysilicon)等作為柵極電極。在 形成NM0S的柱狀硅層(柱狀半導(dǎo)體層)805a的底部形成有由P井801a所包圍的下部N+ 擴散層(第一漏極或源極區(qū)域)803a,而在形成PM0S的柱狀硅層(柱狀半導(dǎo)體層)805b的 底部，形成有由N井801b所包圍的下部P+擴散層803b，及在下部P+擴散層(第一漏極或 源極區(qū)域)的表面，形成有下部硅化物層(811a、811b)以降低寄生電阻。在形成NM0S的柱 狀硅層(柱狀半導(dǎo)體層)805a的上部形成有較柱狀半導(dǎo)體層大的上部N+擴散層(第二源 極或漏極區(qū)域)809a,而在形成PM0S的柱狀硅層(柱狀半導(dǎo)體層)805b的上部形成有較柱 狀半導(dǎo)體層大的上部P+擴散層809b。在本實施例中，該上面積較柱狀半導(dǎo)體層為大的上 部擴散層，其上面部分由通過外延硅成長所形成的半導(dǎo)體外延層所構(gòu)成，而其下面部分由 柱狀半導(dǎo)體層的上的部分所構(gòu)成。上部擴散層也可僅由半導(dǎo)體外延層的一部分或全部所構(gòu) 成。半導(dǎo)體外延層隔著硅氮化膜或硅氮化膜與硅氧化膜的疊層膜等的第二絕緣膜812而與 柵極電極(808a、808b)絕緣。此時，由于形成NM0S的兩個柱狀硅層(柱狀半導(dǎo)體層)805a 形成為較近，因此柱狀硅層(柱狀半導(dǎo)體層)上部的外延硅層(半導(dǎo)體外延層)自行對準(zhǔn)地 連接，而形成PM0S的4個柱狀硅層(柱狀半導(dǎo)體層)805b形成為較近，因此柱狀硅層(柱 狀半導(dǎo)體層)上部的外延硅層(半導(dǎo)體外延層)自行對準(zhǔn)地連接。在上部擴散層(809a、809b)上雖形成有硅化物層(811c、811d)，此硅化物層形成 于較柱狀硅層(柱狀半導(dǎo)體層)的直徑為大的外延硅層(半導(dǎo)體外延層)上，因此可降低 硅化物的細(xì)線效應(yīng)的影響。此外，由于可將硅化物(811c、811d)與擴散層(809a、809b)的 界面面積取得較大，因此可降低硅化物與擴散層間的界面電阻。此外，關(guān)于形成于柱狀硅層 (柱狀半導(dǎo)體層)上部的接觸窗(815、816)，在將在上部N+擴散層(第二源極或漏極區(qū)域) 上面所形成的硅化物層(811c、811d)形成較接觸窗(815、816)的直徑為大時，即使在接觸 窗蝕刻時進行過度蝕刻，仍可防止接觸窗與柵極短路。對于如圖24所示多個柱狀硅層(柱 狀半導(dǎo)體層)，也可以較柱狀硅層(柱狀半導(dǎo)體層)數(shù)量少的個數(shù)的接觸窗來連接多個柱狀 硅層(柱狀半導(dǎo)體層)上部與配線層。再者，也可如圖24中的NM0S將接觸窗(915)配置在所連接的上部N+擴散層(第 二源極或漏極區(qū)域)(909a)上的與柱狀硅層(柱狀半導(dǎo)體層)間對應(yīng)的位置。在此，接觸 窗915為接觸窗915的軸不僅位于連結(jié)柱狀硅層(柱狀半導(dǎo)體層)的軸與軸的線段上，也 可位于柱狀硅層(柱狀半導(dǎo)體層)的軸與軸之間的區(qū)域。通過此構(gòu)成或如圖24的PM0S將 接觸窗的個數(shù)減少，即可將配線層(920a、920b、921a、921b、922)間的空間增大，因此可使 配線的布線容易。此外，與圖5的情形相同，通過將與襯底主面平行的剖面的面積較其他接觸窗大的接觸窗形成較柱狀硅層(柱狀半導(dǎo)體層)個數(shù)少的個數(shù)在多個柱狀硅層(柱狀半導(dǎo)體 層)上，即可降低接觸窗電阻，并穩(wěn)定地形成接觸窗。實施例4
圖25為使用SOI襯底時的本發(fā)明的晶體管的平面圖及A-A’的剖面圖。以下使用 圖1的晶體管的平面圖及A-A’的剖面圖說明本實施例。SOI襯底上的硅層1002依元件分 離，而在硅層1002上形成有柱狀硅層(柱狀半導(dǎo)體層)(1005a、1005b)。在柱狀硅層(柱狀 半導(dǎo)體層)周圍形成有柵極絕緣膜(第一絕緣膜)1007及柵極電極(1008a、1008b)。在本實 施例中雖使用High-k膜作為柵極絕緣膜(第一絕緣膜)、及使用金屬膜作為柵極電極，也可 使用通過氧化的硅氧氮化膜作為柵極絕緣膜(第一絕緣膜)、及使用多晶硅(polysilicon) 等作為柵極電極。在柱狀硅層(柱狀半導(dǎo)體層)的底部形成成有下部N+擴散層(第一漏 極或源極區(qū)域)1003,而在下部N+擴散層(第一漏極或源極區(qū)域)1003表面，形成有下部硅 化物層IOlla以降低寄生電阻。在柱狀硅層(柱狀半導(dǎo)體層)的上部形成有上面積較柱狀 半導(dǎo)體層大的上部N+擴散層(第二源極或漏極區(qū)域)(1009a、1009b)。在本實施例中，該 上面積較柱狀半導(dǎo)體層為大的上部N+擴散層(第二源極或漏極區(qū)域)，其上面部分由通過 外延硅成長所形成的半導(dǎo)體外延層所構(gòu)成，而其下面部分由柱狀半導(dǎo)體層的上的部分所構(gòu) 成。上部N+擴散層(第二源極或漏極區(qū)域)也可僅由半導(dǎo)體外延層的一部分或全部所構(gòu) 成。半導(dǎo)體外延層隔著硅氮化膜或硅氮化膜與硅氧化膜的疊層膜等的第二絕緣膜1012而 與柵極電極(1008a、1008b)絕緣。在上部N+擴散層(第二源極或漏極區(qū)域)(1009a、1009b) 上雖形成有硅化物層(1011b、1011c)，此硅化物層形成于較柱狀硅層(柱狀半導(dǎo)體層)的直 徑為大的外延硅層(半導(dǎo)體外延層)上，因此可降低硅化物的細(xì)線效應(yīng)的影響。此外，由于 可將硅化物與擴散層的界面面積取得較大，因此可降低硅化物與擴散層間的界面電阻。此 夕卜，關(guān)于形成于柱狀硅層(柱狀半導(dǎo)體層)上部的接觸窗(1015、1016)，在將在上部N+擴散 層(第二源極或漏極區(qū)域)上面所形成的硅化物層(1011b、1011c)形成較接觸窗(1015、 1016)的直徑為大時，即使在接觸窗蝕刻時進行過度蝕刻，仍可防止接觸窗與柵極短路。形 成于柱狀硅層(柱狀半導(dǎo)體層)上部的接觸窗(1015、1016)經(jīng)由配線層1020而連接于一 方的源極漏極端子，而形成于柱狀硅層(柱狀半導(dǎo)體層)下部的接觸窗1018經(jīng)由配線層 1022而連接于另一方的源極漏極端子，而在從柵極電極延伸的柵極配線1008上所形成的 接觸窗1017經(jīng)由配線層1021而連接于柵極端子。如圖26所示，鄰接的柱狀硅層(柱狀半導(dǎo)體層)(1105a、1105b)間的距離較既定 距離近時，可通過調(diào)整外延成長膜厚，而將鄰接的柱狀半導(dǎo)體層的上部擴散層予以自行對 準(zhǔn)地連接。此時，由于柱狀硅層(柱狀半導(dǎo)體層)上部的硅化物層21111b與擴散層(1109a、 1109b)的界面面積變更大，因此可更降低硅化物與擴散層間的界面電阻。此外，由于柱狀硅 層(柱狀半導(dǎo)體層)上部的硅化物層Illlb的面積變大，因此硅化物的細(xì)線效應(yīng)的影響大 幅降低，而易于形成硅化物。在使用SOI襯底的本實施例中，也可如圖3所示對于多個柱狀硅層(柱狀半導(dǎo)體 層)，以較柱狀硅層(柱狀半導(dǎo)體層)數(shù)量少的個數(shù)的接觸窗來連接多個柱狀硅層(柱狀半 導(dǎo)體層)上部與配線層。同樣地，也可如圖4所示將接觸窗配置在所連接的上部N+擴散層(第二源極或漏 極區(qū)域)上的與柱狀硅層(柱狀半導(dǎo)體層)間對應(yīng)的位置。在此，接觸窗為接觸窗的軸不僅位于連結(jié)柱狀硅層(柱狀半導(dǎo)體層)的軸與軸的線段上，也可位于柱狀硅層(柱狀半導(dǎo)體層)的軸與軸之間的區(qū)域。通過此構(gòu)成，也可將配線層與其他配線間的空間取得較大，因 此可使配線的布線容易。此外，如圖5所示，通過將與襯底主面平行的剖面的面積較其他接觸窗大的接觸 窗形成較柱狀硅層(柱狀半導(dǎo)體層)個數(shù)少的個數(shù)在多個柱狀硅層(柱狀半導(dǎo)體層)上， 即可降低接觸窗電阻，并穩(wěn)定地形成接觸窗。以下參照圖27至圖41說明用以形成本發(fā)明的圖26的半導(dǎo)體器件的制造方法的 一例。在各圖中，(a)為顯示平面圖，(b)為顯示A-A’的剖面圖。如圖27所示，通過光刻及蝕刻在SOI襯底上的硅層1102上形成硅氮化膜等的硬 掩膜層1104a及柱狀硅層(柱狀半導(dǎo)體層)(1105a、1105b)。如圖28所示，依各元件將SOI襯底上的硅層1102分離。如圖29所示，在將元件分離后，通過離子注入等形成柱狀硅層(柱狀半導(dǎo)體層) 的下部擴散層1103。此時，通過柱狀硅層(柱狀半導(dǎo)體層)上部的硬掩膜層1104a以使雜 質(zhì)不注入于柱狀硅層(柱狀半導(dǎo)體層)(1105a、1105b)。如圖30所示，使柵極絕緣膜(第一絕緣膜)1107及柵極導(dǎo)電膜1108c成膜。柵極 絕緣膜(第一絕緣膜)1107通過氧化膜或High-k膜等而形成。此外，柵極導(dǎo)電膜1108c通 過多晶硅或金屬膜等而形成。如圖31所示，通過CMP等將柵極導(dǎo)電膜1108c平坦化。如圖32所示，將柵極絕緣膜(第一絕緣膜)1107及柵極導(dǎo)電膜1108c進行回蝕， 而將柱狀硅層(1105a、1105b)側(cè)面的柵極絕緣膜(第一絕緣膜)1107及柵極導(dǎo)電膜1108c 設(shè)定為所希望的柵極長度。如圖33所示，通過使氮化膜等成膜且進行回蝕，而形成側(cè)壁間隔件1104b。如圖34所示，使用光刻等并通過光刻膠1110將柵極配線圖案予以圖案化。如圖35所示，將光刻膠1110用為掩膜，并將柵極導(dǎo)電膜1108c及柵極絕緣膜(第 一絕緣膜)1107通過各向異性蝕刻等選擇性地進行蝕刻，而在柱狀硅層(柱狀半導(dǎo)體層) (1105a、1105b)周圍形成柵極電極(1108a、1108b)、及從柵極電極(1108a、1108b)延伸的柵 極電極1108、及柵極電極(1108a、1108b)。之后將光刻膠1110去除。如圖36所示，通過濕蝕刻等將硬掩膜1104a及側(cè)壁間隔件1104b去除。如圖37所示，使氮化膜或氮化膜與氧化膜的疊層膜等成膜，并通過回蝕而形成第 二絕緣膜1112。如圖38所示，使硅等選擇性地外延成長在柱狀硅層(柱狀半導(dǎo)體層)的上面 上部與下部的擴散層上，再自行對準(zhǔn)地形成屬于半導(dǎo)體外延層的外延硅層(半導(dǎo)體外延 層UiIOb以使在較既定間隔更近鄰接的柱狀硅層(柱狀半導(dǎo)體層)的上面上部所形成的 外延層彼此連接。此外，外延硅層(半導(dǎo)體外延層)的直徑形成為較在后步驟所形成的柱 狀硅層(柱狀半導(dǎo)體層)上所形成的接觸窗的直徑大時，可設(shè)為接觸窗與柵極間不短路的 構(gòu)造。如圖39所示，通過離子注入等，在外延硅層(半導(dǎo)體外延層)1110b及柱狀硅層 (柱狀半導(dǎo)體層)(1105a、1105b)上的部分形成上部N+擴散層(第二源極或漏極區(qū)域) (1109a、1109b)。
如圖40所示，通過將Co或Ni等金屬進行濺鍍再進行熱處理，而將上部N+擴散層 (第二源極或漏極區(qū)域)(1109a、1109b)選擇性地硅化物化，以形成下部硅化物層Illla及 上部硅化物層1111b。由于上部硅化物層Illlb形成為較柱狀硅層(柱狀半導(dǎo)體層)的尺 寸為大，因此可抑制硅化物的細(xì)線效應(yīng)。此外，若將外延硅層(半導(dǎo)體外延層)的上面整體 設(shè)為硅化物化外延硅層(半導(dǎo)體外延層)，則上部硅化物層Illlb與上部擴散層(1109a、 1109b)的接觸面積較柱狀硅層(柱狀半導(dǎo)體層)的上面為大，因此可減少界面電阻，并可降 低源極漏極寄生電阻。 如圖41所示，在形成屬于層間膜的硅氧化膜之后形成接觸窗(1115至1118)。此 時，若如圖41所示形成外延硅層(半導(dǎo)體外延層)以使形成于柱狀硅層(柱狀半導(dǎo)體層) 上部的接觸窗(1115、1116)完全形成于上部硅化物層Illlb上，則即使在形成接觸窗時進 行過蝕刻，仍會成為接觸窗與柵極間不會產(chǎn)生短路的構(gòu)造。在本實施例中，雖顯示形成外延硅層(半導(dǎo)體外延層)的情形，也可通過在NMOS 形成外延碳化硅(SiC)層、及在PMOS形成外延硅化鍺(SiGe)層對溝道部施加應(yīng)力而提升 移動度。實施例5本實施例為使用SOI襯底時，將本發(fā)明適用于串聯(lián)連接兩個晶體管的實施例。圖 42為本實施例的平面圖及A-A’的剖面圖。以下說明圖42的晶體管的平面圖及A-A’的剖 面圖。SOI襯底上的硅基層1202依各元件而分離，而于硅層1202上形成有形成第一晶體 管的柱狀硅層(柱狀半導(dǎo)體層)(1205a、1205b)及形成第二晶體管的柱狀硅層(柱狀半導(dǎo) 體層)(1205c、1205d)。在柱狀硅層(柱狀半導(dǎo)體層)周圍形成有柵極絕緣膜(第一絕緣 膜)1207及柵極電極(12098a至12098d)。在本實施例中雖使用High_k膜作為柵極絕緣 膜(第一絕緣膜)、及使用金屬膜作為柵極電極，也可使用通過氧化的硅氧氮化膜作為柵極 絕緣膜(第一絕緣膜)、及使用多晶硅等作為柵極電極。在柱狀硅層(柱狀半導(dǎo)體層)的底 部形成有下部N+擴散層(第一漏極或源極區(qū)域)1203，而在下部N+擴散層(第一漏極或源 極區(qū)域)1203的表面，形成有下部硅化物層1211a以降低寄生電阻。在柱狀硅層(柱狀半 導(dǎo)體層)的上部形成有上面積較柱狀半導(dǎo)體層為大的上部N+擴散層(第二源極或漏極區(qū) 域)(1209a至1209d)。在本實施例中，該上面積較柱狀半導(dǎo)體層為大的上部N+擴散層(第 二源極或漏極區(qū)域)，其上面部分由通過外延硅成長所形成的半導(dǎo)體外延層所構(gòu)成，而其下 面部分由柱狀半導(dǎo)體層的上面的部分所構(gòu)成。上部N+擴散層(第二源極或漏極區(qū)域)，也 可由半導(dǎo)體外延層的一部分或全部所構(gòu)成。半導(dǎo)體外延層隔著硅氮化膜或硅氮化膜與硅氧 化膜的疊層膜等的第二絕緣膜1202而與柵極電極(12098a至12098d)絕緣。此時，由于形 成第一晶體管的兩個柱狀硅層(柱狀半導(dǎo)體層)(1205a、1205b)形成為較近，因此柱狀硅層 (柱狀半導(dǎo)體層)上面上部的外延硅層(半導(dǎo)體外延層)自行對準(zhǔn)地連接。同樣地，由于形 成第二晶體管的兩個柱狀硅層(柱狀半導(dǎo)體層)(1205c、1205d)也形成為較近，因此柱狀硅 層(柱狀半導(dǎo)體層)上面上部的外延硅層(半導(dǎo)體外延層)自行對準(zhǔn)地連接。另一方面， 形成不同晶體管的柱狀硅層(柱狀半導(dǎo)體層)的1205b與1205c隔開一定間隔以上間隔配 置，因此外延硅層(半導(dǎo)體外延層)分離。在上部N+擴散層(第二源極或漏極區(qū)域)(1209a至1209d)上雖形成有硅化物層 (1211b、1211c)，此硅化物層形成于較柱狀硅層(柱狀半導(dǎo)體層)的直徑為大的外延硅層(半導(dǎo)體外延層)上，因此可降低硅化物的細(xì)線效應(yīng)的影響。此外，由于可將硅化物與擴散 層的界面面積取得較大，因此可降低硅化物(1211b、1211c)與上部N+擴散層(第二源極或 漏極區(qū)域)(1209a至1209d)間的界面電阻。此外，關(guān)于形成于柱狀硅層(柱狀半導(dǎo)體層)上 部的接觸窗(1215a、1215b、1216a、1216b)，在將在上部N+擴散層(第二源極或漏極區(qū)域) 上面所形成的硅化物層(1211b、1211c)形成較接觸窗(1215a、1215b、1216a、1216b)的直徑 為大時，即使在接觸窗蝕刻時進行過度蝕刻，仍可防止接觸窗與柵極短路。在形成第一晶體 管的柱狀硅層(柱狀半導(dǎo)體層)上部所形成的接觸窗(1215a、1215b)經(jīng)由配線層1220a而 連接于一方的源極漏極端子，而在形成第二晶體管的柱狀硅層(柱狀半導(dǎo)體層)上部所形 成的接觸窗(1216a、1216b)經(jīng)由配線層1220b而連接于另一方的源極漏極端子，而第一晶 體管與第二晶體管通過下部N+擴散層(第一漏極或源極區(qū)域)1203而串聯(lián)連接。此外，在 從柵極電極延伸的柵極配線1208上所形成的接觸窗1217經(jīng)由配線層1221而連接于柵極 端子。在使用S0I襯底的本實施例中，也可如圖22所示對于多個柱狀硅層(柱狀半導(dǎo)體 層)，以較柱狀硅層(柱狀半導(dǎo)體層)數(shù)量少的個數(shù)的接觸窗來連接多個柱狀硅層(柱狀半 導(dǎo)體層)上部與配線層。同樣地，也可如圖22所示將接觸窗配置在所連接的上部N+擴散層(第二源極或 漏極區(qū)域)上的與柱狀硅層(柱狀半導(dǎo)體層)間對應(yīng)的位置。在此，接觸窗為接觸窗的軸 不僅位于連結(jié)柱狀硅層(柱狀半導(dǎo)體層)的軸與軸的線段上，也可位于柱狀硅層(柱狀半 導(dǎo)體層)的軸與軸之間的區(qū)域。通過此構(gòu)成，也可增大配線層間的空間，因此可使配線的布 線容易。此外，與圖5的情形相同，通過將與襯底主面平行的剖面的面積較其他接觸窗大 的接觸窗形成較柱狀硅層(柱狀半導(dǎo)體層)個數(shù)少的個數(shù)在多個柱狀硅層(柱狀半導(dǎo)體 層)上，即可降低接觸窗電阻，并穩(wěn)定地形成接觸窗。實施例6本實施例為使用S0I襯底時，將本發(fā)明適用于CMOS反向器的實施例。圖43為本 實施例的平面圖及A-A’的剖面圖。在圖43中，連接于NM0S的配線層1320a連接于GND，而 連接于PM0S的配線層1320b連接于Vcc。在柵極配線層1308從配線層1322輸入有輸入信 號(Vin)，而從NM0S及PM0S的上部連接的配線層的1321a與1321b通過配線層連接而輸出 輸出信號(Vout)，借此而形成CMOS反向器。以下說明圖43的CMOS反向器的平面圖及A-A’的剖面圖。S0I襯底上的硅層 (1302a、1302b)依各元件而分離，而于硅層上形成有形成NM0S的兩個柱狀硅層(柱狀半導(dǎo) 體層)1305a及形成PM0S的4個柱狀硅層(柱狀半導(dǎo)體層)81305b。在各柱狀硅層(柱狀半導(dǎo)體層)周圍形成有柵極絕緣膜(第一絕緣膜)1307及柵 極電極(1308a、1308b)。在本實施例中雖使用High_k膜作為柵極絕緣膜(第一絕緣膜)、 及使用金屬膜作為柵極電極，也可使用通過氧化的硅氧氮化膜作為柵極絕緣膜(第一絕緣 膜)、及使用多晶硅等作為柵極電極。在形成NM0S的柱狀硅層(柱狀半導(dǎo)體層)81305a的 底部形成有下部N+擴散層(第一漏極或源極區(qū)域)1303a，而在形成PM0S的柱狀硅層(柱 狀半導(dǎo)體層)1305b的底部，形成有下部P+擴散層1303b，及在下部擴散層(第一漏極或源 極區(qū)域)的表面，形成有下部硅化物層(1311a、1311b)以降低寄生電阻。在形成NM0S的柱狀硅層(柱狀半導(dǎo)體層)1305a的上部形成有較柱狀半導(dǎo)體層大的上部N+擴散層(第二源 極或漏極區(qū)域)1309a，而在形成PM0S的柱狀硅層(柱狀半導(dǎo)體層)1305b的上部形成有較 柱狀半導(dǎo)體層大的上部P+擴散層1309b。在本實施例中，該上面積較柱狀半導(dǎo)體層為大的 上部擴散層，其上面部分由通過外延硅成長所形成的半導(dǎo)體外延層所構(gòu)成，而其下面部分 由柱狀半導(dǎo)體層的上面的部分所構(gòu)成。上部擴散層也可僅由半導(dǎo)體外延層的一部分或全部 所構(gòu)成。半導(dǎo)體外延層隔著硅氮化膜或硅氮化膜與硅氧化膜的疊層膜等的第二絕緣膜1312 而與柵極電極(1308a、1308b)絕緣。此時，由于形成NM0S的兩個柱狀硅層(柱狀半導(dǎo)體 層)1305a形成為較近，因此柱狀硅層(柱狀半導(dǎo)體層)上部的外延硅層(半導(dǎo)體外延層) 自行對準(zhǔn)地連接，而形成PM0S的4個柱狀硅層(柱狀半導(dǎo)體層)1305b形成為較近，因此柱 狀硅層(柱狀半導(dǎo)體層)上部的外延硅層(半導(dǎo)體外延層)自行對準(zhǔn)地連接。在上部擴散層(1309a、1309b)上雖形成有硅化物層(1311c、1311d)，此硅化物層 形成于較柱狀硅層(柱狀半導(dǎo)體層)的直徑為大的外延硅層(半導(dǎo)體外延層)上，因此可 降低硅化物的細(xì)線效應(yīng)的影響。此外，由于可將硅化物(1311c、1311d)與擴散層(1309a、 1309b)的界面的面積取得較大，因此可降低硅化物與擴散層間的界面電阻。此外，關(guān)于形成 于柱狀硅層(柱狀半導(dǎo)體層)上部的接觸窗(1315、1316)，在將在上部N+擴散層(第二源 極或漏極區(qū)域)上面所形成的硅化物層(1311c、1311d)形成較接觸窗(1315、1316)的直徑 為大時，即使在接觸窗蝕刻時進行過度蝕刻，仍可防止接觸窗與柵極短路。在使用S0I襯底的本實施例中，也可如圖24所示對于多個柱狀硅層(柱狀半導(dǎo)體 層)，以較柱狀硅層(柱狀半導(dǎo)體層)數(shù)量少的個數(shù)的接觸窗來連接多個柱狀硅層(柱狀半 導(dǎo)體層)上部與配線層。同樣地，也可如圖24中的NM0S將接觸窗配置在所連接的上部擴散層上的與柱狀 硅層(柱狀半導(dǎo)體層)間對應(yīng)的位置。在此，接觸窗為接觸窗的軸不僅位于連結(jié)柱狀硅層 (柱狀半導(dǎo)體層)的軸與軸的線段上，也可位于柱狀硅層(柱狀半導(dǎo)體層)的軸與軸之間的 區(qū)域。通過此構(gòu)成或如圖24的PM0S將接觸窗的個數(shù)減少，即可將配線層(91320a、91320b、 91321a、91321b、91322)間的空間增大，因此可使配線的布線容易。此外，與圖5的情形相同，通過將與襯底主面平行的剖面的面積較其他接觸窗大 的接觸窗形成較柱狀硅層(柱狀半導(dǎo)體層)個數(shù)少的個數(shù)在多個柱狀硅層(柱狀半導(dǎo)體 層)上，即可降低接觸窗電阻，并穩(wěn)定地形成接觸窗。實施例7圖44為將多晶硅使用于柵極電極時使用本發(fā)明的晶體管的平面圖及A-A’的剖面 圖。以下使用圖44的晶體管的平面圖及A-A’的剖面圖說明本實施例。硅襯底1401通過元 件分離1402而分離，而于硅襯底上形成有柱狀硅層(柱狀半導(dǎo)體層)(1405a、1405b)。在柱 狀硅層(柱狀半導(dǎo)體層)周圍形成有柵極絕緣膜(第一絕緣膜)1407及柵極電極(1408a、 1408b)。在本實施例中雖使用High-k膜作為柵極絕緣膜(第一絕緣膜)、及使用多晶硅作 為柵極電極，也可使用通過氧化的氧化膜等作為柵極絕緣膜(第一絕緣膜)。由于柵極電 極為多晶硅，因此在柵極電極表面與擴散層上同樣形成硅化物層化物層1411c。在柱狀硅 層(柱狀半導(dǎo)體層)的底部形成有下部N+擴散層(第一漏極或源極區(qū)域)1403，而在下部 N+擴散層(第一漏極或源極區(qū)域)1403的表面，形成有下部硅化物層1411a以降低寄生電 阻。在柱狀硅層(柱狀半導(dǎo)體層)的上部形成有上面積較柱狀半導(dǎo)體層為大的上部N+擴散層(第二源極或漏極區(qū)域)(1409a、1409b)。在本實施例中，該上面積較柱狀半導(dǎo)體層為 大的上部N+擴散層(第二源極或漏極區(qū)域)(1409a、1409b)，其上面部分由通過外延硅成 長所形成的半導(dǎo)體外延層所構(gòu)成，而其下面部分由柱狀半導(dǎo)體層的上面的部分所構(gòu)成。上 部N+擴散層(第二源極或漏極區(qū)域)，也可由半導(dǎo)體外延層的一部分或全部所構(gòu)成。半導(dǎo) 體外延層隔著硅氮化膜或硅氮化膜與硅氧化膜的疊層膜等的第二絕緣膜1412而與柵極電 極(1408a、1408b)絕緣。由于鄰接的柱狀硅層(柱狀半導(dǎo)體層)(1405a、1405b)間的距離 較既定距離近，因此通過調(diào)整外延成長膜厚，而將鄰接的柱狀半導(dǎo)體層的上部擴散層予以 自行對準(zhǔn)地連接。在上部N+擴散層(第二源極或漏極區(qū)域)(1409a、1409b)上雖形成有硅 化物層(1411b、1411c)，由于此硅化物層形成于較柱狀硅層(柱狀半導(dǎo)體層)的直徑大的外 延硅層(半導(dǎo)體外延層)上，因此可降低硅化物的細(xì)線效應(yīng)的影響。此外，由于可將硅化物 與擴散層的界面的面積取得較大，因此可降低硅化物與擴散層間的界面電阻。此外，關(guān)于形 成于柱狀硅層(柱狀半導(dǎo)體層)上部的接觸窗(1415、1416)，在將在上部N+擴散層(第二 源極或漏極區(qū)域)上面所形成的硅化物層(1411b、1411c)形成較接觸窗(1415、1416)的直 徑為大時，即使在接觸窗蝕刻時進行過度蝕刻，仍可防止接觸窗與柵極短路。形成于柱狀硅 層(柱狀半導(dǎo)體層)上部的接觸窗(1415、1416)經(jīng)由配線層1420而連接于一方的源極漏 極端子，而形成于柱狀硅層(柱狀半導(dǎo)體層)下部的接觸窗1418經(jīng)由配線層1422而連接 于另一方的源極漏極端子，而在從柵極電極延伸的柵極配線1408上所形成的接觸窗1417 經(jīng)由配線層1421而連接于柵極端子。另外，本實施例的制造方法與實施例1相同，即使在 使用S0I襯底時，也可使用與實施例4相同的制造方法。在將多晶硅使用于柵極電極的本實施例中，也可如圖3所示對于多個柱狀硅層 (柱狀半導(dǎo)體層)，以較柱狀硅層(柱狀半導(dǎo)體層)數(shù)量少的個數(shù)的接觸窗來連接多個柱狀 硅層(柱狀半導(dǎo)體層)上部與配線層。再者，也可如圖4所示將接觸窗配置在所連接的上部N+擴散層(第二源極或漏極 區(qū)域)上的與柱狀硅層(柱狀半導(dǎo)體層)間對應(yīng)的位置。在此，接觸窗為接觸窗的軸不僅 位于連結(jié)柱狀硅層(柱狀半導(dǎo)體層)的軸與軸的線段上，也可位于柱狀硅層(柱狀半導(dǎo)體 層)的軸與軸之間的區(qū)域。通過此構(gòu)成，即可增大配線層與其他配線間的空間，因此可使配 線的布線容易。此外，如圖5所示，通過將與襯底主面平行的剖面的面積較其他接觸窗大的接觸 窗形成較柱狀硅層(柱狀半導(dǎo)體層)個數(shù)少的個數(shù)在多個柱狀硅層(柱狀半導(dǎo)體層)上， 即可降低接觸窗電阻，并穩(wěn)定地形成接觸窗。實施例8圖45為將多晶硅使用于柵極電極，并將柵極電極予以完全硅化物化時的使用本 發(fā)明的晶體管的平面圖及A-A’的剖面圖。以下使用圖45的晶體管的平面圖及A-A’的剖 面圖說明本實施例。硅襯底1501通過元件分離1502而分離，而于硅襯底上形成有柱狀硅 層(柱狀半導(dǎo)體層)(1505a、1505b)。在柱狀硅層(柱狀半導(dǎo)體層)周圍形成有柵極絕緣膜 (第一絕緣膜)1507及柵極電極(1508a、1508b)。在本實施例中雖使用High_k膜作為柵極 絕緣膜(第一絕緣膜)、及使用經(jīng)完全硅化物化的多晶硅作為柵極電極，也可使用通過氧化 的氧化膜等作為柵極絕緣膜(第一絕緣膜)。柵極電極通過將硅化物材料的濺鍍膜厚最佳 化、或調(diào)整硅化物化條件，而將多晶硅予以完全硅化物化。在柱狀硅層(柱狀半導(dǎo)體層)的底部形成有下部N+擴散層(第一漏極或源極區(qū)域)1503，而在下部N+擴散層(第一漏極或 源極區(qū)域)1503的表面，形成有下部硅化物層1511a以降低寄生電阻。在柱狀硅層(柱狀 半導(dǎo)體層)的上部形成有上面積較柱狀半導(dǎo)體層為大的上部N+擴散層(第二源極或漏極 區(qū)域)(1509a、1509b)。在本實施例中，該上面積較柱狀半導(dǎo)體層為大的上部N+擴散層(第 二源極或漏極區(qū)域)(1509a、1509b)，其上面部分由通過外延硅成長所形成的半導(dǎo)體外延層 所構(gòu)成，而其下面部分由柱狀半導(dǎo)體層的上面的部分所構(gòu)成。上部N+擴散層(第二源極或 漏極區(qū)域)，也可由半導(dǎo)體外延層的一部分或全部所構(gòu)成。半導(dǎo)體外延層隔著硅氮化膜或硅 氮化膜與硅氧化膜的疊層膜等的第二絕緣膜1512而與柵極電極(1508a、1508b)絕緣。由 于鄰接的柱狀硅層(柱狀半導(dǎo)體層)(1505a、1505b)間的距離較既定距離近，因此通過調(diào)整 外延成長膜厚，而將鄰接的柱狀半導(dǎo)體層的上部擴散層予以自行對準(zhǔn)地連接。在上部N+擴 散層(第二源極或漏極區(qū)域)(1509a、1509b)上雖形成有硅化物層(1511b、1511c)，由于此 硅化物層形成于較柱狀硅層(柱狀半導(dǎo)體層)的直徑大的外延硅層(半導(dǎo)體外延層)上， 因此可降低硅化物的細(xì)線效應(yīng)的影響。此外，由于可將硅化物與擴散層的界面的面積取得 較大，因此可降低硅化物與擴散層間的界面電阻。此外，關(guān)于形成于柱狀硅層(柱狀半導(dǎo)體 層)上部的接觸窗(1515、1516)，在將在上部N+擴散層(第二源極或漏極區(qū)域)上面所形 成的硅化物層(1511b、1511c)形成較接觸窗(1515、1516)的直徑為大時，即使在接觸窗蝕 刻時進行過度蝕刻，仍可防止接觸窗與柵極短路。形成于柱狀硅層(柱狀半導(dǎo)體層)上部 的接觸窗(1515、1516)經(jīng)由配線層1520而連接于一方的源極漏極端子，而形成于柱狀硅層 (柱狀半導(dǎo)體層)下部的接觸窗1518經(jīng)由配線層1522而連接于另一方的源極漏極端子，而 在從柵極電極延伸的柵極配線1508上所形成的接觸窗1517經(jīng)由配線層1521而連接于柵 極端子。另外，本實施例的制造方法與實施例1相同，即使在使用S0I襯底時，也可使用與 實施例4相同的制造方法。 在將經(jīng)完全硅化物化的多晶硅使用于柵極電極的本實施例中，也可如圖3所示對 于多個柱狀硅層(柱狀半導(dǎo)體層)，以較柱狀硅層(柱狀半導(dǎo)體層)數(shù)量少的個數(shù)的接觸窗 來連接多個柱狀硅層(柱狀半導(dǎo)體層)上部與配線層。 再者，也可如圖4所示將接觸窗配置在所連接的上部N+擴散層(第二源極或漏極 區(qū)域)上的與柱狀硅層(柱狀半導(dǎo)體層)間對應(yīng)的位置。在此，接觸窗為接觸窗的軸不僅 位于連結(jié)柱狀硅層(柱狀半導(dǎo)體層)的軸與軸的線段上，也可位于柱狀硅層(柱狀半導(dǎo)體 層)的軸與軸之間的區(qū)域。通過此構(gòu)成，也可增大配線層與其他配線間的空間，因此可使配 線的布線容易。 此外，如圖5所示，通過將與襯底主面平行的剖面的面積較其他接觸窗大的接觸 窗形成較柱狀硅層(柱狀半導(dǎo)體層)個數(shù)少的個數(shù)在多個柱狀硅層(柱狀半導(dǎo)體層)上， 即可降低接觸窗電阻，并穩(wěn)定地形成接觸窗。
權(quán)利要求
一種半導(dǎo)體器件，具備MOS晶體管，其特征在于，具備柱狀半導(dǎo)體層；第一漏極或源極區(qū)域，形成于所述柱狀半導(dǎo)體層的底部；柵極電極，隔著第一絕緣膜形成以包圍該柱狀半導(dǎo)體層的側(cè)壁；外延半導(dǎo)體層，形成于所述柱狀半導(dǎo)體層上面上部；及第二源極或漏極區(qū)域，至少形成于所述外延半導(dǎo)體層；所述第二源極或漏極區(qū)域的上面的面積，較所述柱狀半導(dǎo)體層的上面的面積為大。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，在所述第二漏極或源極區(qū)域的上 面形成有硅化物層。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述硅化物層、與所述第二漏極或 源極區(qū)域的接觸面積較所述柱狀半導(dǎo)體層的上面的面積為大。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述M0S晶體管由至少兩個柱狀半 導(dǎo)體層所構(gòu)成，而在該至少兩個柱狀半導(dǎo)體層上部所形成的所述外延半導(dǎo)體層彼此相互連 接，而成為共通的源極或漏極區(qū)域。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，形成于所述硅化物層上的接觸窗 的面積較所述硅化物層的上面的面積為小。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，在形成于所述至少兩個柱狀半導(dǎo) 體層上部的所述外延半導(dǎo)體層上所形成的接觸窗的數(shù)量，較所述柱狀半導(dǎo)體層的數(shù)量為 少。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，至少一個接觸窗形成于彼此連接 的所述外延半導(dǎo)體層上，而該至少一個接觸窗包含配置在彼此連接的所述外 延半導(dǎo)體層上 的對應(yīng)所述至少兩個柱狀半導(dǎo)體層之中的一個柱狀半導(dǎo)體層及與其鄰接的柱狀半導(dǎo)體層 之間的位置的接觸窗。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，在所述彼此連接的所述外延半導(dǎo) 體層上所形成的接觸窗之中的至少一個接觸窗的與所述基板的主面平行的剖面面積大小， 較其他接觸窗為大。
9.一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件具備M0S晶體管，該制造方法的特征在 于，具備準(zhǔn)備在上方形成有多個柱狀半導(dǎo)體層的襯底的步驟； 在所述柱狀半導(dǎo)體層的底部形成第一漏極或源極區(qū)域的步驟； 之后在表面形成第一絕緣膜的步驟； 在所述第一絕緣膜上形成導(dǎo)電膜的步驟；至少將所述導(dǎo)電膜進行回蝕，而將所述柱狀半導(dǎo)體層側(cè)面的所述導(dǎo)電膜形成為柵極長 度的高度的步驟；通過蝕刻將所述導(dǎo)電膜及所述第一絕緣膜選擇性地去除，而形成在所述柱狀半導(dǎo)體層 周圍所形成的柵極電極及從該柵極電極所延伸的柵極配線的步驟；在多個所述柱狀半導(dǎo)體層的至少一個上面上部，形成其上面面積較所述柱狀半導(dǎo)體層 的上面的面積為大的外延層的步驟；及在所述外延層與所述柱狀半導(dǎo)體層，形成與形成于所述襯底上的第一漏極或源極區(qū)域相同導(dǎo)電型的第二源極或漏極區(qū)域的步驟。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其特征在于，通過調(diào)整外延成長的 成膜條件，僅對于以既定間隔以下鄰接的構(gòu)成M0S晶體管的多個所述柱狀半導(dǎo)體層，在構(gòu) 成M0S晶體管的多個所述柱狀半導(dǎo)體層的上面上部所形成的所述外延層的至少兩個，自行 對準(zhǔn)地彼此連接，而形成為共通的源極或漏極區(qū)域。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件具備MOS晶體管，包含柱狀半導(dǎo)體層；第一漏極或源極區(qū)域，形成于所述柱狀半導(dǎo)體層的底部；柵極電極，隔著第一絕緣膜形成以包圍該柱狀半導(dǎo)體層的側(cè)壁；外延半導(dǎo)體層，形成于所述柱狀半導(dǎo)體層上面上部；及第二源極或漏極區(qū)域，至少形成于所述外延半導(dǎo)體層；所述第二源極或漏極區(qū)域的上面的面積，較所述柱狀半導(dǎo)體層的上面的面積為大。本發(fā)明可降低柱狀硅層上部的硅化物的細(xì)線效應(yīng)。此外，通過降低硅化物與上部擴散層間的界面電阻，可改善晶體管特性。此外，可實現(xiàn)不會產(chǎn)生接觸窗與柵極間的短路的構(gòu)造。
文檔編號H01L27/092GK101877353SQ20101017143
公開日2010年11月3日 申請日期2010年4月28日 優(yōu)先權(quán)日2009年4月28日
發(fā)明者新井紳太郎, 舛岡富士雄 申請人:日本優(yōu)尼山帝斯電子株式會社