專利名稱：一種esd器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種可減小器件尺寸的ESD器件。
背景技術(shù)：
隨著集成電路制造工藝水平進(jìn)入集成電路線寬的深亞微米時代，集成電路中的 MOS元件都采用LDD結(jié)構(gòu)(Lightly Doped Drain)，并且硅化物工藝已廣泛應(yīng)用于MOS元件 的擴(kuò)散層上，同時為了降低柵極多晶的擴(kuò)散串聯(lián)電阻，采用了多晶化合物的制造工藝。此外 隨著集成電路元件的縮小，MOS元件的柵極氧化層厚度越來越薄，這些制造工藝的改進(jìn)可大 幅度提高集成電路內(nèi)部的運(yùn)算速度，并可提高電路的集成度。但是這些工藝的改進(jìn)帶來了 一個很大的弊端，即深亞微米集成電路更容易遭受到靜電沖擊而失效，從而造成產(chǎn)品的可 靠性下降。靜電在芯片的制造、封裝、測試和使用過程中無處不在，積累的靜電荷以幾安培或 幾十安培的電流在納秒到微秒的時間里釋放，瞬間功率高達(dá)幾百千瓦，放電能量可達(dá)毫焦 耳，對芯片的摧毀強(qiáng)度極大。所以芯片設(shè)計中靜電保護(hù)模塊的設(shè)計直接關(guān)系到芯片的功能 穩(wěn)定性，極為重要。隨著工藝的發(fā)展，器件特征尺寸逐漸變小，柵氧也成比例縮小。二氧化 硅的介電強(qiáng)度近似為8X 106V/cm，因此厚度為IOnm的柵氧擊穿電壓約為8V左右，盡管該擊 穿電壓比3. 3V的電源電壓要高一倍多，但是各種因素造成的靜電，一般其峰值電壓遠(yuǎn)超過 8V;而且隨著多晶硅金屬化(Polyside)、擴(kuò)散區(qū)金屬化(Silicide)、多晶硅與擴(kuò)散區(qū)均金 屬化(Salicid)等新工藝的使用，器件的寄生電阻減小，ESD保護(hù)能力大大減弱。ESD是指靜電放電(Electrostatic Discharge,簡稱ESD)，因ESD產(chǎn)生的原因及其對集成電路放電的方式不同，表征ESD現(xiàn)象通常有4種模型人體模型HBM (Human Body Model)、機(jī)器模型 MM (Machine Model)和帶電器件模型 CDM (charged Device Model)和電 場感應(yīng)模型FIM (Field Induced Model)。HBM放電過程會在幾百納秒內(nèi)產(chǎn)生數(shù)安培的瞬 間放電電流;MM放電的過程更短，在幾納秒到幾十納秒之內(nèi)會有數(shù)安培的瞬間放電電流產(chǎn) 生。CDM放電過程更短，對芯片的危害最嚴(yán)重，在幾納秒的時問內(nèi)電流達(dá)到十幾安培。ESD引起的失效原因主要有2種熱失效和電失效。局部電流集中而產(chǎn)生的大量的 熱，使器件局部金屬互連線熔化或芯片出現(xiàn)熱斑，從而引起二次擊穿，稱為熱失效，加在柵 氧化物上的電壓形成的電場強(qiáng)度大于其介電強(qiáng)度，導(dǎo)致介質(zhì)擊穿或表面擊穿，稱為電失效。 ESD引起的失效有3種失效模式，分別是硬失效、軟失效以及潛在失效，所謂硬失效是指物 質(zhì)損傷或毀壞，所謂軟失效是指邏輯功能的臨時改變，所謂潛在失效是指時間依賴性失效。為了防止集成電路產(chǎn)品因ESD而造成失效，集成電路產(chǎn)品通常必須使用具有高性 能、高耐受力的ESD保護(hù)器件。MOS管作為ESD防護(hù)器件廣泛被業(yè)界采用，為了提高ESD性 能，目前采取的辦法是增加ESD注入(ESD implant)及金屬硅化物阻擋層SAB/SB (Salicide Blocking)等方法。ESD implant可以選擇摻雜類型，常用的元素有硼(Boron)和砷 (Arsenic)或磷(Phosphorus)。硼為受主雜質(zhì)P+，砷和磷為施主雜質(zhì)N+。某些代工廠只提 供摻硼元素的ESD implant，所以又稱為PESD。SAB工藝增加一張掩模版定義Salicide區(qū)域，然后通過濺射鈷(cobalt)與硅(silicon)界面反應(yīng)，形成金屬化區(qū)域。這樣，有SAB阻擋的區(qū)域就沒有金屬化而保持高阻狀態(tài)，靜電放電時經(jīng)過大電阻時產(chǎn)生大的壓降，同時電 流減小，達(dá)到提高ESD的保護(hù)能力?，F(xiàn)有的ESD器件的版圖及結(jié)構(gòu)示意圖請參考圖1以及圖2，其中圖1為現(xiàn)有的ESD 器件的版圖示意圖，圖2為現(xiàn)有的ESD器件的結(jié)構(gòu)示意圖，如圖1至圖2所示，該ESD器件 為制作在P阱100中的NMOS器件，在N+摻雜形成源區(qū)101及漏區(qū)103后進(jìn)行了 PESD摻雜， 形成ESD區(qū)域104，并且在柵極101多晶硅及擴(kuò)散區(qū)金屬化時，增加一張掩模版定義SAB區(qū) 域105。為了提高該ESD器件的抗靜電能力，通常需要增加SAB區(qū)域105的寬度X來獲得高 的電阻，從而可以承受高的靜電。但是SAB區(qū)域105的寬度X太大會造成器件面積太大，器 件面積的增加增大了 IC設(shè)計的成本。因此，如何獲得一種器件面積小、抗靜電能力強(qiáng)的ESD器件已成為業(yè)界亟待解決 的技術(shù)問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種ESD器件，以解決現(xiàn)有的ESD器件占用面積太大，成本 太高的問題。為解決上述問題，本發(fā)明提出一種ESD器件，所述ESD器件包括半導(dǎo)體襯底；第一導(dǎo)電類型的半導(dǎo)體阱區(qū)；在所述第一導(dǎo)電類型的半導(dǎo)體阱區(qū)上定義的多晶硅柵極；在所述第一導(dǎo)電類型的半導(dǎo)體阱區(qū)上的柵極兩側(cè)，重?fù)诫s形成的第二導(dǎo)電類型的 源區(qū)和漏區(qū)；在所述漏區(qū)外圍的半導(dǎo)體阱區(qū)上注入形成的第一導(dǎo)電類型的ESD區(qū)域；在所述漏區(qū)兩端注入形成的第一導(dǎo)電類型的補(bǔ)償區(qū)；以及在所述多晶硅柵極與所述源區(qū)及部分漏區(qū)上形成金屬化的硅化物。可選的，所述ESD器件為NMOS器件?？蛇x的，所述第一導(dǎo)電類型的半導(dǎo)體阱區(qū)為P型阱區(qū)，所述第二導(dǎo)電類型的源區(qū) 和漏區(qū)為N+型的源區(qū)和漏區(qū)?？蛇x的，形成所述第一導(dǎo)電類型的ESD區(qū)域的方式為PESD注入。可選的，所述第一導(dǎo)電類型的補(bǔ)償區(qū)為P—型補(bǔ)償區(qū)?？蛇x的，所述第一導(dǎo)電類型的補(bǔ)償區(qū)的擴(kuò)散深度小于所述漏區(qū)的擴(kuò)散深度。本發(fā)明所提供的ESD器件通過在漏區(qū)兩端注入形成與漏區(qū)導(dǎo)電類型相反的補(bǔ)償 區(qū)，從而可以在較小的漏極寬度下獲得較高的電阻，提高了 ESD器件的抗靜電能力，節(jié)約了 芯片的面積，降低了成本。


圖1為現(xiàn)有的ESD器件的版圖示意圖；圖2為現(xiàn)有的ESD器件的結(jié)構(gòu)示意圖；圖3為本發(fā)明提供的ESD器件的版圖示意圖4為本發(fā)明提供的ESD器件的結(jié)構(gòu)示意圖。
具體實(shí)施例方式以下結(jié)合附圖和具體實(shí)施例對本發(fā)明提出的ESD器件作進(jìn)一步詳細(xì)說明。根據(jù)下 面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡化的 形式且均使用非精準(zhǔn)的比率，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。本發(fā)明的核心思想在于，提供一種ESD器件，所述ESD器件通過在漏區(qū)兩端注入形 成與漏區(qū)導(dǎo)電類型相反的補(bǔ)償區(qū)，從而可以在較小的漏極寬度下獲得較高的電阻，提高了 ESD器件的抗靜電能力，節(jié)約了芯片的面積，降低了成本。請參考圖3和圖4，其中，圖3為本發(fā)明提供的ESD器件的版圖示意圖，圖4為本發(fā) 明提供的ESD器件的結(jié)構(gòu)示意圖，如圖3至圖4所示，所述ESD器件包括半導(dǎo)體襯底；第一導(dǎo)電類型的半導(dǎo)體阱區(qū)200 ；在所述第一導(dǎo)電類型的半導(dǎo)體阱區(qū)200上定義的多晶硅柵極201 ；在所述第一導(dǎo)電類型的半導(dǎo)體阱區(qū)200上的多晶硅柵極202兩側(cè)，重?fù)诫s形成的 第二導(dǎo)電類型的源區(qū)201和漏區(qū)203 ；在所述漏區(qū)203外圍的半導(dǎo)體阱區(qū)200上注入形成的第一導(dǎo)電類型的ESD區(qū)域 204 ；在所述漏區(qū)203兩端注入形成的第一導(dǎo)電類型的補(bǔ)償區(qū)206 ；以及在所述多晶硅柵極202與所述源區(qū)201及部分漏區(qū)203上形成金屬化的硅化物， 所述漏區(qū)上未形成金屬化硅化物的區(qū)域SAB205的寬度為X2。其中，所述第一導(dǎo)電類型的補(bǔ)償區(qū)206是通過P+注入形成的P_型補(bǔ)償區(qū)，其擴(kuò)散 深度小于所述漏區(qū)203的擴(kuò)散深度，例如，所述漏區(qū)203的擴(kuò)散深度為0. 2 μ m，所述補(bǔ)償區(qū) 206的擴(kuò)散深度為0. 1 μ m。在本發(fā)明的一個具體實(shí)施例中，所述ESD器件為NMOS器件，所述第一導(dǎo)電類型的 半導(dǎo)體阱區(qū)為P型阱區(qū)，所述第二導(dǎo)電類型的源區(qū)和漏區(qū)為N+型的源區(qū)和漏區(qū)。在本發(fā)明的一個具體實(shí)施例中，形成所述第一導(dǎo)電類型的ESD區(qū)域的方式為PESD注入。一般的，對于0. 18 μ m的半導(dǎo)體工藝來說，采用現(xiàn)有的ESD器件結(jié)構(gòu)，所述SAB105 的最小寬度X1為1.72 μ m，而采用本發(fā)明所提供的ESD器件結(jié)構(gòu)，在保持相同的抗靜電能力 下，所述補(bǔ)償區(qū)206的最小寬度為0. 44 μ m,所述SAB205的最小寬度X2為0. 43 μ m,所述ESD 區(qū)域204的最小寬度為0. 4 μ m。因此采用本發(fā)明所提供的ESD器件，在相同的抗靜電能力 下，所述SAB的最小寬度可從1. 72 μ m減小到低于1 μ m。綜上所述，本發(fā)明提供了一種ESD器件，所述ESD器件通過在漏區(qū)兩端注入形成 與漏區(qū)導(dǎo)電類型相反的補(bǔ)償區(qū)，從而可以在較小的漏極寬度下獲得較高的電阻，提高了 ESD 器件的抗靜電能力，節(jié)約了芯片的面積，降低了成本。顯然，本領(lǐng)域的技術(shù)人員可以對發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神 和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之 內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
一種ESD器件，其特征在于，包括半導(dǎo)體襯底；第一導(dǎo)電類型的半導(dǎo)體阱區(qū)；在所述第一導(dǎo)電類型的半導(dǎo)體阱區(qū)上定義的多晶硅柵極；在所述第一導(dǎo)電類型的半導(dǎo)體阱區(qū)上的柵極兩側(cè)，重?fù)诫s形成的第二導(dǎo)電類型的源區(qū)和漏區(qū)；在所述漏區(qū)外圍的半導(dǎo)體阱區(qū)上注入形成的第一導(dǎo)電類型的ESD區(qū)域；在所述漏區(qū)兩端注入形成的第一導(dǎo)電類型的補(bǔ)償區(qū)；以及在所述多晶硅柵極與所述源區(qū)及部分漏區(qū)上形成金屬化的硅化物。
2.如權(quán)利要求1所述的ESD器件，其特征在于，所述ESD器件為NM0S器件。
3.如權(quán)利要求2所述的ESD器件，其特征在于，所述第一導(dǎo)電類型的半導(dǎo)體阱區(qū)為P型 阱區(qū)，所述第二導(dǎo)電類型的源區(qū)和漏區(qū)為礦型的源區(qū)和漏區(qū)。
4.如權(quán)利要求2所述的ESD器件，其特征在于，形成所述第一導(dǎo)電類型的ESD區(qū)域的方 式為PESD注入。
5.如權(quán)利要求2所述的ESD器件，其特征在于，所述第一導(dǎo)電類型的補(bǔ)償區(qū)為P—型補(bǔ)償區(qū)。
6.如權(quán)利要求2所述的ESD器件，其特征在于，所述第一導(dǎo)電類型的補(bǔ)償區(qū)的擴(kuò)散深度 小于所述漏區(qū)的擴(kuò)散深度。
全文摘要
本發(fā)明公開了一種ESD器件，所述ESD器件通過在漏區(qū)兩端注入形成與漏區(qū)導(dǎo)電類型相反的補(bǔ)償區(qū)，從而可以在較小的漏極寬度下獲得較高的電阻，提高了ESD器件的抗靜電能力，節(jié)約了芯片的面積，降低了成本。
文檔編號H01L23/60GK101800246SQ20101012366
公開日2010年8月11日 申請日期2010年3月12日 優(yōu)先權(quán)日2010年3月12日
發(fā)明者張昊 申請人:上海宏力半導(dǎo)體制造有限公司