專利名稱：一種非易失性存儲器及其設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及半導(dǎo)體存儲器，尤其涉及一種非易失性存儲器及其設(shè)計方法。
背景技術(shù)：
存儲器大致可分為兩大類易失性和非易失性。易失性存儲器在系統(tǒng)關(guān)閉時立即失去存儲在內(nèi)的信息；它需要持續(xù)的電源供應(yīng)以維持?jǐn)?shù)據(jù)。大部分隨機(jī)存儲器都屬于此類。非易失性存儲器在系統(tǒng)關(guān)閉或無電源供應(yīng)時仍能保持?jǐn)?shù)據(jù)信息。 —個浮柵型非易失性存儲器(NVM)器件通常也是一個MOS晶體管，該MOS晶體管擁有一個源極(Source)，一個漏極(Drain)和一個柵極(Gate)，它與一般M0S管的結(jié)構(gòu)不同的是，柵極包括兩個部分浮柵(Floating Gate)和控制柵(Control Gate)。浮柵位于柵極氧化層和極間氧化層之間，極間氧化層用于隔絕浮柵，兩種氧化層的成份可以是氧-氮-氧(0-N-0)或二氧化硅(Si02)?？刂茤排c浮柵之間是一層?xùn)艠O氧化層，控制柵和外部的電極相連接。 浮柵型非易失性存儲器通過將電荷保存在浮柵中，實現(xiàn)對數(shù)據(jù)信息的存儲。例如，在進(jìn)行寫操作時，在控制柵上施加電壓，通過控制柵與浮柵之間的電容耦合作用，使控制柵與其它諸如源極、漏極或溝道區(qū)域之間建立一個電勢差，通過該電勢差在浮柵中放置電荷，來完成整個寫操作過程。 隨著集成電路技術(shù)的迅速發(fā)展，集成電路器件的尺寸越來越小，從而使得片上系統(tǒng)(SoC， System On Chip)也越來越普及。而S0C中相當(dāng)重要的一個模塊就是非易失性存儲器。為了給SoC提供多種功能，許多不同功能的模塊必須集成在一個芯片上。然而，非易失性存儲器的制造需要采用特殊工藝，它有別于目前SoC制造過程中主要采用的邏輯工藝。邏輯工藝是大多數(shù)集成電路(IC， Integrated Circuits)設(shè)計者普遍使用的主流工藝。由于制造非易失性存儲器所需采用的特殊工藝不常使用，因此，如果采用該特殊工藝來開發(fā)和制造S0C器件，將耗費(fèi)大量成本，必將使所制造出的S0C器件的價格比采用邏輯工藝制造的S0C器件要昂貴很多。 盡管可以為了方便地制造非易失性存儲器，而運(yùn)用該特殊工藝來制造整個SOC，但所付出的代價是大大降低其它邏輯器件的性能。另外，許多ic設(shè)計者并不像了解傳統(tǒng)的邏輯工藝那樣熟悉這種特殊工藝，因此，運(yùn)用該特殊工藝來制造整個S0C的方法增加了設(shè)計風(fēng)險和復(fù)雜度，更糟糕的還有高成本和滯后的技術(shù)支持。其中，滯后的技術(shù)支持將造成整個SoC開發(fā)時間上的延誤，而造成滯后的技術(shù)支持的主要原因是因為在半導(dǎo)體制造行業(yè)還沒有廣泛地使用這種特殊工藝。 目前，已經(jīng)推出不少兼顧設(shè)計非易失性存儲器的特殊工藝和傳統(tǒng)邏輯工藝的S0C制造解決方案。例如，采用一對P型金屬氧化物半導(dǎo)體(PM0S， P typeMetal-Oxide
4Semiconductor)禾口 N型金屬氧化物半導(dǎo)體(腦S，N typeMetal-Oxide Semiconductor)晶體管，將它們的柵極連接起來并懸浮，形成用于存儲電荷的浮柵。通過PM0S和NM0S晶體管的溝道或其它物理效應(yīng)實現(xiàn)激活編程和擦除功能。但是，為了避免在高電平操作時PMOS和NMOS晶體管之間容易發(fā)生的閂鎖現(xiàn)象，不得不將這種存儲器件設(shè)計成大尺寸，而大尺寸的設(shè)計將造成PMOS和NMOS晶體管內(nèi)部電容的增大，進(jìn)而影響到保證存儲器正常工作的NMOS和PMOS晶體管的電容比。此外，由于NMOS和PMOS的工作模式不同，其中，NMOS晶體管為累加模式，PMOS晶體管為反相模式，二者都會產(chǎn)生非線性電容，這種非線性電容將直接影響該存儲器的存儲性能，因此，需要添加額外的電路并給予特別的注意才能獲得該存儲器件所需的線性特性。 其它的方法還有利用軟擊穿和硬擊穿效應(yīng)來獲得一連串不同的電阻，以便存儲值能被加以區(qū)分和識別。然而，鑒于擊穿操作過程中的控制難度和一些未知效應(yīng)，通過利用軟擊穿和硬擊穿效應(yīng)設(shè)計的非易失性存儲器的可編程次數(shù)將十分有限。 因此，對非易失性存儲器的設(shè)計，在嘗試保證存儲單元的緊湊性和可靠性的同時，應(yīng)盡量與邏輯工藝一致，盡可能地克服上述現(xiàn)有技術(shù)設(shè)計初期的缺陷。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種非易失性存儲器及其設(shè)計方法，通過本發(fā)
明為用戶提供一套成本投入小、存儲性能優(yōu)越、基于現(xiàn)有邏輯工藝的非易失性存儲器設(shè)計制造解決方案。 本發(fā)明提供了一種非易失性存儲器，包括提供源極、漏極和浮柵的多層，該多層包含為存儲器提供互連線的多層金屬層。其中至少兩層金屬層電容性耦合，為浮柵提供電容。
該非易失性存儲器中所述電容為控制柵。 該非易失性存儲器還包括通孔，用于連接兩層以上用來形成電容器的金屬層。 該非易失性存儲器中多層金屬層之間電性絕緣。 該非易失性存儲器中的控制柵包括多個電容。 該非易失性存儲器中的多個電容由兩層以上的金屬層形成。 該非易失性存儲器還包括另一個電容，該電容由另一金屬層與多層金屬層中的一
層形成，該電容與其它多層金屬層形成的電容耦合。 該非易失性存儲器中的浮柵和多個電容器耦合。 該非易失性存儲器采用P型金屬氧化物半導(dǎo)體晶體管或N型金屬氧化物半導(dǎo)體晶體管。
本發(fā)明還提供了一種非易失性存儲器設(shè)計方法，包括 提供形成源極、漏極和浮柵的多層，該多層包含為存儲器提供互連線的多層金屬
層。其中至少兩層金屬層電容性耦合，為浮柵提供電容。
該方法進(jìn)一步包括提供用于連接至少兩層金屬層的通孔。 本發(fā)明所述的非易失性存儲器及設(shè)計方法，通過將金屬層結(jié)構(gòu)作為本發(fā)明中非易失性存儲器的控制柵結(jié)構(gòu)，從而節(jié)省了一層用于控制柵的多晶硅，進(jìn)而節(jié)省了制造成本；通過將金屬線間的耦合電容取代現(xiàn)有技術(shù)中控制柵與浮柵間的耦合電容成為存儲器實現(xiàn)存儲功能的主要電容，從而獲得一個有利于提高非易失性存儲器存儲性能的較佳電容比；
5通過增大氧化層厚度，使本發(fā)明中非易失性存儲器的制造工藝與輸入/輸出(1/0， Input/Output)器件一致；達(dá)到為用戶提供一套成本投入小、存儲性能優(yōu)越、基于現(xiàn)有邏輯工藝的非易失性存儲器設(shè)計制造解決方案的有益效果。


圖1為本發(fā)明中第一種PM0S類型非易失性可編程存儲單元的典型示意 圖2為本發(fā)明中第一種NMOS類型非易失性可編程存儲單元的典型示意 圖3為本發(fā)明中非易失性可編程存儲單元的俯視圖； 圖4為本發(fā)明中第二種PMOS類型非易失性可編程存儲單元的典型示意 圖5為本發(fā)明中第二種NMOS類型非易失性可編程存儲單元的典型示意圖。
具體實施例方式
本發(fā)明所述的非易失性存儲器及設(shè)計方法，結(jié)構(gòu)設(shè)計上仍然運(yùn)用IC制造業(yè)中首
選的邏輯工藝；利用材料原有分層的幾何優(yōu)勢以及在亞微米工藝過程中尺寸減小導(dǎo)致金屬
線間能夠產(chǎn)生較大耦合電容的優(yōu)勢，改變現(xiàn)有技術(shù)中浮柵型非易失性存儲器的柵極結(jié)構(gòu)，
將金屬層結(jié)構(gòu)作為本發(fā)明中非易失性存儲器的控制柵結(jié)構(gòu)，并適當(dāng)改變現(xiàn)有技術(shù)中的浮柵
結(jié)構(gòu)，將金屬線間產(chǎn)生的較大的耦合電容取代現(xiàn)有技術(shù)中控制柵與浮柵間的耦合電容而成
為存儲器實現(xiàn)存儲功能的主要電容，為用戶提供一套成本投入小、存儲性能優(yōu)越、基于現(xiàn)有
邏輯工藝的非易失性存儲器設(shè)計制造解決方案。 下面結(jié)合附圖來說明本發(fā)明的具體實施方式
。 由于現(xiàn)代先進(jìn)的集成電路設(shè)計與制造工藝技術(shù)，集成電路器件的尺寸越來越小，其內(nèi)部的金屬線寬也越來越小，由于金屬線寬的不斷減小，造成金屬線之間的耦合電容的不斷增大和器件內(nèi)部板極電容的不斷減小，從而使金屬線間耦合電容逐漸成為器件內(nèi)部電容的主要部分。例如，在典型的0. 25um工藝中，最小的金屬線間距僅為0. 3咖，在典型的0. 18um工藝中，最小的金屬線間距僅為0. 23um。當(dāng)金屬線間距的從O. 3um減小到0. 23um時，相同層金屬線之間的耦合電容將增加30%。由此看來，隨著集成電路器件尺寸的越來越
小，相同層的金屬線間生成的耦合電容將超過柵極內(nèi)部的耦合電容，因此，將金屬層結(jié)構(gòu)作為本發(fā)明中非易失性存儲器的控制柵結(jié)構(gòu)，并適當(dāng)改變現(xiàn)有技術(shù)中的浮柵結(jié)構(gòu)，使得金屬
線間產(chǎn)生的較大的耦合電容取代現(xiàn)有技術(shù)中柵極中的耦合電容而成為存儲器實現(xiàn)存儲功能的主要電容，從而為可編程存儲單元進(jìn)行特定的存儲器操作提供更加恰當(dāng)?shù)碾娙荼?。該電容比的定義為在一個可編程單元中，控制柵與浮柵之間的電容值除以浮柵與MOS晶體管襯底之間的電容值，所得比值即為電容比。通常情況下，該電容比的比值范圍為[5，10]。
本發(fā)明的特性和優(yōu)點可根據(jù)以下附圖和說明得以更好的理解。參照本發(fā)明結(jié)構(gòu)，圖1為本發(fā)明中第一種PM0S類型非易失性可編程存儲單元的典型示意圖，圖中包括配置有電容的控制柵100和具有浮柵102的PM0S型浮柵存儲單元101。該P(yáng)M0S型浮柵存儲單元101包含一個PM0S晶體管，該P(yáng)M0S晶體管包括N型襯底103、形成源極和漏極的p型離子擴(kuò)散區(qū)104。浮柵102包含二氧化硅(Si02)層108、多晶硅(Poly)層107，多晶硅層107通過接觸孔(contact) 105與第一金屬層109相連，第一金屬層(Ml) 109通過第一通孔(via1)119與第二金屬層(via 2)111相連。浮柵102被絕緣層包圍?？刂茤?00包括第一金屬層110、第二金屬層112和第三金屬層(via 3)114。第一金屬層110通過第一通孔118與 第二金屬層112連接。第二通孔120第二金屬層112通過第二通孔120與第三金屬層114 連接。第一金屬層110和第二金屬層112將浮柵102包圍，第三金屬層114將整個存儲單 兀覆蓋。 通過本發(fā)明中由于電容是由金屬層之間耦合形成，該電容隨著工藝尺寸的減少而 增大。另外，金屬層之間的耦合電容比MOS管中控制柵與浮柵間的耦合電容具有更好的線 性和穩(wěn)定性。 圖2為本發(fā)明中第一種NM0S類型非易失性可編程存儲單元的典型示意圖，圖中包 括配置有電容的控制柵200和具有浮柵202的NMOS型浮柵存儲單元201。浮柵存儲單元 201包含一個NMOS器件，它由p型襯底203、源極和漏極的n型離子擴(kuò)散區(qū)204組成。浮柵 202包括二氧化硅層208、多晶硅層207，多晶硅層207通過接觸孔205與第一金屬層209相 連。第一金屬層209通過第一通孔219與第二金屬層211連接。浮柵202被絕緣層包圍。 控制柵200包括第一金屬層210、第二金屬層212和第三金屬層214。第一金屬層210通過 第一通孔218與第二金屬層212連接。第二金屬層212通過第二通孔220與第三金屬層 214連接。第一金屬層210和第二金屬層212將浮柵202包圍，第三金屬層214將整個存儲 單兀覆蓋。 圖3為本發(fā)明中非易失性可編程存儲單元結(jié)構(gòu)的俯視圖。結(jié)合圖1，圖3中包括第 一金屬層109、第二金屬層lll，接觸孔105和第一通孔119、多晶硅層107和p型離子擴(kuò)散 區(qū)104。從俯視圖上可以看出，第一金屬層110和第二金屬層112包圍了浮柵102。由于第 三金屬層114覆蓋了整個存儲單元，為了將圖中的各部分表述清楚，該俯視圖未給出第三 金屬層114。由于圖1對PMOS型非易失性可編程存儲單元結(jié)構(gòu)進(jìn)行描述，圖2對NMOS型非 易失性可編程存儲單元結(jié)構(gòu)進(jìn)行描述，二者僅僅是晶體管類型上不同，在結(jié)構(gòu)上完全一致， 因此，圖3也可以作為對圖2中NMOS型非易失性可編程存儲單元結(jié)構(gòu)的俯視圖。
結(jié)合本發(fā)明的另一種結(jié)構(gòu)，圖4為本發(fā)明中第二種PM0S類型非易失性可編程存儲 單元的典型示意圖，該單元包含配置有電容的控制柵400和具有浮柵402的PMOS類型浮柵 存儲單元401。浮柵存儲單元401包含PMOS器件，它由n型襯底和源極和漏極的p型離子 擴(kuò)散區(qū)404組成。浮柵402包括二氧化硅層408、多晶硅層407，多晶硅層407通過接觸孔 405與第一金屬層409相連。浮柵402被絕緣層包圍著?？刂茤?00包括第一金屬層410， 它和浮柵402電容性耦合。隨著線寬不斷減小，金屬之間的電容增大以形成控制柵400。
圖5為本發(fā)明中第二種NMOS類型非易失性可編程存儲單元的典型示意圖。NMOS 類型的非易失性存儲器包括配置有電容的控制柵500和具有浮柵502的NMOS類型的浮柵 存儲器501。浮柵存儲單元501包括NMOS器件，該器件由p型襯底503和源極和漏極的n 型離子擴(kuò)散區(qū)504組成。浮柵502包括二氧化硅層508、多晶硅層507，多晶硅層507通過 接觸孔505與第一金屬層509相連。浮柵502被絕緣層包圍著?？刂茤?00包含第一金屬 層510，它和浮柵502電容性耦合。隨著線寬不斷減小，金屬之間的電容可伸縮以形成控制 柵500。 根據(jù)本發(fā)明的另一種結(jié)構(gòu)，擴(kuò)散層104，204，404或504用來提供包含位線在內(nèi)的
存儲器的互連，從而使金屬層可以更好地與互連線隔絕，進(jìn)而更充分地提供電容。 本發(fā)明中的可編程單元可以采用基于邏輯工藝的PMOS器件。通常，邏輯工藝至少提供兩類器件核心器件和1/0器件。其中，I/0器件中氧化層的厚度比核心器件中氧化層
的厚度要大。如使用1/0器件的可編程單元，它的氧化層的厚度通常大于70埃。另外，1/0 器件的運(yùn)行電平也比核心器件的運(yùn)行電平要高。1/0器件的運(yùn)行電平一般為3. 3V，而核心 器件的運(yùn)行電平一般為1.8V。為了滿足邏輯工藝的要求，本發(fā)明通過增大可編程單元的氧 化層的厚度，如0. 18um和0. 13um的器件制造工藝中，在制造過程中，增大可編程單元的氧 化層的厚度，使其達(dá)到與1/0器件的氧化層的厚度一致。氧化層厚度的增加也使可編程單 元的運(yùn)行電平由1. 8V上升到I/0器件的運(yùn)行電平3. 3V，從而使本發(fā)明中可編程單元能夠滿 足現(xiàn)有邏輯工藝的要求。 從前述內(nèi)容可以看出，本發(fā)明的非易失性存儲器利用了縮小的尺寸和相互靠近的 金屬層耦合出來的電容，為控制浮柵上的電荷提供了控制柵電容。本發(fā)明所述的PMOS和 NMOS型晶體管可用其它類型的晶體管代替。 以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精 神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
一種非易失性存儲器，包括源極、漏極、浮柵和控制柵，其特征在于，所述浮柵包括二氧化硅層、多晶硅層和第一金屬層的第一部分；其中，所述多晶硅層通過接觸孔與所述第一金屬層的第一部分相連接；所述控制柵包括所述第一金屬層的第二部分和第三部分；其中，所述第一金屬層的第二部分和第三部分與所述第一金屬層的第一部分之間電性絕緣，形成耦合電容。
2. 根據(jù)權(quán)利要求1所述的非易失性存儲器，其特征在于，所述非易失性存儲器包括P型 金屬氧化物半導(dǎo)體晶體管或N型金屬氧化物半導(dǎo)體晶體管。
3. —種非易失性存儲器設(shè)計方法，所述非易失性存儲器包括源極、漏極、浮柵和控制 柵，其特征在于，將二氧化硅層、多晶硅層和第一金屬層的第一部分形成所述浮柵；其中，將所述多晶硅 層通過接觸孔與所述第一金屬層的第一部分相連接；將所述第一金屬層的第二部分和第三部分形成所述控制柵；其中，所述第一金屬層的第二部分和第三部分與所述第一金屬層的第一部分之間電性 絕緣，形成耦合電容。
4. 根據(jù)權(quán)利要求3所述的方法，其特征在于，所述存儲器采用P型金屬氧化物半導(dǎo)體晶 體管或N型金屬氧化物半導(dǎo)體晶體管。
5. —種非易失性存儲器，包括提供源極、漏極、浮柵和控制柵，其特征在于， 所述浮柵包括二氧化硅層、多晶硅層、第一金屬層的第一部分和第二金屬層的第一部分；其中，所述多晶硅層通過接觸孔與所述第一金屬層的第一部分相連接，所述第一金屬層 的第一部分通過通孔與所述第二金屬層的第一部分相連接；所述控制柵包括所述第一金屬層的第二部分、所述第一金屬層的第三部分、所述第二 金屬層的第二部分、所述第二金屬層的第三部分、和所述第三金屬層；其中，所述第一金屬 層的第二部分通過通孔與所述第二金屬層的第二部分相連接，所述第一金屬層的第三部分 通過通孔與所述第二金屬層的第三部分相連接，所述第二金屬層的第二部分和第三部分分 別通過通孔與所述第三金屬層相連接；其中，所述第一金屬層的第二部分和第三部分與所述第一金屬層的第一部分之間電性 絕緣，形成第一電容耦合；所述第二金屬層的第二部分和第三部分與所述第二金屬層的第 一部分之間電性絕緣，形成第二電容耦合。
6. 根據(jù)權(quán)利要求5所述的非易失性存儲器，其特征在于，所述第一金屬層、第二金屬 層、第三金屬層之間電性絕緣。
7. 根據(jù)權(quán)利要求5所述的非易失性存儲器，其特征在于，所述非易失性存儲器包括P型 金屬氧化物半導(dǎo)體晶體管或N型金屬氧化物半導(dǎo)體晶體管。
8. —種非易失性存儲器設(shè)計方法，所述非易失性存儲器包括源極、漏極、浮柵和控制 柵，其特征在于，將二氧化硅層、多晶硅層、第一金屬層的第一部分和第二金屬層的第一部分形成所述 浮柵；其中，將所述多晶硅層通過接觸孔與所述第一金屬層的第一部分相連接，將所述第一 金屬層的第一部分通過通孔與所述第二金屬層的第一部分相連接；將所述第一金屬層的第二部分、所述第一金屬層的第三部分、所述第二金屬層的第二部分、所述第二金屬層的第三部分、和所述第三金屬層形成所述控制柵；其中，所述第一金 屬層的第二部分通過通孔與所述第二金屬層的第二部分相連接，所述第一金屬層的第三部 分通過通孔與所述第二金屬層的第三部分相連接，所述第二金屬層的第二部分和第三部分 分別通過通孔與所述第三金屬層相連接；其中，所述第一金屬層的第二部分和第三部分與所述第一金屬層的第一部分之間電性 絕緣，形成第一電容耦合；所述第二金屬層的第二部分和第三部分與所述第二金屬層的第 一部分之間電性絕緣，形成第二電容耦合。
9. 根據(jù)權(quán)利要求8所述的方法，其特征在于，使所述第一金屬層、第二金屬層、第三金 屬層之間電性絕緣。
10. 根據(jù)權(quán)利要求9所述的方法，其特征在于，所述非易失性存儲器采用P型金屬氧化 物半導(dǎo)體晶體管或N型金屬氧化物半導(dǎo)體晶體管。
全文摘要
本發(fā)明公開了一種非易失性存儲器及其設(shè)計方法，包括一種非易失性存儲器，包括源極、漏極、浮柵和控制柵，其中，所述浮柵包括二氧化硅層、多晶硅層和第一金屬層的第一部分；其中，所述多晶硅層通過接觸孔與所述第一金屬層的第一部分相連接；所述控制柵包括所述第一金屬層的第二部分和第三部分；其中，所述第一金屬層的第二部分和第三部分與所述第一金屬層的第一部分之間電性絕緣，形成耦合電容。通過本發(fā)明為用戶提供了一套成本投入小、存儲性能優(yōu)越、基于現(xiàn)有邏輯工藝的非易失性存儲器設(shè)計制造解決方案。
文檔編號H01L27/115GK101783352SQ20101010532
公開日2010年7月21日 申請日期2007年5月30日 優(yōu)先權(quán)日2007年5月30日
發(fā)明者朱一明 申請人:北京芯技佳易微電子科技有限公司