專利名稱：用于包括雙溝道晶體管的sram單元的本體觸點(diǎn)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路的制造，尤其涉及能夠擴(kuò)展晶體管器件的功能的晶體管架 構(gòu)，從而以節(jié)省空間的方式提供形成靜態(tài)RAM單元等的潛力。
背景技術(shù)：
目前，在例如微處理器、儲(chǔ)存設(shè)備等集成電路中，在有限的芯片面積上設(shè)置并運(yùn)行 有大量的電路元件，尤其是晶體管。盡管近幾十年來已在增加電路元件的性能以及縮小其 特征尺寸方面取得了極大的進(jìn)步，但增強(qiáng)電子器件功能性的持續(xù)需求迫使半導(dǎo)體廠商不斷 縮小電路元件的尺寸并提高電路元件的運(yùn)行速度。不過，特征尺寸的持續(xù)縮小要求在重新 設(shè)計(jì)制程技術(shù)、開發(fā)新的制程策略及工具方面做出巨大努力，以符合新的設(shè)計(jì)規(guī)則。一般而 言，在包括復(fù)雜邏輯部分的復(fù)雜電路中，考慮設(shè)備性能和/或功耗和/或成本效益，MOS技 術(shù)是目前優(yōu)選的制程技術(shù)。在使用MOS技術(shù)制造的包括邏輯部分的集成電路中設(shè)有大量場(chǎng) 效應(yīng)晶體管(field effect transistor ;FET)，其通常以開關(guān)模式工作，亦即，該些器件表 現(xiàn)為高導(dǎo)通狀態(tài)(開狀態(tài)；on-state)和高阻抗?fàn)顟B(tài)(關(guān)狀態(tài)；off-state)。該場(chǎng)效應(yīng)晶體 管的狀態(tài)由柵極電極控制，在向該柵極電極施加適當(dāng)?shù)目刂齐妷汉?，該柵極電極可影響形 成于漏極端和源極端之間的溝道區(qū)的導(dǎo)電性?；趫?chǎng)效應(yīng)晶體管可創(chuàng)建更復(fù)雜的電路元件。例如，寄存器、靜態(tài)RAM(隨機(jī)存取 存儲(chǔ)器；random access memory)以及動(dòng)態(tài)RAM單元等形式的儲(chǔ)存元件是復(fù)雜邏輯電路的 重要組成部分。例如，在復(fù)雜CPU內(nèi)核運(yùn)行期間需要臨時(shí)儲(chǔ)存并檢索大量數(shù)據(jù)，其中，儲(chǔ)存 元件的運(yùn)行速度和容量顯著影響該CPU的總體性能。依據(jù)復(fù)雜集成電路中使用的存儲(chǔ)器階 層架構(gòu)使用不同類型的存儲(chǔ)元件。例如，寄存器和靜態(tài)RAM單元由于其優(yōu)越的訪問時(shí)間而 通常用于CPU內(nèi)核中，而與寄存器或靜態(tài)RAM單元相比，由于動(dòng)態(tài)RAM元件增加了位密度 (bit density)，因而將其優(yōu)先用作工作存儲(chǔ)器。在其他應(yīng)用中，經(jīng)常將擴(kuò)展靜態(tài)RAM器件用 于各種的電子設(shè)備中，其中，該些靜態(tài)RAM元件還要滿足低功耗和高信息儲(chǔ)存密度等要求。 通常，動(dòng)態(tài)RAM單元包括儲(chǔ)存電容和單個(gè)晶體管，不過，其中需要復(fù)雜存儲(chǔ)器管理系統(tǒng)以定 期刷新該儲(chǔ)存電容中儲(chǔ)存的電荷，否則其會(huì)由于不可避免的漏電流而丟失。盡管DRAM器件 的位密度可能很高，但必須結(jié)合周期性的刷新脈沖向儲(chǔ)存電容充放電荷，因而導(dǎo)致該些器 件在速度和功耗方面的效率低于靜態(tài)RAM單元。另一方面，靜態(tài)RAM單元需要復(fù)數(shù)晶體管 元件以便能夠儲(chǔ)存信息位。為了減少靜態(tài)RAM單元中晶體管元件的數(shù)量，業(yè)界提議使用與傳統(tǒng)場(chǎng)效應(yīng)晶體管 相比具有增加功能性的場(chǎng)效應(yīng)晶體管，其基于另外的摻雜區(qū)為場(chǎng)效應(yīng)晶體管提供改進(jìn)襯底 區(qū)，以提供“第二”溝道區(qū)，該“第二”溝道區(qū)可賦予該些所謂的雙溝道場(chǎng)效應(yīng)晶體管不同 的晶體管特性。亦即，在平面場(chǎng)效應(yīng)晶體管的襯底中提供另外的第二溝道區(qū)可改進(jìn)該晶體 管的跨導(dǎo)，以生成局部最大的源漏電流，從而獲得三態(tài)傳輸斜線(three-state transfer slope)，其可增加基本晶體管電路的功能性。例如，在傳統(tǒng)的晶體管架構(gòu)中，可提供晶體管 數(shù)量減少的RAM單元。
圖Ia顯示傳統(tǒng)晶體管元件100的剖視圖，該晶體管元件100籍由三態(tài)晶體管傳輸 斜線而可用于形成具有增強(qiáng)功能性或電路元件數(shù)量減少的RAM單元等電子電路。晶體管元 件100包括基板101，其可為任意適當(dāng)?shù)幕澹鐗K狀半導(dǎo)體基板、上面形成有結(jié)晶半導(dǎo) 體層的絕緣基板等。由于在目前以及不久的將來，大多數(shù)復(fù)雜集成電路仍將基于硅制造，因 此，基板101可例如為塊狀硅基板或SOI (silicon on insulator ；含硅絕緣體)基板。在 基板101上形成大體結(jié)晶的半導(dǎo)體區(qū)102，其包括特定的摻雜材料，以為區(qū)域102提供期望 的導(dǎo)電類型。在圖Ia所示的例子中，半導(dǎo)體區(qū)102經(jīng)摻雜而提供ρ型導(dǎo)電性。而且，源極 和漏極區(qū)104鄰近區(qū)域102形成，且源極和漏極區(qū)104包含具有與半導(dǎo)體區(qū)102的導(dǎo)電類 型相反導(dǎo)電類型的摻染材料。本例中，對(duì)源極和漏極區(qū)104進(jìn)行重?fù)诫s以沿源極和漏極區(qū) 104與半導(dǎo)體區(qū)102之間的介面形成相應(yīng)的pn結(jié)。另外，依據(jù)典型的平面晶體管組態(tài)，溝道 區(qū)103位于源極和漏極區(qū)104之間并包括第一溝道子區(qū)103a，其摻雜類型與源極和漏極區(qū) 104相反。例如，第一溝道子區(qū)103a可被視為傳統(tǒng)增強(qiáng)晶體管的“傳統(tǒng)”溝道區(qū)。另外，溝 道區(qū)103包括第二溝道子區(qū)103b，其摻雜類型與第一溝道子區(qū)103a相反，因此被視為“耗 盡”溝道。本例中，圖Ia的平面場(chǎng)效應(yīng)晶體管100代表η型晶體管，因此第一溝道子區(qū)103a 為P摻雜，第二溝道子區(qū)10 為η摻雜。晶體管元件100還包括柵極電極105，其位于溝 道區(qū)103上方，亦即位于第一和第二溝道子區(qū)103a、10 上方，從而使柵極電極105能夠與 溝道區(qū)103電容耦合。而且，本例中，柵極電極105籍由形成于該基礎(chǔ)半導(dǎo)體層的頂面上的 柵極絕緣層106而與溝道區(qū)103隔離，源極和漏極區(qū)104和溝道區(qū)103設(shè)于該基礎(chǔ)半導(dǎo)體 層中。依據(jù)成熟的晶體管架構(gòu)，柵極絕緣層106可由二氧化硅和/或氮化硅和/或氮氧化 硅和/或高k介電材料等構(gòu)成。由于溝道區(qū)103的組態(tài)還包括依據(jù)成熟晶體管組態(tài)形成于 柵極電極105的側(cè)壁上的側(cè)間隙壁(sidewall spacer) 107，因而晶體管元件100亦被稱為 雙溝道晶體管。而且，可在源極和漏極區(qū)104和柵極電極105中提供例如金屬硅化物區(qū)等 其他元件，以增強(qiáng)總體導(dǎo)電性和晶體管性能。出于方便，略去對(duì)于任意此類用于增強(qiáng)性能的 元件的描述。在形成雙溝道晶體管的一些傳統(tǒng)方法中提供接觸區(qū)108，其連接半導(dǎo)體區(qū)102 的其中部分，該半導(dǎo)體區(qū)102與溝道區(qū)103 —起被稱作晶體管100的襯底區(qū)。因此，接觸區(qū) 108電性連接該襯底區(qū)并同時(shí)籍由pn結(jié)與相應(yīng)的源極和漏極區(qū)104隔離。晶體管100的襯 底區(qū)可籍由接觸區(qū)108與適當(dāng)?shù)膮⒖茧妷哼B接，從而增強(qiáng)晶體管100的可控性。晶體管100可使用成熟的傳統(tǒng)晶體管制造流程為基礎(chǔ)形成，所述流程包括適當(dāng)隔 離結(jié)構(gòu)的制造步驟(未圖示)，以定義例如晶體管100等復(fù)數(shù)晶體管各自的主動(dòng)區(qū)。接著，可 使用成熟的注入技術(shù)進(jìn)行該晶體管的襯底區(qū)的基本摻雜，隨后納入相反的摻雜物以在該襯 底區(qū)內(nèi)定義第二溝道區(qū)10 。接著形成柵極電極105以及柵極絕緣層104，例如籍由氧化和 /或沉積方式形成柵極介電材料，隨后沉積例如多晶硅等適當(dāng)?shù)臇艠O電極材料，然后可基于 復(fù)雜光刻技術(shù)將其圖案化。接著，如必要的話，可形成偏移間隙壁(offset spacer)(未圖 示)，并可執(zhí)行注入程序以定義源極和漏極區(qū)104的第一部分，該程序還可包括相應(yīng)的大角 度(halo)注入制程。亦即，在該halo注入期間可使用例如基于傾斜注入制程引入與該源 極和漏極區(qū)的摻雜物相反的導(dǎo)電類型。因此，除調(diào)節(jié)pn結(jié)處的摻雜梯度外，籍由該halo注 入所獲得的反向摻雜(counter doping)可將該第二溝道區(qū)10 與該源極和漏極區(qū)隔離， 其可導(dǎo)致第二溝道區(qū)10 與該源極和漏極區(qū)之間的區(qū)域具有較高的摻雜濃度，以對(duì)應(yīng)其 余襯底區(qū)的導(dǎo)電類型的該些區(qū)域獲得總體導(dǎo)電性。隨后，可依據(jù)成熟的間隙壁技術(shù)形成間隙壁結(jié)構(gòu)107。源極和漏極區(qū)104可籍由各自的離子注入制程實(shí)現(xiàn)，隨后執(zhí)行適當(dāng)設(shè)計(jì)的 退火循環(huán)以激活摻雜物并重結(jié)晶由注入所引起的損傷，從而調(diào)整最終的摻雜分布(dopant profile)。圖Ib顯示雙溝道晶體管100的功能行為。圖Ib中，沿縱軸繪制任意單位的軸晶 體管100的導(dǎo)電性，亦即溝道區(qū)103的導(dǎo)電性，橫軸顯示施加于柵極電極105的控制電壓 VG。該第二溝道區(qū)的存在使晶體管100與傳統(tǒng)單溝道平面場(chǎng)效應(yīng)晶體管相比具有顯著改進(jìn) 的跨導(dǎo)(transconductance)，其表現(xiàn)為晶體管100的導(dǎo)電性具有較明顯的局部最大化。如 圖所示，當(dāng)控制電壓VG超過第一閾值電壓VTl時(shí)，與傳統(tǒng)的平面增強(qiáng)晶體管同樣，晶體管 的導(dǎo)電性明顯增加。不過，當(dāng)控制電壓VG在第二閾值電壓VT2時(shí)，可觀察到隨著控制電壓 VG的增加，導(dǎo)電性明顯下降，從而在第三閾值電壓VT3處達(dá)到局部最小，并在第三閾值電壓 VT3時(shí)，隨著控制電壓VG的增加，導(dǎo)電性進(jìn)一步增加。因此，在電壓VT2和VT3時(shí)的局部最 大化或最小化可在晶體管100的傳輸斜線中提供中間穩(wěn)定狀態(tài)，其有利于在與傳統(tǒng)設(shè)計(jì)中 的電路元件數(shù)量相同的情況下構(gòu)建功能性增加的基本電子電路，而在其他情況下，可用一 個(gè)平面雙溝道晶體管例如晶體管100替代一個(gè)或多個(gè)傳統(tǒng)平面場(chǎng)效應(yīng)晶體管，從而在電子 元件數(shù)量減少的基礎(chǔ)上實(shí)現(xiàn)期望的功能。不過，針對(duì)復(fù)雜半導(dǎo)體器件中信息密度或總體封裝密度的增加，相應(yīng)晶體管器件 的面積消耗比獲得期望電性功能所需的電路元件的數(shù)量更為重要。亦即，盡管可以圖Ia和 Ib所述的雙溝道晶體管取代兩個(gè)或更多晶體管從而降低靜態(tài)RAM單元中晶體管元件的數(shù) 量，但是提供該些雙溝道晶體管所需的半導(dǎo)體面積并不一定小于例如典型靜態(tài)RAM單元所 使用的六個(gè)晶體管的傳統(tǒng)電路布局。面積消耗的差異可因本體觸點(diǎn)(body contacts)的需 要而產(chǎn)生，例如圖Ia的觸點(diǎn)108，其可在傳統(tǒng)技術(shù)中籍由T型或H型柵極電極結(jié)構(gòu)實(shí)現(xiàn)，此 類柵極電極結(jié)構(gòu)可消耗各主動(dòng)區(qū)的珍貴面積，下面將參照?qǐng)DIc進(jìn)行詳細(xì)描述。圖Ic顯示例如圖Ia所示的雙溝道晶體管100的頂視圖。在該組態(tài)中，晶體管100 可包括主動(dòng)區(qū)110，可將該主動(dòng)區(qū)110理解為被例如淺溝道隔離區(qū)111等隔離結(jié)構(gòu)所隔絕 的連續(xù)半導(dǎo)體區(qū)。因此，主動(dòng)區(qū)110可為不具有任何中間隔離結(jié)構(gòu)的單個(gè)半導(dǎo)體區(qū)，其中， 可使用不同的摻雜物建立適當(dāng)?shù)膿诫s分布，從而依據(jù)總體必要組態(tài)形成各pn結(jié)等。而且， 柵極電極結(jié)構(gòu)105形成于主動(dòng)區(qū)110的其中部分的上方，從而定義漏極區(qū)104d和源極區(qū) l(Ms。如前所述，該源極和漏極區(qū)可具有適當(dāng)?shù)膿诫s濃度。還應(yīng)當(dāng)了解，在柵極電極結(jié)構(gòu) 105下方可提供包括兩“溝道”的相應(yīng)溝道區(qū)，如前面參照?qǐng)DIa所述。而且，柵極電極結(jié)構(gòu) 105可包括各自的部分10 ，其可充當(dāng)柵極電極105的接觸區(qū)并在其下方可存在半導(dǎo)體區(qū)， 該半導(dǎo)體區(qū)可連接晶體管100的襯底區(qū)。另外，主動(dòng)區(qū)110的其中一部分可充當(dāng)本體觸點(diǎn) 108，其可連接位于柵極電極105的接觸區(qū)10 下方的區(qū)域。而且，可提供接觸元件1觀、1 和130以分別建立與設(shè)于晶體管100上方的金屬化系統(tǒng)的電性連接。例如，接觸元件1 可 連接本體觸點(diǎn)108以及第一金屬化層的金屬導(dǎo)線(未圖示)。如需要在柵極電極105、源極 區(qū)l(Ms和本體觸點(diǎn)108之間建立直接的電性連接，該接觸元件1 還可與接觸元件130連 接。另一方面，源極區(qū)10如可籍由“矩形”接觸元件130直接連接?xùn)艠O電極105。同樣地， 可提供接觸元件129以連接漏極區(qū)104d以及所述金屬化系統(tǒng)的相應(yīng)金屬導(dǎo)線。晶體管100通?？梢罁?jù)參照?qǐng)DIa所述的制造技術(shù)形成，其中，在完成基本晶體管 組態(tài)后，可基于成熟的圖案化技術(shù)在層間介電材料中形成接觸元件1觀、1四和130，其中，該些接觸元件可在共同的處理程序中形成。隨后，可形成一個(gè)或多個(gè)金屬化層以依據(jù)器件 要求提供金屬化系統(tǒng)。因此，如圖Ic所示，形成包括本體觸點(diǎn)108的晶體管100需要可觀 的芯片面積，因而對(duì)于包括兩個(gè)或多個(gè)雙溝道晶體管的靜態(tài)RAM單元，所需的硅面積相當(dāng) 于甚至高于包括六個(gè)傳統(tǒng)單溝道晶體管的傳統(tǒng)靜態(tài)RAM單元。針對(duì)上述情況，本發(fā)明涉及器件和方法，其中，可以節(jié)省空間的方式連接雙溝道晶 體管以增加半導(dǎo)體器件例如靜態(tài)RAM單元的封裝密度和信息密度，從而避免或至少減少上 述的一個(gè)或多個(gè)問題。

發(fā)明內(nèi)容
本發(fā)明基于包括本體觸點(diǎn)的雙溝道晶體管提供半導(dǎo)體器件以及形成該半導(dǎo)體器 件的適當(dāng)布局，其以高度節(jié)省空間的方式實(shí)現(xiàn)。為達(dá)此目的，將適當(dāng)?shù)谋倔w觸點(diǎn)結(jié)構(gòu)橫向置 于兩相鄰雙溝道晶體管之間，以使該本體觸點(diǎn)連接兩襯底區(qū)，并提供源極區(qū)、柵極電極以及 該襯底區(qū)之間的電性連接，從而以適當(dāng)?shù)牡碗娮柽B接該襯底區(qū)。最后，依據(jù)這里所揭露的一 些實(shí)施方式，可提供單個(gè)接觸元件以同時(shí)連接該雙溝道晶體管的柵極電極結(jié)構(gòu)和源極區(qū)， 并同時(shí)連接該本體觸點(diǎn)。在某些實(shí)施例中，可將相應(yīng)的布局有效應(yīng)用于靜態(tài)RAM單元，該靜 態(tài)RAM單元可由兩個(gè)雙溝道晶體管和一個(gè)選擇晶體管構(gòu)成，因此，與傳統(tǒng)靜態(tài)RAM單元相 比，該靜態(tài)RAM單元的面積顯著縮小。因此，本發(fā)明可顯著增加靜態(tài)RAM器件的信息密度而 不會(huì)明顯影響總體制程復(fù)雜性。這里所揭露的一種存儲(chǔ)單元包括ρ型雙溝道晶體管，其包括形成于主動(dòng)區(qū)上方的 第一柵極電極。該存儲(chǔ)單元還包括η型雙溝道晶體管，其包括形成于該主動(dòng)區(qū)上方的第二 柵極電極。另外，偽柵極電極形成于該主動(dòng)區(qū)上方并橫向置于該第一柵極電極結(jié)構(gòu)與該第 二柵極電極結(jié)構(gòu)之間。此外，在該P(yáng)型和η型雙溝道晶體管上方形成層間介電材料，以及在 該層間介電材料中形成接觸元件，其中，該接觸元件至少連接該第一和第二柵極電極以及 該偽柵極電極。這里所揭露的一種半導(dǎo)體器件包括第一雙溝道晶體管，其包括第一柵極電極和第 一襯底區(qū)。該半導(dǎo)體器件還包括第二雙溝道晶體管，其包括第二柵極電極和第二襯底區(qū)。而 且，該半導(dǎo)體器件包括橫向置于該第一和第二雙溝道晶體管之間的本體觸點(diǎn)，其中，該本體 觸點(diǎn)連接該第一和第二襯底區(qū)。最后，該半導(dǎo)體器件包括形成于層間介電材料中的單個(gè)接 觸元件，其中，該接觸元件連接該本體觸點(diǎn)、該第一和第二雙溝道晶體管的該第一和第二柵 極電極以及源極區(qū)。這里所揭露的一種方法包括形成位于主動(dòng)區(qū)上方并橫向置于第一雙溝道晶體管 與第二雙溝道晶體管之間的本體觸點(diǎn)。而且，在該本體觸點(diǎn)和該第一和第二雙溝道晶體管 的上方形成層間介電材料。最后，該方法包括在該層間介電材料中形成接觸元件，以連接該 第一雙溝道晶體管的第一柵極電極和源極區(qū)、該第二雙溝道晶體管的第二柵極電極和源極 區(qū)以及該本體觸點(diǎn)。


權(quán)利要求書進(jìn)一步定義本發(fā)明的實(shí)施例，并且下面參照附圖所作的詳細(xì)說明將使 本發(fā)明的實(shí)施例變得更加清楚。
圖Ia顯示傳統(tǒng)技術(shù)中包括第二溝道區(qū)的雙溝道場(chǎng)效應(yīng)晶體管的剖視圖。圖Ib顯示雙溝道場(chǎng)效應(yīng)晶體管的三態(tài)行為，該晶體管可用于形成例如存儲(chǔ)單元 等電路，以降低其中的晶體管元件數(shù)量。圖Ic顯示基于傳統(tǒng)技術(shù)形成的包括本體觸點(diǎn)的雙溝道晶體管的頂視圖。圖加顯示依據(jù)本發(fā)明實(shí)施例所完成的包括兩個(gè)雙溝道晶體管和一個(gè)選擇晶體管 的靜態(tài)RAM單元的電路示意圖，其中該選擇晶體管可為“單”通道晶體管。圖2b顯示依據(jù)本發(fā)明實(shí)施例實(shí)現(xiàn)圖加所示的電路的半導(dǎo)體器件或其布局的頂視 圖，從而基于節(jié)省空間的布局或組態(tài)形成靜態(tài)RAM單元。圖2c至2g顯示依據(jù)本發(fā)明另一些實(shí)施例在不同制造階段中圖2c所示的半導(dǎo)體 器件的部分剖視圖。
具體實(shí)施例方式詳細(xì)說明盡管下面的詳細(xì)說明以及附圖中的實(shí)施例對(duì)本發(fā)明作了詳細(xì)描述，但應(yīng)當(dāng)理解， 下面的詳細(xì)說明以及附圖并非意圖將本發(fā)明限制于特定的實(shí)施例。所述實(shí)施例僅示例本發(fā) 明的各種實(shí)施方式，本發(fā)明的范圍由所附權(quán)利要求書定義。一般而言，本發(fā)明的主題涉及半導(dǎo)體器件以及相應(yīng)布局和方法，其中，多個(gè)雙溝道 晶體管的襯底區(qū)可基于單個(gè)接觸元件而與該些雙溝道晶體管的柵極電極和源極區(qū)有效連 接，因而與形成本體觸點(diǎn)的傳統(tǒng)技術(shù)相比節(jié)省空間。在一些實(shí)施例中，該針對(duì)兩個(gè)或更多雙 溝道晶體管的本體觸點(diǎn)所形成的節(jié)省空間的接觸方案可應(yīng)用于靜態(tài)RAM單元。其中，在一 實(shí)施例中，該靜態(tài)RAM單元包括兩個(gè)雙溝道晶體管以及一個(gè)選擇晶體管，其中，與基于相同 技術(shù)結(jié)點(diǎn)形成的傳統(tǒng)靜態(tài)RAM單元相比，該靜態(tài)RAM單元節(jié)省約50%的面積。因此，由于包 括本體觸點(diǎn)的雙溝道晶體管的功能性的增加，因而可降低晶體管元件的數(shù)量，同時(shí)由于以 節(jié)省空間的方式實(shí)現(xiàn)了襯底與例如源極區(qū)和柵極電極結(jié)構(gòu)等晶體管區(qū)之間的電性連接，因 此可將該些晶體管的面積消耗保持在較低程度。應(yīng)當(dāng)了解，這里所揭露的原理有利于應(yīng)用于靜態(tài)RAM存儲(chǔ)單元，因?yàn)榕c傳統(tǒng)技術(shù) 相比，本發(fā)明節(jié)省空間的組態(tài)可增強(qiáng)信息密度，從而允許生產(chǎn)信息密度增加的存儲(chǔ)器器件 并增加例如CPU等復(fù)雜電路的儲(chǔ)存量。另一方面，本發(fā)明還可應(yīng)用于其他電路組態(tài)，其中， 兩個(gè)或更多雙溝道晶體管可用于替代傳統(tǒng)單溝道晶體管，以增加電路的總體功能并同時(shí)增 加封裝密度。因此，本發(fā)明并不限于特定的電子電路，除非這樣的限制在本說明書中或在權(quán) 利要求書中被特別指出。圖加至28進(jìn)一步詳細(xì)描述本發(fā)明的實(shí)施例，其中還可適當(dāng)參照?qǐng)DIa至lc。圖加顯示電子電路250的電路圖，該電子電路250代表用以存儲(chǔ)一位信息的存儲(chǔ) 單元。與通常包括六個(gè)晶體管的傳統(tǒng)靜態(tài)RAM單元相比，存儲(chǔ)單元250的晶體管元件數(shù)目 減少。在所示實(shí)施例中，存儲(chǔ)單元250可包括第一雙溝道晶體管200η，其為η型晶體管，亦 即，其源極區(qū)和漏極區(qū)2(Ms、204d由η型摻雜物摻雜，如前面參照?qǐng)DIa的雙溝道晶體管100 所述。另外，提供第二雙溝道晶體管200ρ，其為ρ型晶體管，亦即，其源極區(qū)和漏極區(qū)2(Ms、 204d由ρ型摻雜物摻雜。另外，可選擇將晶體管200n、200p彼此連接，以使各柵極電極205 連接相應(yīng)的源極區(qū)2(Ms，其中，兩源極區(qū)2(Ms分別連接各晶體管200n、200p的相應(yīng)襯底區(qū)
8208。而且，如圖所示，可在柵極電極205之間建立高度導(dǎo)電連接。另外，結(jié)點(diǎn)208a連接兩晶 體管200n、200p的襯底區(qū)208、源極區(qū)204s以及柵極電極結(jié)構(gòu)205，因此，結(jié)點(diǎn)208a可充當(dāng) 由該兩個(gè)雙溝道晶體管200n、200p所形成的信息儲(chǔ)存元件的輸入和輸出。亦即，經(jīng)由η型晶 體管200η的漏極204d和ρ型晶體管200ρ的漏極204d施加適當(dāng)?shù)牟僮麟妷篤DD、VSS時(shí)， 在結(jié)點(diǎn)208a處施加適當(dāng)?shù)妮斎腚妷嚎墒咕w管200n、200p達(dá)到一穩(wěn)定狀態(tài)，接著可基于適 當(dāng)?shù)母袘?yīng)電路在該結(jié)點(diǎn)208a處將其“讀出”，這種技術(shù)為現(xiàn)有技術(shù)。而且，存儲(chǔ)單元250可 包括選擇晶體管200s，其柵極205連接選擇線(select line)，并且晶體管200s的源/漏 路徑代表可搜索導(dǎo)電路徑，以可控地將結(jié)點(diǎn)208a與位線(bit line)連接。為節(jié)省空間，選 擇晶體管200s可為“單”溝道晶體管形式而無需特定的本體觸點(diǎn)，例如雙溝道晶體管200η、 200ρ的接觸208。如前所述，使用傳統(tǒng)的本體觸點(diǎn)技術(shù)將圖2a的電路實(shí)施為實(shí)際的布局或半導(dǎo)體 器件時(shí)，顯著的硅消耗與雙溝道晶體管200n、200p的實(shí)際組態(tài)相關(guān)聯(lián)，如前面參照?qǐng)DIc所 述。不過，依據(jù)這里所揭露的原理，晶體管200n、200p的互聯(lián)結(jié)構(gòu)可基于節(jié)省空間的本體觸 點(diǎn)結(jié)構(gòu)，以降低靜態(tài)存儲(chǔ)單元250的總體面積消耗。其總體面積消耗可顯著低于傳統(tǒng)的單 溝道晶體管或雙溝道晶體管組態(tài)。圖2b顯示實(shí)際實(shí)施的靜態(tài)存儲(chǔ)單元250的頂視圖，或者可將圖2b視為存儲(chǔ)單元 250的布局。應(yīng)當(dāng)將布局理解為實(shí)際半導(dǎo)體芯片中實(shí)現(xiàn)存儲(chǔ)單元250所需的不同器件層的 幾何組態(tài)，其中。該幾何組態(tài)可以任何適當(dāng)?shù)姆绞教峁?，例如設(shè)計(jì)實(shí)際半導(dǎo)體器件中通常使 用的計(jì)算機(jī)程序、硬拷貝(hard copy)等。如圖所示，與靜態(tài)存儲(chǔ)單元250對(duì)應(yīng)的該布局或 實(shí)際半導(dǎo)體器件可包括兩個(gè)雙溝道晶體管200η和200ρ，其在一實(shí)施例中可形成于單個(gè)主 動(dòng)區(qū)210中。亦即，主動(dòng)區(qū)210，代表例如基于硅的半導(dǎo)體材料形成的相應(yīng)半導(dǎo)體區(qū)，由隔離 結(jié)構(gòu)(圖2b未圖示)封閉而無任何內(nèi)部隔離結(jié)構(gòu)將該主動(dòng)區(qū)210分為彼此隔離的子區(qū)。本 實(shí)施例中，η型溝道晶體管200η可包括形成于主動(dòng)區(qū)210內(nèi)的漏極區(qū)204d和源極區(qū)204s， 其中，源極區(qū)204s可連接設(shè)于本體觸點(diǎn)208下方的該主動(dòng)區(qū)210內(nèi)的“襯底”區(qū)。該本體 觸點(diǎn)208可形成于該主動(dòng)區(qū)210上方并且在一實(shí)施例中可具有與晶體管200n、200p的相應(yīng) 柵極電極205類似的組態(tài)。亦即，柵極電極205和本體觸點(diǎn)208可基于共同的制造程序以 至特定的制造階段形成，以提供高度兼容性和高效率，后面會(huì)作詳細(xì)描述。另外，本體觸點(diǎn) 208可定義延伸至主動(dòng)區(qū)210內(nèi)以連接形成于其中的半導(dǎo)體區(qū)的導(dǎo)電路徑(未圖示)，該半 導(dǎo)體區(qū)可相應(yīng)連接晶體管200n、200p的襯底區(qū)，后面將作詳細(xì)描述。類似地，ρ型雙溝道晶 體管200ρ可包括漏極區(qū)204d和源極區(qū)204s，其形成于相同的主動(dòng)區(qū)210中但摻雜物的導(dǎo) 電類型與雙溝道晶體管200η的源極和漏極區(qū)的導(dǎo)電類型相反。另外，接觸元件229η可將 晶體管200η的漏極區(qū)204d與金屬化層連接，并最終與連接供應(yīng)電壓VDD的金屬導(dǎo)線連接。 類似地，依據(jù)如圖2a所示的電路組態(tài)，接觸元件229p可將晶體管200p的漏極區(qū)204d與該 金屬化層連接，并最終與供應(yīng)電壓VSS連接。另外，呈矩形接觸形式的接觸元件230可將晶 體管200n、200p的柵極電極205與相應(yīng)的源極區(qū)204s以及橫向置于該晶體管200n、200p 之間的本體觸點(diǎn)208連接。因此，籍由接觸元件230以及橫向置于晶體管200n、200p之間 亦即橫向置于其相應(yīng)柵極電極205之間的本體觸點(diǎn)208，可提供高度節(jié)省空間的互連方案， 從而獲得如圖2a所示的電性組態(tài)。另外，存儲(chǔ)單元250，亦即其布局或以半導(dǎo)體器件形式在半導(dǎo)體材料中的實(shí)際實(shí)施，可包括選擇晶體管200s，其可形成于獨(dú)立的主動(dòng)區(qū)210s中以及該主動(dòng)區(qū)210s上方， 可相對(duì)主動(dòng)區(qū)210設(shè)置以提供節(jié)省空間的總體組態(tài)，并能夠分別經(jīng)由選擇線和位線S、B與 晶體管200n、200p以及與其他存儲(chǔ)單元(未圖示)進(jìn)行有效的電性連接。在一實(shí)施例中， 選擇晶體管200s可為單溝道晶體管，其柵極電極205大體與本體觸點(diǎn)208對(duì)齊，以提供節(jié) 省空間的總體組態(tài)。不過，應(yīng)當(dāng)了解，選擇晶體管200s可依據(jù)其與本體觸點(diǎn)208和晶體管 200n、200p的其他空間關(guān)系而設(shè)置，取決于包括復(fù)數(shù)存儲(chǔ)單元250的半導(dǎo)體器件的總體幾 何組態(tài)。為連接選擇晶體管200s，可提供相應(yīng)的接觸元件231、232和233，其中，接觸元件 232、233可將選擇晶體管200s的柵極電極205和源極區(qū)或漏極區(qū)分別與該選擇線和該位線 連接。類似地，接觸元件231可提供與金屬化系統(tǒng)的連接，取決于總體組態(tài)該金屬化系統(tǒng)可 相應(yīng)連接至柵極電極205或接觸元件230，如線CL所示。 圖2c顯示在大體完成基本晶體管組態(tài)的特定制造階段中沿圖2b的剖面Iic繪制 的剖視圖。應(yīng)當(dāng)了解，選擇晶體管200s(參照?qǐng)D2b)也處于相應(yīng)的制造階段中。如圖所示， 半導(dǎo)體器件250可包括基板201，其可為任意適當(dāng)載體材料以供其上形成半導(dǎo)體層202。例 如，基板201可為半導(dǎo)體基板、絕緣材料等，其中，如必要，可形成絕緣埋層(未圖示)以定 義SOI (合硅絕緣體)組態(tài)，其至少局部位于基板201內(nèi)。另外，可在半導(dǎo)體層202中形成 隔離結(jié)構(gòu)211，以橫向封閉從而定義主動(dòng)區(qū)210。在該所示實(shí)施例中主動(dòng)區(qū)210可為連續(xù)半 導(dǎo)體區(qū)而無任何中間隔離結(jié)構(gòu)。不過，應(yīng)當(dāng)了解，在其他情況下，如需要，可例如在本體觸點(diǎn) 208下方設(shè)置窄隔離結(jié)構(gòu)，只要建立通向主動(dòng)區(qū)210的相應(yīng)子區(qū)域的導(dǎo)電路徑即可。另外， 在該制造階段中，晶體管200n、200p可包括柵極電極205，其可形成于相應(yīng)柵極絕緣層206 上。該柵極絕緣層206具有適當(dāng)?shù)暮穸群筒牧辖M分，其取決于形成器件250所使用的總體技 術(shù)標(biāo)準(zhǔn)。另外，側(cè)間隙壁結(jié)構(gòu)207可形成于柵極電極205的側(cè)壁上。為此目的，可使用氮化 硅材料結(jié)合適當(dāng)?shù)奈g刻停止襯里(etch stop liner)(未圖示)實(shí)現(xiàn)。應(yīng)當(dāng)了解，取決于主 動(dòng)區(qū)210內(nèi)的摻雜分布的復(fù)雜度，間隙壁結(jié)構(gòu)207可包括兩個(gè)或更多個(gè)別間隙壁元件。該 實(shí)施例中，本體觸點(diǎn)208可與柵極電極205具有類似的組態(tài)或大體一致的組態(tài)。亦即，本體 觸點(diǎn)208可包括柵極電極205a，由于該電極結(jié)構(gòu)205a不能用于控制相應(yīng)的導(dǎo)電溝道，而是 用于建立通向主動(dòng)區(qū)210內(nèi)的導(dǎo)電路徑以充當(dāng)后續(xù)制造階段中的本體觸點(diǎn)，因此也將該柵 極電極205a稱作偽柵極電極。另外，可提供“柵極絕緣層”206a，以在本制造階段中隔離電 極205a與主動(dòng)區(qū)210。類似地，間隙壁結(jié)構(gòu)207a可形成于電極205a的側(cè)壁上。在一些實(shí) 施例中，柵極電極205和電極205a的相應(yīng)長(zhǎng)度，如2051所示，可采用同樣的設(shè)計(jì)目標(biāo)值，其 取決于所考慮使用的技術(shù)標(biāo)準(zhǔn)。在其他情況下，若必要，例如考慮在本體觸點(diǎn)208下方提供 隔離區(qū)以調(diào)整總體電性性能，則可增加本體觸點(diǎn)208，亦即電極205a的長(zhǎng)度。為形成有效 節(jié)省空間的組態(tài)，最好基于同樣的幾何參數(shù)提供柵極電極205和電極205a。而且，如圖所 示，可在主動(dòng)區(qū)210內(nèi)分別建立源極和漏極區(qū)204s、204d，其基于不同的摻雜物而定義晶體 管200n、200p的相應(yīng)導(dǎo)電類型。另外，各襯底區(qū)202p、202n還可具有相應(yīng)的基本摻雜，以提 供需要的晶體管特性。而且，晶體管200η、200ρ可包括“雙溝道”區(qū)203，其具有第一溝道 203a以及與該第一溝道203a的摻雜相反的第二溝道203b，如前面參照?qǐng)DIa的晶體管100 所述。應(yīng)當(dāng)了解，P溝道晶體管200p的溝道區(qū)203的摻雜與η溝道晶體管200η的溝道區(qū) 203的摻雜相反。應(yīng)當(dāng)了解，在本應(yīng)用中，可將雙溝道晶體管視為場(chǎng)效應(yīng)晶體管，其溝道區(qū)包 括形成于鄰近相應(yīng)柵極絕緣層例如層206的第一溝道203a，該溝道與相應(yīng)的襯底區(qū)，例如晶體管200η的襯底區(qū)202η和晶體管200ρ的襯底區(qū)202ρ的導(dǎo)電類型相同，并且在該第一 溝道區(qū)下方提供第二溝道區(qū)203b，其導(dǎo)電類型與該第一溝道區(qū)相反。如圖2c所示的半導(dǎo)體器件250可根據(jù)例如參照?qǐng)DIa所述的成熟制程技術(shù)且基于 參照?qǐng)D2b所述的布局概念形成，不過，其中，可在主動(dòng)區(qū)210內(nèi)添加晶體管200n、200p的基 本摻雜，其可在形成柵極電極結(jié)構(gòu)205之前籍由適當(dāng)?shù)难谀し桨笇?shí)現(xiàn)。接著，依據(jù)前述制程 技術(shù)形成柵極電極205和偽柵極電極205a，其中，若必要，結(jié)構(gòu)205a與柵極電極205可基于 相同的關(guān)鍵尺寸形成。這樣，在用以形成晶體管200n、200p的源極和漏極區(qū)204s、204d的 任意后續(xù)注入制程期間，偽柵極電極205a可阻擋主動(dòng)區(qū)210的其中至少一部分，如202b所 示。應(yīng)當(dāng)了解，“襯底區(qū)” 202b可包括不同的基本摻雜區(qū)，其可在前述用以為不同導(dǎo)電類型 的晶體管200n、200p提供基本摻雜濃度和溝道摻雜的注入制程中形成。根據(jù)間隙壁結(jié)構(gòu)207的設(shè)置，可在其相應(yīng)的源極和漏極區(qū)204d、204s形成適當(dāng)?shù)?摻雜分布，隨后依據(jù)總體制程和器件的需求分別執(zhí)行退火制程。圖2d顯示在后續(xù)制造階段中的半導(dǎo)體器件250，其中，提供例如抗蝕劑掩膜的蝕 刻掩膜212以覆蓋晶體管200p、200n并暴露本體觸點(diǎn)208。可基于相應(yīng)設(shè)計(jì)的光掩膜，依據(jù) 成熟的光刻技術(shù)形成蝕刻掩膜212。接著，將半導(dǎo)體器件250暴露于蝕刻環(huán)境213中以移除 本體觸點(diǎn)208的間隙壁結(jié)構(gòu)207a。為達(dá)此目的，可使用成熟的等離子(plasma-based)和/ 或濕式化學(xué)蝕刻配方來實(shí)現(xiàn)。例如，可使用等離子輔助蝕刻配方並藉由使用熱磷酸的濕化 學(xué)技術(shù)，其相對(duì)二氧化硅和硅等材料具有選擇性而可有效移除氮化硅材料。如必要，可移除 所設(shè)置的相應(yīng)蝕刻停止襯里，例如二氧化硅材料。在相應(yīng)的蝕刻制程中，“柵極絕緣層”206a 可能發(fā)生一定程度的蝕刻不足(under-etching)，其甚至有利于在后續(xù)制造階段中形成通 向襯底區(qū)202b的導(dǎo)電路徑。圖2e顯示在后續(xù)制造階段中的半導(dǎo)體器件250，其中，在暴露的硅區(qū)域上形成金 屬硅化物區(qū)。亦即，金屬硅化物區(qū)214形成于雙溝道晶體管200n、200p的源極和漏極區(qū) 204d、204s內(nèi)和源極和漏極區(qū)204d、204s上以及柵極電極205上。由于前面制程中偽柵極 電極205a的側(cè)壁暴露，因此，還在電極205a上和暴露的側(cè)壁部分205s上形成相應(yīng)的金屬 硅化物214a，其中，晶體管200n、200p的相鄰源極區(qū)204s的表面區(qū)域的硅化以及表面204s 的暴露導(dǎo)致金屬硅化物材料延伸至襯底區(qū)202b內(nèi)。如前面參照?qǐng)D2d所述的介電層206a 的一定程度的蝕刻不足甚至?xí)訌?qiáng)上述效果，從而形成從電極205a到襯底區(qū)202b的高導(dǎo) 電路徑。應(yīng)當(dāng)了解，即使在如前所述，在主動(dòng)區(qū)210中定義基本晶體管特性的初始階段中， 已在襯底區(qū)202b中的不同摻雜區(qū)之間形成明顯的過渡區(qū)，仍可形成通向各相應(yīng)不同摻雜 區(qū)的導(dǎo)電路徑，從而使電極205a電性連接各該襯底區(qū)202η、202p。金屬硅化物區(qū)214、214a可利用成熟的制程技術(shù)形成，該技術(shù)可包括沉積例如鎳、 鉬、鈷、鈦等難熔金屬(refractory material)，并隨后執(zhí)行熱處理以使其與硅材料發(fā)生相 應(yīng)的化學(xué)反應(yīng)。接著，可根據(jù)成熟的選擇蝕刻配方移除不反應(yīng)的金屬，隨后，如必要，可進(jìn)一 步執(zhí)行熱處理以穩(wěn)定該金屬硅化物材料和/或提供期望的電性特性。圖2f顯示后續(xù)制造階段中的器件250。如圖所示，可在晶體管200n、200p和本體 觸點(diǎn)208的上方設(shè)置接觸層220。接觸層220可具有適當(dāng)?shù)慕佑|結(jié)構(gòu)，以提供接觸元件與 形成于半導(dǎo)體層202 (亦即主動(dòng)區(qū)210)中和半導(dǎo)體層202上方的電路元件以及形成于接觸 層220上方的金屬化系統(tǒng)連接。如圖所示，接觸層220可包括蝕刻停止材料221，其為氮化硅、含氮碳化硅等形式，取決于總體制程和器件的要求；以及層間介電材料222，例如二氧 化硅等。應(yīng)當(dāng)了解，接觸層220的特定組態(tài)取決于考慮使用的總體技術(shù)標(biāo)準(zhǔn)，因此可在材料 和尺寸方面有所不同。材料221和222可使用成熟的制程技術(shù)形成，例如利用等離子增強(qiáng) CVD(化學(xué)氣相沉積)制程沉積氮化硅材料或任何其他適當(dāng)?shù)奈g刻停止材料，接著利用例如 等離子增強(qiáng)CVD、負(fù)壓CVD等成熟技術(shù)沉積層間介電材料222。如必要，可執(zhí)行CMP (chemical mechanical polishing ；化學(xué)機(jī)械拋光)制程對(duì)表面進(jìn)行平坦化，從而在圖案化接觸層220 以形成各接觸元件例如如虛線所示的接觸元件229n、229p、230之前獲得大體平坦的表面。 這樣，籍由提供接觸元件230，可在襯底區(qū)202b、晶體管200n、200p的源極區(qū)204s和柵極電 極205之間建立高導(dǎo)電連接。因此，在圖案化接觸層220之前，可提供適當(dāng)?shù)奈g刻掩膜，以 定義接觸元件229n、229p、330以及其他接觸元件例如連接選擇晶體管200s (參照?qǐng)D2b)的 接觸元件的相應(yīng)開孔的橫向尺寸和位置。隨后，可例如將層221作為蝕刻停止層而圖案化 層間介電材料222，之后可籍由進(jìn)一步的蝕刻步驟對(duì)層221進(jìn)行開口以獲得期望的開孔。接 著，可在相應(yīng)的開孔中填充例如鎢等適當(dāng)?shù)膶?dǎo)電材料以及適當(dāng)阻隔材料，并可例如基于CMP 或類似技術(shù)移除多余的材料。圖2g顯示經(jīng)過上述制造程序之后的器件250。因此，接觸元件229n、229p分別連 接晶體管200n、200p的相應(yīng)漏極區(qū)204d，并且呈單個(gè)連續(xù)接觸元件的接觸元件230連接襯 底區(qū)208和柵極電極結(jié)構(gòu)205以及相應(yīng)的源極區(qū)204s，如前所述。根據(jù)圖2g所示的組態(tài)， 可使用成熟的制造技術(shù)提供一個(gè)或多個(gè)金屬化層從而繼續(xù)制程。這樣，在形成該金屬化系 統(tǒng)期間，可形成相應(yīng)的金屬導(dǎo)線，例如連接供應(yīng)電壓VDD、VSS(參照?qǐng)D2b)的金屬導(dǎo)線，以及 例如基于接觸元件231 (參照?qǐng)D2b)在接觸元件230與選擇晶體管200s(參照?qǐng)D2b)之間 建立電性連接。類似地，在形成該相應(yīng)的金屬化系統(tǒng)期間，可基于參照?qǐng)D2b所述的相應(yīng)接 觸元件232、233形成選擇線和位線S、B。為便于說明，圖2g未繪示任何此類金屬化結(jié)構(gòu)。因此，依據(jù)高效的總體制造流程，可建立如圖2a所示的電路布局所需的電路連接 而不顯著增加總體制程復(fù)雜性，并且基于例如偽柵極電極205a的本體觸點(diǎn)208和“矩形”接 觸元件230可提供節(jié)省空間的電路組態(tài)。因此，依據(jù)圖2b所示的布局或組態(tài)，器件250可 為節(jié)省空間的靜態(tài)RAM單元，其中，除選擇性移除間隙壁結(jié)構(gòu)207a(參照?qǐng)D2d)以建立電極 205a和襯底區(qū)202b之間的高導(dǎo)電路徑外，其他制造技術(shù)可與傳統(tǒng)制造技術(shù)保持高度兼容 性。應(yīng)當(dāng)了解，依據(jù)圖2a所示的電路圖，由于本體觸點(diǎn)208與晶體管200n、200p的源 極連接并保持在相同的電性水平，因此可避免在該源極區(qū)下方形成耗盡區(qū)，因此，本體觸點(diǎn) 208至相應(yīng)襯底區(qū)202η、202p的導(dǎo)電路徑可提供充足的導(dǎo)電性。因此，本發(fā)明提供方法和半導(dǎo)體器件，其中，可將本體觸點(diǎn)橫向設(shè)置于雙溝道晶體 管之間，并可提供單個(gè)接觸元件同時(shí)電性連接源極區(qū)、柵極電極以及該本體觸點(diǎn)，從而以節(jié) 省空間的方式形成雙溝道晶體管。因此，在一實(shí)施例中，可基于P型和η型雙溝道晶體管以 及例如單溝道晶體管形式的選擇晶體管設(shè)置靜態(tài)RAM單元，其與傳統(tǒng)靜態(tài)RAM單元相比明 顯降低了總體面積消耗。在閱讀說明書后，本領(lǐng)域的技術(shù)人員可容易地對(duì)本發(fā)明作進(jìn)一步的修改和變更。 因此，說明書僅為說明性質(zhì)，目的在于教導(dǎo)本領(lǐng)域的技術(shù)人員實(shí)現(xiàn)本發(fā)明所揭露的原理的 一般方式。應(yīng)當(dāng)理解，所示方式應(yīng)當(dāng)被視作當(dāng)前的優(yōu)選實(shí)施例。
權(quán)利要求
1.一種存儲(chǔ)單元，包括P型雙溝道晶體管，包括形成于主動(dòng)區(qū)上方的第一柵極電極；η型雙溝道晶體管，包括形成于該主動(dòng)區(qū)上方的第二柵極電極；偽柵極電極，形成于該主動(dòng)區(qū)上方并橫向置于該第一柵極電極結(jié)構(gòu)與該第二柵極電極 結(jié)構(gòu)之間；層間介電材料，形成于該P(yáng)型和η型雙溝道晶體管的上方；以及接觸元件，形成于該層間介電材料中，該接觸元件至少連接該第一柵極電極、該第二柵 極電極以及該偽柵極電極。
2.如權(quán)利要求1所述的存儲(chǔ)單元，還包括導(dǎo)電路徑，位于該偽柵極電極與該偽柵極電 極下方的該主動(dòng)區(qū)的其中部分之間。
3.如權(quán)利要求2所述的存儲(chǔ)單元，其中，該導(dǎo)電路徑包括金屬硅化物材料。
4.如權(quán)利要求2所述的存儲(chǔ)單元，其中，該接觸元件連接該η型雙溝道晶體管的源極區(qū) 以及該P(yáng)型雙溝道晶體管的源極區(qū)。
5.如權(quán)利要求4所述的存儲(chǔ)單元，其中，該接觸元件經(jīng)由該導(dǎo)電路徑連接該η型和ρ型 雙溝道晶體管的襯底區(qū)。
6.如權(quán)利要求1所述的存儲(chǔ)單元，還包括選擇晶體管，其經(jīng)組態(tài)以將該P(yáng)型和η型雙溝 道晶體管的源極區(qū)連接至位線。
7.如權(quán)利要求6所述的存儲(chǔ)單元，其中，該選擇晶體管為單溝道晶體管。
8.如權(quán)利要求6所述的存儲(chǔ)單元，其中，該選擇晶體管、該ρ型雙溝道晶體管和該η型 雙溝道晶體管是僅有的晶體管元件。
9.如權(quán)利要求2所述的存儲(chǔ)單元，還包括形成于該第一柵極電極的側(cè)壁上的第一間隙 壁結(jié)構(gòu)，形成于該第二柵極電極的側(cè)壁上的第二間隙壁結(jié)構(gòu)，以及其中，沿該偽柵極電極的 側(cè)壁形成該導(dǎo)電路徑。
10.如權(quán)利要求1所述的存儲(chǔ)單元，其中，ρ型雙溝道晶體管包括形成于該第一柵極電 極下方的η型溝道區(qū)以及形成于該η型溝道區(qū)下方的ρ型溝道區(qū)。
11.如權(quán)利要求1所述的存儲(chǔ)單元，其中，η型雙溝道晶體管包括形成于該第二柵極電 極下方的P型溝道區(qū)以及形成于該P(yáng)型溝道區(qū)下方的η型溝道區(qū)。
12.—種半導(dǎo)體器件，包括第一雙溝道晶體管，包括第一柵極電極和第一襯底區(qū)；第二雙溝道晶體管，包括第二柵極電極和第二襯底區(qū)；本體觸點(diǎn)，橫向置于該第一與第二雙溝道晶體管之間，該本體觸點(diǎn)連接該第一和第二 襯底區(qū)；以及單個(gè)接觸元件，形成于層間介電材料中，該接觸元件連接該本體觸點(diǎn)、該第一和第二雙 溝道晶體管的該第一和第二柵極電極以及源極區(qū)。
13.如權(quán)利要求12所述的半導(dǎo)體器件，其中，該第一和第二雙溝道晶體管形成于共同 的主動(dòng)區(qū)中。
14.如權(quán)利要求12所述的半導(dǎo)體器件，其中，該第一和第二雙溝道晶體管具有不同的 導(dǎo)電類型。
15.如權(quán)利要求12所述的半導(dǎo)體器件，其中，該本體觸點(diǎn)為偽柵極電極結(jié)構(gòu)。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其中，該偽柵極電極結(jié)構(gòu)具有至少形成于其側(cè) 壁上的含金屬材料。
17.如權(quán)利要求12所述的半導(dǎo)體器件，代表存儲(chǔ)單元并進(jìn)一步包括選擇晶體管。
18.如權(quán)利要求17所述的半導(dǎo)體器件，其中，該選擇晶體管的柵極電極大體與該本體 觸點(diǎn)對(duì)齊。
19.如權(quán)利要求17所述的半導(dǎo)體器件，其中，該第一和第二雙溝道晶體管以及該選擇 晶體管是該存儲(chǔ)單元僅有的晶體管元件。
20.一種方法，包括形成位于主動(dòng)區(qū)上方并橫向置于第一雙溝道晶體管與第二雙溝道晶體管之間的本體 觸點(diǎn)；在該本體觸點(diǎn)以及該第一和第二雙溝道晶體管的上方形成層間介電材料；以及在該層間介電材料中形成接觸元件，以連接該第一雙溝道晶體管的第一柵極電極和源 極區(qū)、第二雙溝道晶體管的第二柵極電極和源極區(qū)以及該本體觸點(diǎn)。
21.如權(quán)利要求20所述的方法，其中，該本體觸點(diǎn)與該第一和第二柵極電極形成于共 同的制造程序中。
22.如權(quán)利要求20所述的方法，其中，形成該本體觸點(diǎn)的步驟包括暴露該本體觸點(diǎn)的 電極結(jié)構(gòu)的側(cè)壁部分，以及在該暴露側(cè)壁上形成金屬硅化物。
23.如權(quán)利要求20所述的方法，其中，該第一和第二雙溝道晶體管形成于該主動(dòng)區(qū)中 以及該主動(dòng)區(qū)上。
24.如權(quán)利要求20所述的方法，還包括在第二主動(dòng)區(qū)中以及該第二主動(dòng)區(qū)上形成選擇 晶體管，其中，該第一和第二雙溝道晶體管與該選擇晶體管連接以形成靜態(tài)RAM單元。
25.如權(quán)利要求M所述的方法，其中，該選擇晶體管的柵極電極沿其寬度方向與該本 體觸點(diǎn)的寬度方向?qū)R。
全文摘要
靜態(tài)RAM單元(250)可基于兩個(gè)雙溝道晶體管(200N、200P)和一個(gè)選擇晶體管(200S)形成，其中，本體觸點(diǎn)(body contact)可以偽柵極電極結(jié)構(gòu)(205A)的形式橫向置于該兩雙溝道晶體管之間，并且另一矩形接觸(230)可連接?xùn)艠O電極、源極區(qū)以及該本體觸點(diǎn)，以建立通向該些晶體管的襯底區(qū)襯底區(qū)的導(dǎo)電路徑。因此，與傳統(tǒng)的本體觸點(diǎn)相比，本發(fā)明可建立有效節(jié)省空間的組態(tài)，以顯著增加靜態(tài)RAM單元中的位密度。
文檔編號(hào)H01L21/768GK102138211SQ200980133950
公開日2011年7月27日 申請(qǐng)日期2009年8月28日 優(yōu)先權(quán)日2008年8月29日
發(fā)明者F·維貝爾萊特 申請(qǐng)人:先進(jìn)微裝置公司