專利名稱：一種具有臺(tái)階狀溝槽柵和改進(jìn)的源體接觸性能的溝槽mosfet及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體功率器件的單元結(jié)構(gòu)、器件構(gòu)造及工藝制造。特別涉及一 種新穎的具有臺(tái)階狀溝槽柵和改進(jìn)的源體接觸特性的溝槽M0SFET(金屬氧化物半導(dǎo)體場(chǎng) 效應(yīng)晶體管)的單元結(jié)構(gòu)和工藝方法。
背景技術(shù)：
為了解決傳統(tǒng)溝槽MOSFET的溝槽柵結(jié)構(gòu)所引起的諸如具有較高的柵電容和較大 的導(dǎo)通電阻等問(wèn)題，現(xiàn)有技術(shù)(美國(guó)專利，申請(qǐng)?zhí)?0080890357)揭示了一種具有臺(tái)階狀溝 槽柵(terrace gate)結(jié)構(gòu)的溝槽M0SFET，其剖面圖如圖1所示。其中，溝槽柵110和110， 為填充以導(dǎo)電區(qū)域的臺(tái)階狀溝槽柵，其導(dǎo)電區(qū)域的上表面高于外延層102的上表面。同時(shí)， 溝槽式源體接觸區(qū)116穿過(guò)絕緣層118并正好穿過(guò)源區(qū)114。此外，體區(qū)112中，體接觸區(qū) 106位于所述溝槽式源體接觸區(qū)116的底部以減小接觸電阻。
不可否認(rèn)，現(xiàn)有技術(shù)中的這種結(jié)構(gòu)確實(shí)對(duì)于解決由傳統(tǒng)的溝槽柵結(jié)構(gòu)所引起的上 述問(wèn)題是非常有效的，但是，這種結(jié)構(gòu)同時(shí)也存在以下缺點(diǎn)
首先，如圖1所示，溝槽式源體接觸區(qū)116幾乎是正好穿過(guò)源區(qū)114，所以ρ+體接 觸區(qū)106與溝槽式源體接觸區(qū)的接觸面積非常小(只在溝槽式源體接觸區(qū)的底部有接觸)， 從而導(dǎo)致接觸電阻非常高，而這對(duì)于器件的雪崩特性(avalanche capability)來(lái)說(shuō)，是非 常不利的。同時(shí)，在P型體區(qū)112中位于N+源區(qū)114下方的區(qū)域，由于沒(méi)有ρ+區(qū)域的存在， 使得從溝道區(qū)到P+體接觸區(qū)106之間的電阻Rp非常大。眾所周知，當(dāng)Iav*Rp > 0. 7V時(shí) (Iav是源自溝槽柵底部的雪崩電流)，器件中寄生的N+/P/N雙極性晶體管很容易被開(kāi)啟， 從而進(jìn)一步影響器件的雪崩特性。
現(xiàn)有技術(shù)中存在的另一個(gè)不足之處是，在工藝生產(chǎn)的過(guò)程中，尤其在接觸溝槽刻 蝕的過(guò)程中，由于允許存在一定的誤差(通常是士 10% )，導(dǎo)致溝槽式源體接觸區(qū)116有非 常大的幾率無(wú)法穿過(guò)源區(qū)114而到達(dá)體區(qū)112。這會(huì)導(dǎo)致寄生的雙極性晶體管的開(kāi)啟從而 使器件失效。發(fā)明內(nèi)容
本發(fā)明克服了現(xiàn)有技術(shù)中存在的一些缺點(diǎn)，提供了一種具有臺(tái)階狀溝槽柵和改進(jìn) 的源體接觸性能的溝槽M0SFET，從而保證器件具有良好的雪崩擊穿特性和較低的接觸電 阻。
根據(jù)本發(fā)明的實(shí)施例，提供了一種溝槽MOSFET器件，包括
(a)第一導(dǎo)電類型的襯底；
(b)襯底上的第一導(dǎo)電類型的外延層，該外延層的多數(shù)載流子濃度低于襯底；
(c)在所述外延層中的多個(gè)溝槽；
(d)第一絕緣層，例如氧化物層，襯于所述多個(gè)溝槽中；
(e)導(dǎo)電區(qū)域，例如摻雜的多晶硅區(qū)域，位于所述多個(gè)溝槽中，且靠近所述第一絕 緣層，所述導(dǎo)電區(qū)域的上表面高于所述外延層的上表面，即具有臺(tái)階狀結(jié)構(gòu)；
(f)第二導(dǎo)電類型的體區(qū)，該體區(qū)位于所述外延層的上部分，且所述第二導(dǎo)電類型 與所述第一導(dǎo)電類型相反；
(g)第一導(dǎo)電類型的源區(qū)，位于所述體區(qū)的上部分，該源區(qū)的多數(shù)載流子濃度高于 所述外延層；
(h)第二絕緣層，例如氧化層，覆蓋所述外延層的上表面，并且覆蓋所述導(dǎo)電區(qū)域 高于外延層上表面部分的外表面；
(i)源體接觸溝槽，穿過(guò)所述第二絕緣層和所述源區(qū)，延伸入所述體區(qū)，該源體接 觸溝槽的側(cè)壁位于所述第二絕緣層和所述源區(qū)的部分與外延層上表面之間的夾角(θ 3、 θ 4，如圖2所示)為90士3度，位于所述體區(qū)的部分與外延層上表面之間的夾角(θ” θ2， 如圖2所示)小于90度；
(j)第二導(dǎo)電類型的體接觸區(qū)，包圍所述源體接觸溝槽的底部和位于所述體區(qū)的 側(cè)壁，且所述體接觸區(qū)多數(shù)載流子濃度高于所述體區(qū)。
在一些優(yōu)選的實(shí)施例中，所述源體接觸溝槽的側(cè)壁位于所述第二絕緣層上部分的 寬度大于位于所述第二絕緣層下部分的寬度。
在一些優(yōu)選的實(shí)施例中，所述源體接觸溝槽的側(cè)壁位于體區(qū)的部分與外延層之間 的夾角(θ” θ2)小于85度。
在一些優(yōu)選的實(shí)施例中，所述第二絕緣層為SR0(SilicOn Rich Oxide)層或SRO 和PSG(Phosphorus Silicon Glass)的混合層或BPSG(Boron Phosphorus Silicon Glass)層。
在一些優(yōu)選的實(shí)施例中，還包括源金屬，更優(yōu)選地，源金屬為Al合金或Cu。更優(yōu)選 地，在所述源金屬下表面襯有一層降阻層，該降阻層優(yōu)選地為T(mén)i或Ti/TiN。
在一些優(yōu)選的實(shí)施例中，所述源體接觸溝槽內(nèi)填充以W插塞，形成溝槽式源體接 觸區(qū)。更優(yōu)選地，還包括一層勢(shì)壘層，該勢(shì)壘層位于所述W插塞和所述源體接觸溝槽內(nèi)表面 之間。更優(yōu)選地，該勢(shì)壘層為T(mén)i/TiN或Co/TiN或h/TiN。
在一些優(yōu)選的實(shí)施例中，所述源體接觸溝槽內(nèi)直接填充以源金屬。更優(yōu)選地，還包 括一層勢(shì)壘層，該勢(shì)壘層位于所述源金屬與所述源體接觸溝槽內(nèi)表面以及所述第二絕緣層 的上表面之間。更優(yōu)選地，該勢(shì)壘層為T(mén)i/TiN或Co/TiN或Ta/TiN。
在一些優(yōu)選的實(shí)施例中，所述溝槽MOSFET還包括漏金屬，該漏金屬位于所述襯底 的下表面。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種溝槽MOSFET器件的制造方法，用來(lái)制造具 有臺(tái)階狀溝槽柵和改進(jìn)的源體接觸性能的溝槽M0SFET，該方法具有以下工序
(a)在所述外延層上先后形成氧化層-1、SiN層和氧化層_2的工序；
(b)在所述氧化層-2上提供掩模板并先后刻蝕所述氧化層_2、SiN層、氧化層-1 和所述外延層，形成外延層中多個(gè)溝槽的工序；
(c)在所述多個(gè)溝槽內(nèi)表面形成第一絕緣層并淀積導(dǎo)電區(qū)域的工序；
(d)移除所述氧化層-2和SiN層使所述導(dǎo)電區(qū)域的上表面高于所述外延層上表面 的工序；
(e)形成所述體區(qū)和所述源區(qū)的工序；
(f)淀積所述第二絕緣層形成U型凹槽的工序；
(g)形成所述源體接觸溝槽的工序，包括刻蝕所述第二絕緣層、所述源區(qū)和所述體 區(qū)形成所述源體接觸溝槽，使得所述源體接觸溝槽的側(cè)壁位于所述第二絕緣層和所述源區(qū) 的部分與外延層上表面之間的夾角(θ 3、θ 4，如圖2所示)為90士3度，位于所述體區(qū)的部 分與外延層上表面之間的夾角(θρ θ 2，如圖2所示)小于90度；
(h)進(jìn)行離子注入形成所述體接觸區(qū)，使得所述體接觸區(qū)包圍所述源體接觸溝槽 的底部和位于所述體區(qū)中的側(cè)壁的工序。
在一些優(yōu)選的實(shí)施例中，在所述溝槽MOSFET的制造方法中，在形成所述源體接觸 溝槽的工序中，還包括
在所述第二絕緣層上提供接觸溝槽掩模板的工序，并且該掩模板的臨界尺寸 Dm(如圖4C所示)大于所述U型凹槽的寬度(Dw，如圖4C所示)，并小于所述導(dǎo)電區(qū)域相鄰 兩個(gè)側(cè)壁之間的寬度；
根據(jù)臨界尺寸為Dm的掩模板刻蝕第二絕緣層時(shí)，刻蝕的深度沒(méi)有達(dá)到U型凹槽的 底部的工序；
沿所述U型凹槽的側(cè)壁刻蝕所述第二絕緣層的下部分和所述源區(qū)的工序；和
刻蝕所述體區(qū)，使所述源體接觸溝槽的側(cè)壁在所述體區(qū)中的部分與外延層之間的 夾角(θ:、θ 2，如圖2所示)小于90度的工序。
在一些優(yōu)選的實(shí)施例中，在所述制造溝槽MOSFET的方法中，還包括
在所述源體接觸溝槽內(nèi)表面淀積一層勢(shì)壘層的工序；
在所述勢(shì)壘層上淀積W金屬并進(jìn)行回刻或CMP形成W金屬插塞的工序；
在所述第二絕緣層和所述W金屬插塞的上表面淀積一層降阻層并在該降阻層上 淀積源金屬層的工序。
在一些優(yōu)選的實(shí)施例中，在所述制造溝槽MOSFET的方法中，還包括
在所述源體接觸溝槽內(nèi)表面和所述第二絕緣層的上表面淀積一層勢(shì)壘層的工 序；
在所述勢(shì)壘層上淀積源金屬的工序。
本發(fā)明的一個(gè)優(yōu)點(diǎn)是，所述源體接觸溝槽的側(cè)壁位于所述體區(qū)的部分與所述外延 層上表面之間的夾角(θ ρ θ 2，如圖2所示)小于90度，更優(yōu)選地為小于85度。這種結(jié) 構(gòu)增加了源體接觸溝槽內(nèi)的金屬插塞和所述體接觸區(qū)之間的接觸面積，從而降低了接觸電 阻。另一方面，采用這種結(jié)構(gòu)時(shí)，在所述源區(qū)下方，源體接觸溝槽和溝道區(qū)之間有部分體接 觸區(qū)存在，由于體接觸區(qū)的摻雜濃度大于所述體區(qū)的摻雜濃度，因而降低了源體接觸溝槽 和溝道區(qū)之間的電阻。
本發(fā)明的另一個(gè)優(yōu)點(diǎn)是，在一些優(yōu)選的實(shí)施例中，為了進(jìn)一步提高源體接觸性能， 在所述的第二絕緣層上方，采用了臨界尺寸Dm大于U型凹槽寬度Dw的接觸溝槽掩模板刻 蝕源體接觸溝槽，使得源體接觸溝槽的寬度在所述第二絕緣層上部分的寬度大于位于第二 絕緣層下部分的寬度，這種結(jié)構(gòu)可以增加源體接觸溝槽內(nèi)的金屬插塞和所連接的金屬層的 接觸面積，從而提高接觸性能。
本發(fā)明的另一個(gè)優(yōu)點(diǎn)勢(shì)，在一些優(yōu)選的實(shí)施例中，在所述源體接觸溝槽內(nèi)部直接淀積源金屬，進(jìn)一步提高了源體接觸性能。
本發(fā)明的另一個(gè)優(yōu)點(diǎn)是，采用了具有臺(tái)階狀結(jié)構(gòu)的溝槽柵，在一些優(yōu)選的實(shí)施例 中，采用這種結(jié)構(gòu)可以得到自對(duì)準(zhǔn)的源體接觸結(jié)構(gòu)，如圖2所示。由于在淀積所述第二絕緣 層時(shí)，溝槽柵的上表面高于所述外延層的上表面，使得所淀積的第二絕緣層在相鄰的兩個(gè) 溝槽柵之間形成U型凹槽，且寬度為Dw(如圖4C所示)。由于U型凹槽的位置是固定的， 因而當(dāng)沿U型凹槽的兩側(cè)壁刻蝕源體接觸溝槽時(shí)，所形成的源體接觸溝槽的位置也是固定 的，即所謂的自對(duì)準(zhǔn)結(jié)構(gòu)。
本發(fā)明的這些和其他實(shí)施方式的優(yōu)點(diǎn)將通過(guò)下面結(jié)合附圖的詳細(xì)說(shuō)明和所附權(quán) 利要求書(shū)，使得本領(lǐng)域的普通技術(shù)人員明了。


圖1示出了現(xiàn)有技術(shù)中具有臺(tái)階狀溝槽柵的溝槽MOSFET器件單元的剖視圖2示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的溝槽MOSFET結(jié)構(gòu)的剖視圖3示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的溝槽MOSFET的剖視圖4A 4D示出了圖2中的溝槽MOSFET結(jié)構(gòu)的制造方法的剖視圖5示出了圖3中的溝槽MOSFET器件單元制造方法中部分工藝步驟的剖視圖。
具體實(shí)施方式
下面參照附圖更詳細(xì)地說(shuō)明本發(fā)明，其中示出了本發(fā)明的優(yōu)選實(shí)施例。本發(fā)明可 以，但是以不同的方式體現(xiàn)，但是不應(yīng)該局限于在此所述的實(shí)施例。例如，這里的說(shuō)明更多 地引用N溝道的溝槽M0SFET，但是很明顯其他器件也是可能的。
參照?qǐng)D2示出的本發(fā)明的一個(gè)優(yōu)選實(shí)施例，N型外延層202形成于N+襯底200之 上，形成在所述外延層中的溝槽內(nèi)表面襯有柵極氧化物208并且填充了摻雜的多晶硅210， 該摻雜的多晶硅210的上表面高于所述外延層202的上表面，形成臺(tái)階狀的溝槽柵。P型體 區(qū)212形成于所述外延層中，并位于每?jī)蓚€(gè)相鄰的臺(tái)階狀溝槽柵之間。在所述體區(qū)212上 方，有N+源區(qū)214。源體接觸溝槽穿過(guò)第二絕緣層218、所述源區(qū)214并且延伸入所述體區(qū) 212。特別的，所述源體接觸溝槽的側(cè)壁位于所述第二絕緣層和所述源區(qū)的部分與所述外延 層上表面之間的夾角(θ 3、θ 4)為90士3度，位于所述體區(qū)的部分與所述外延層上表面之間 的夾角(θρ θ2)小于85度。更特別的，所述源體接觸溝槽的側(cè)壁位于所述第二絕緣層上 部分的寬度大于位于所述第二絕緣層下部分的寬度。同時(shí)，P+體接觸區(qū)206包圍所述源體 接觸溝槽底部和位于體區(qū)部分的側(cè)壁。
所述源體接觸溝槽的內(nèi)表面襯有一層勢(shì)壘層Ti/TiN或Co/TiN或Ta/TiN，并且填 充以W插塞216，用于將所述體區(qū)和所述源區(qū)連接至源金屬220。并且該源金屬下方襯有一 層降阻層224。
參照?qǐng)D3示出的本發(fā)明的另外一個(gè)優(yōu)選實(shí)施例，與圖2所示結(jié)構(gòu)主要的不同之處 在于，在所述源體接觸溝槽中，不是填充以W插塞，而是在所述勢(shì)壘層上直接淀積源金屬Al 合金或Cu，進(jìn)一步提高源體接觸性能。
圖4A 4D示出了制造圖2中所示溝槽MOSFET的工藝步驟。在圖4A中，首先在 N+襯底200上生長(zhǎng)N型外延層202，然后在該外延層上先后生長(zhǎng)一層氧化層232 (厚度約為100 500 A )、一層SiN 234(厚度約為1000 2000 A )、另一層氧化層236(厚度約為 4000 8000 A)。然后，在所述氧化層236上提供掩模板(未示出)并刻蝕氧化層236、SiN 層234、氧化層232和外延層202形成溝槽210a并刻蝕溝槽底部使之形成圓弧形溝槽底部。 接著，生長(zhǎng)一層犧牲氧化層并通過(guò)去除該犧牲氧化層來(lái)消除刻蝕過(guò)程中造成的硅缺陷。之 后，在所述溝槽210a內(nèi)表面淀積一層?xùn)艠O氧化層208。
在圖4B中，淀積導(dǎo)電區(qū)域210，例如摻雜的多晶硅，以填充所述溝槽210a，并通過(guò) CMP(Chemical Mechanical Polishing)或回刻(etch back)移除多余的部分，使所述導(dǎo)電 區(qū)域210的上表面到達(dá)氧化層236的上表面。之后，通過(guò)濕法氧化物刻蝕去除氧化層236， 并移除SiN層234，得到臺(tái)階狀的溝槽柵，其導(dǎo)電區(qū)域210的上表面高于所述外延層202的 上表面。接著，分別進(jìn)行體區(qū)和源區(qū)的離子注入和擴(kuò)散，形成體區(qū)212和源區(qū)214。
在圖4C中，首先，在所述外延層202的上表面和所述溝槽柵導(dǎo)電區(qū)域210高出外 延層上表面部分的外表面淀積第二絕緣層218，所述第二絕緣層在位于相鄰兩個(gè)溝槽柵中 間具有U型凹槽，該U型凹陷的寬度為Dw。之后，提供接觸溝槽掩模板(未示出)，且該掩 模板的臨界尺寸Dm，如圖4C所示，且Dm大于Dw。隨后，沿所述掩模板刻蝕所述第二絕緣 層，且刻蝕的深度沒(méi)有達(dá)到所述U型凹槽的下底面。隨后，沿所述U型凹槽的側(cè)壁向下垂直 刻蝕所述第二絕緣層的下部分和所述源區(qū)，使得所形成的源體接觸溝槽216a的側(cè)壁在第 二絕緣層和所述源區(qū)的部分與所述外延層的上表面之間的夾角(θ3、θ4)為90士3度。之 后，刻蝕所述體區(qū)，使得源體接觸溝槽的側(cè)壁位于體區(qū)的部分與外延層上表面之間的夾角 (θ3、θ4)小于85度。之后，進(jìn)行BF2的離子注入，用來(lái)形成ρ+體接觸區(qū)206，該體接觸區(qū) 包圍源體接觸溝槽的底部和位于體區(qū)的側(cè)壁。接著，進(jìn)行RTA(Rapid Therml Annealing) 來(lái)激活注入的BF2離子。
在圖4D中，先在所述源體接觸溝槽216a的內(nèi)表面淀積一層Ti/TiN或Co/TiN或 Ta/TiN作為勢(shì)壘層，之后淀積金屬W并通過(guò)去除多余的部分形成W插塞216。接著，在所述 第二絕緣層218的上表面和所述W插塞216上淀積一層降阻層Ti或Ti/TiN，并在該降阻 層上淀積Al合金或Cu用以形成源金屬220。之后，研磨襯底200的下表面并淀積金屬Ti/ Ni/Ag形成漏金屬222。
圖5所示為制造圖3中所示的本發(fā)明的一個(gè)實(shí)施例的工藝步驟，其前面的工序與 圖4A 4C中所示相同。當(dāng)源體接觸溝槽形成之后，勢(shì)壘層3M被淀積在所述源體接觸溝 槽的內(nèi)表面和所述第二絕緣層的上表面，之后，在所述勢(shì)壘層3M上直接淀積Al合金或Cu， 形成金屬插塞316，并通過(guò)金屬掩模板形成源金屬320。隨后，研磨襯底的下表面并淀積金 屬Ti/Ni/Ag形成漏金屬322。
盡管在此說(shuō)明了各種實(shí)施例，可以理解，在不脫離本發(fā)明的精神和范圍的所附權(quán) 利要求書(shū)的范圍內(nèi)，通過(guò)上述的指導(dǎo)，可以對(duì)本發(fā)明作出各種修改。例如，可以用本發(fā)明的 方法形成其導(dǎo)電類型與文中所描述的相反的導(dǎo)電類型的各種半導(dǎo)體區(qū)域的結(jié)構(gòu)。
權(quán)利要求
1.一種具有臺(tái)階狀溝槽柵和改進(jìn)的源體接觸性能的溝槽M0SFET，包括第一導(dǎo)電類型的襯底；第一導(dǎo)電類型的外延層，該外延層位于所述襯底之上，并且該外延層的多數(shù)載流子濃 度低于所述襯底；在所述外延層中的多個(gè)溝槽；第一絕緣層，襯于所述多個(gè)溝槽中；導(dǎo)電區(qū)域，位于所述多個(gè)溝槽中，靠近所述第一絕緣層，所述導(dǎo)電區(qū)域的上表面高于所 述外延層的上表面，即具有臺(tái)階狀結(jié)構(gòu)；第二導(dǎo)電類型的體區(qū)，該體區(qū)位于所述外延層的上部分，且所述第二導(dǎo)電類型與所述 第一導(dǎo)電類型相反；第一導(dǎo)電類型的源區(qū)，位于有源區(qū)，且位于所述體區(qū)的上部分，所述源區(qū)的多數(shù)載流子 濃度高于所述外延層；第二絕緣層，覆蓋所述外延層的上表面，并且覆蓋所述導(dǎo)電區(qū)域高于所述外延層上表 面部分的外表面；源體接觸溝槽，穿過(guò)所述第二絕緣層和所述源區(qū)，延伸入所述體區(qū)，該源體接觸溝槽的 側(cè)壁位于所述第二絕緣層和所述源區(qū)的部分與所述外延層上表面之間的夾角(θ3、θ4)為 90士3度，位于所述體區(qū)的部分與外延層上表面之間的夾角(θ” θ2)小于90度；第二導(dǎo)電類型的體接觸區(qū)，包圍所述源體接觸溝槽的底部和位于所述體區(qū)的側(cè)壁，且 所述體接觸區(qū)多數(shù)載流子濃度高于所述體區(qū)。
2.根據(jù)權(quán)利要求1所述溝槽M0SFET，其中所述源體接觸溝槽的側(cè)壁位于所述第二絕緣 層上部分的寬度大于位于所述第二絕緣層下部分的寬度。
3.根據(jù)權(quán)利要求1所述溝槽M0SFET，其中所述源體接觸溝槽的側(cè)壁位于體區(qū)的部分與 外延層上表面之間的夾角(θρ θ2)小于85度。
4.根據(jù)權(quán)利要求1所述溝槽M0SFET，其中所述第二絕緣層為SRO層或SRO和PSG的混 合層或BPSG層。
5.根據(jù)權(quán)利要求1所述溝槽M0SFET，還包括源金屬層。
6.根據(jù)權(quán)利要求5所述溝槽M0SFET，其中所述源金屬層為Al合金或Cu。
7.根據(jù)權(quán)利要求1所述溝槽M0SFET，其中所述源體接觸溝槽內(nèi)填充以W插塞，形成溝 槽式源體接觸區(qū)。
8.根據(jù)權(quán)利要求7所述溝槽M0SFET，還包括一層勢(shì)壘層，該勢(shì)壘層位于所述W插塞和 所述源體接觸溝槽內(nèi)表面之間。
9.根據(jù)權(quán)利要求8所述溝槽M0SFET，其中所述勢(shì)壘層為T(mén)i/TiN或Co/TiN或h/TiN。
10.根據(jù)權(quán)利要求5或7所述溝槽M0SFET，還包括降阻層，該降阻層覆蓋所述第二絕緣 層和所述溝槽式源體接觸區(qū)的上表面，且所述源金屬層位于所述降阻層之上。
11.根據(jù)權(quán)利要求10所述溝槽M0SFET，其中所述降阻層為T(mén)i或Ti/TiN。
12.根據(jù)權(quán)利要求5所述溝槽M0SFET，其中所述源體接觸溝槽內(nèi)填充以源金屬。
13.根據(jù)權(quán)利要求12所述溝槽M0SFET，還包括一層勢(shì)壘層，該勢(shì)壘層襯于所述源體接 觸溝槽的內(nèi)表面和所述第二絕緣層的上表面，所述源金屬位于所述勢(shì)壘層之上。
14.根據(jù)權(quán)利要求1所述溝槽M0SFET，還包括漏金屬，該漏金屬位于所述襯底的下表
15.根據(jù)權(quán)利要求1所述溝槽M0SFET，其中所述導(dǎo)電區(qū)域?yàn)閾诫s的多晶硅區(qū)域。
16.一種溝槽MOSFET的制造方法，包括制造權(quán)利要求1中所述具有臺(tái)階狀溝槽柵和改進(jìn)的源體接觸性能的溝槽MOSFET具有 以下工序在所述外延層上先后分別形成氧化層-1、SiN層和氧化層-2的工序； 在所述氧化層-2上提供掩模板并先后刻蝕所述氧化層_2、SiN層、氧化層-1和所述外 延層，形成外延層中多個(gè)溝槽的工序；在所述多個(gè)溝槽內(nèi)表面形成第一絕緣層并淀積導(dǎo)電區(qū)域的工序； 移除所述氧化層-2和SiN層使所述導(dǎo)電區(qū)域的上表面高于所述外延層上表面的工序；形成所述體區(qū)和所述源區(qū)的工序； 淀積所述第二絕緣層形成U型凹槽的工序；形成所述源體接觸溝槽的工序，包括刻蝕所述第二絕緣層、所述源區(qū)和所述體區(qū)形成 所述源體接觸溝槽，使得所述源體接觸溝槽的側(cè)壁位于所述第二絕緣層和所述源區(qū)的部分 與外延層上表面之間的夾角(θ 3、θ 4)為90士3度，位于所述體區(qū)的部分與外延層上表面之 間的夾角(θ” θ2)小于90度；和進(jìn)行離子注入形成所述體接觸區(qū)，使得所述體接觸區(qū)包圍所述源體接觸溝槽的底部和 位于所述體區(qū)中的側(cè)壁的工序。
17.根據(jù)權(quán)利要求16所述的溝槽MOSFET的制造方法，其中 在形成所述源體接觸溝槽的工序中，還包括在所述第二絕緣層上提供接觸溝槽掩模板的工序，并且該掩模板的臨界尺寸(Dm)大 于所述U型凹槽的寬度(Dw)，并小于所述導(dǎo)電區(qū)域相鄰兩個(gè)側(cè)壁之間的寬度；沿所述接觸溝槽掩模板刻蝕所述第二絕緣層，且刻蝕的深度沒(méi)有達(dá)到所述U型凹槽的 底部的工序；沿所述U型凹槽的側(cè)壁刻蝕所述第二絕緣層的下部分和所述源區(qū)的工序；和 刻蝕所述體區(qū)，使所述源體接觸溝槽的側(cè)壁在所述體區(qū)中的部分與外延層上表面之間 的夾角(θ i、θ 2)小于90度的工序。
18.根據(jù)權(quán)利要求16或17所述的溝槽MOSFET的制造方法，其中在形成所述源體接觸溝槽的工序中，包括刻蝕所述體區(qū)使得所形成的源體接觸溝槽的 側(cè)壁在所述體區(qū)中的部分與外延層上表面之間的夾角(θρ θ2)小于85度的工序。
19.根據(jù)權(quán)利要求16所述的溝槽MOSFET的制造方法，還包括 在所述源體接觸溝槽內(nèi)表面淀積一層勢(shì)壘層的工序；在所述勢(shì)壘層上淀積W金屬并進(jìn)行回刻或CMP形成溝槽式源體接觸區(qū)的工序；和 在所述第二絕緣層和所述溝槽式源體接觸區(qū)的上表面淀積一層降阻層并在降阻層上 淀積源金屬層的工序。
20.根據(jù)權(quán)利要求16所述的溝槽MOSFET的制造方法，還包括在所述源體接觸溝槽內(nèi)表面和所述第二絕緣層的上表面淀積一層勢(shì)壘層的工序；和 在所述勢(shì)壘層上淀積源金屬的工序。
21.根據(jù)權(quán)利要求16所述的溝槽MOSFET的制造方法，還包括 將所述襯底的下表面進(jìn)行研磨并淀積漏金屬層的工序。
全文摘要
本發(fā)明公開(kāi)了一種具有臺(tái)階狀溝槽柵和改進(jìn)的源體接觸性能的溝槽MOSFET與其制造方法，與現(xiàn)有技術(shù)中的溝槽MOSFET相比，根據(jù)本發(fā)明的溝槽MOSFET，由于源體接觸溝槽與體接觸區(qū)之間的接觸面積增大，因而具有較小的接觸電阻和更好的接觸性能。同時(shí)，臺(tái)階狀溝槽柵的應(yīng)用使得柵電容和導(dǎo)通電阻過(guò)大的問(wèn)題得以解決。
文檔編號(hào)H01L27/088GK102034822SQ20091017870
公開(kāi)日2011年4月27日 申請(qǐng)日期2009年9月25日 優(yōu)先權(quán)日2009年9月25日
發(fā)明者謝福淵 申請(qǐng)人:力士科技股份有限公司