專利名稱：芯片封裝結(jié)構(gòu)的制程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種芯片封裝結(jié)構(gòu)的制程，且特別是有關(guān)于一種較薄的芯片封裝
結(jié)構(gòu)的制程。
背景技術(shù)：
在半導體產(chǎn)業(yè)中，集成電路(integrated circuits, IC)的制程主要分為三個階 段集成電路設計、集成電路的制作及集成電路的封裝。 在集成電路的制程中，芯片是經(jīng)由晶片(wafer)制作、電路設計以及切割晶片等 步驟而完成。晶片具有一有源面，其為有多個有源元件形成于其上的表面。于形成晶片 內(nèi)的集成電路之后，在晶片的有源面上形成多個接墊，以使由切割晶片所形成的芯片可透 過接墊電性連接至承載器。承載器可為一導線架或一線路板。芯片經(jīng)由打線接合(wire bonding)或倒裝焊(flip chip bonding)等方式電性連接至承載器(carrier)，其中芯片 的接墊電性連接至承載器的接墊，以形成一芯片封裝結(jié)構(gòu)。 —般而言，現(xiàn)有的線路板制程都必需用到核心介電層，而圖案化線路層與圖案化 介電層以全力口成法(fully additive process)、半力口成法(semi—additiveprocess)、減成 法(subtractive process)或是其他適合的方法交替地堆疊于核心介電層上。由前述可知， 核心介電層的厚度為線路板的總厚度的主要部分。因此，若無法有效地降低核心介電層的 厚度，勢必不利于降低芯片封裝結(jié)構(gòu)的總厚度。

發(fā)明內(nèi)容
本發(fā)明提供一種芯片封裝結(jié)構(gòu)的制程，其可制得厚度較薄的芯片封裝結(jié)構(gòu)。
本發(fā)明提出一種芯片封裝結(jié)構(gòu)的制程如下所述。首先，提供一圖案化導電層與一 第一圖案化防焊層，其中圖案化導電層具有多個第一開口，第一圖案化防焊層配置于圖案 化導電層上。接著，形成一第二圖案化防焊層于圖案化導電層上，以使第一圖案化防焊層與 第二圖案化防焊層分別配置于圖案化導電層的相對二表面上。然后，接合多個芯片至第一 圖案化防焊層上，以使第一圖案化防焊層位于芯片與圖案化導電層之間。之后，借由多條導 線電性連接芯片至圖案化導電層，其中導線貫穿圖案化導電層的第一開口。接著，形成至少 一封裝膠體，以包覆圖案化導電層、第一圖案化防焊層、第二圖案化防焊層、芯片以及導線。 然后，分離封裝膠體、第一圖案化防焊層與第二圖案化防焊層。 在本發(fā)明的一實施例中，提供圖案化導電層與第一圖案化防焊層的方法如下所 述。首先，提供一導電層。接著，形成一防焊層于導電層上。然后，圖案化防焊層以形成第 一圖案化防焊層，其中第一圖案化防焊層暴露出部分導電層。之后，圖案化導電層以形成圖 案化導電層。 在本發(fā)明的一實施例中，提供圖案化導電層與第一圖案化防焊層的方法如下 所述。首先，提供一防焊層。接著，形成一導電層于防焊層上。然后，圖案化防焊層以形成 第一圖案化防焊層，其中第一圖案化防焊層暴露出部分導電層。之后，圖案化導電層以形成圖案化導電層。 在本發(fā)明的一實施例中，提供圖案化導電層與第一圖案化防焊層的方法如下所 述。首先，提供一導電層。接著，形成一防焊層于導電層上。圖案化導電層以形成圖案化導 電層。然后，圖案化防焊層以形成第一圖案化防焊層。 在本發(fā)明的一實施例中，提供圖案化導電層與第一圖案化防焊層的方法如下所 述。首先，提供一防焊層。接著，形成一導電層于防焊層上。然后，圖案化導電層以形成圖 案化導電層。之后，圖案化防焊層以形成第一圖案化防焊層。 在本發(fā)明的一實施例中，多個第二開口形成于第一圖案化防焊層上，其中第二開 口暴露出各芯片的局部區(qū)域。 在本發(fā)明的一實施例中，多個第三開口形成于第二圖案化防焊層上，且第三開口 暴露出部分圖案化導電層以及各芯片的局部區(qū)域。 在本發(fā)明的一實施例中，多個第四開口形成于第二圖案化防焊層上。 在本發(fā)明的一實施例中，芯片封裝結(jié)構(gòu)的制程更包括于各第四開口中形成一外部
電極，并經(jīng)由第四開口使外部電極電性連接至圖案化導電層。 在本發(fā)明的一實施例中，芯片封裝結(jié)構(gòu)的制程更包括形成一粘著層于芯片與第一 圖案化防焊層之間。 在本發(fā)明的一實施例中，粘著層為一B階粘著層。 在本發(fā)明的一實施例中，B階粘著層預先形成于芯片的一有源面上。 在本發(fā)明的一實施例中，在芯片粘著至圖案化導電層之前，B階粘著層形成于圖案
化導電層上。 在本發(fā)明的一實施例中，第一圖案化防焊層為一B階膠層。 基于上述，本發(fā)明的芯片封裝結(jié)構(gòu)的制程可在不需用到核心介電層的情況下，制 作芯片封裝結(jié)構(gòu)，故本發(fā)明的芯片封裝結(jié)構(gòu)的制程所制得的芯片封裝結(jié)構(gòu)的厚度小于現(xiàn)有 的芯片封裝結(jié)構(gòu)的厚度。


為讓本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，以下結(jié)合附圖對本發(fā)明的具 體實施方式作詳細說明，其中 圖1A至圖1J為本發(fā)明一實施例的芯片封裝結(jié)構(gòu)的制程剖面圖。
主要元件符號說明
100、 100':芯片封裝結(jié)構(gòu)110導電層112第一表面114第二表面120第一圖案化防焊層122第二開口130圖案化導電層132弓I展P134第一接墊
5
136第一開口140第二圖案化防焊層142第四開口144第三開口150心片152有源面154背面156第二接墊160導線170粘著層180、 180':封裝膠體
190外部電極W :側(cè)壁
具體實施例方式
本發(fā)明的實施例可參照對應的圖示，且于圖示或描述中標號相同之處為彼此相同 或相似。 圖1A至圖1J為本發(fā)明一實施例的芯片封裝結(jié)構(gòu)的制程剖面圖。請參照圖IA，提 供一導電層110與一第一圖案化防焊層120，其中導電層IIO具有相對的一第一表面112與 一第二表面114，第一圖案化防焊層120具有多個第二開口 122。此外，第一圖案化防焊層 120配置于導電層110的第一表面112上。在一較佳的實施例中，可對導電層110施加一棕 化(brown oxidation)制程或一黑化(black oxidation)制程，以增加導電層110的表面 粗糙度。如此，可提升導電層110與第一圖案化防焊層120的接合度。
在本實施例中，形成第一圖案化防焊層120的方法為貼附一B階膠膜(Bstaged film)于導電層110的第一表面112上，其中B階膠膜亦為一防焊層，且此固態(tài)狀的防焊層 于貼附至導電層IIO之前或之后可被圖案化而形成第一圖案化防焊層120。在一實施例中， 第一圖案化防焊層120的形成方式包括先于導電層110的第一表面112上涂布一液態(tài)防焊 材料(例如B階液態(tài)防焊材料)，然后，固化與圖案化此液態(tài)防焊材料，以形成第一圖案化防 焊層120，固化方式可借由加熱或是照射紫外光。在本實施例中，第一圖案化防焊層120可 為一 B階膠膜。再者，第一圖案化防焊層120可為一感光性的B階膠膜。
接著，請參照圖1B，以曝光顯影以及蝕刻的方式圖案化導電層110，以形成一圖案 化導電層130，其中圖案化導電層130具有多個引腳132與多個第一開口 136。值得注意的 是，前述形成圖案化導電層130與第一圖案化防焊層120的圖案化制程的順序并非用以限 定本發(fā)明。 然后，請參照圖1C，于圖案化導電層130的第二表面114上形成一第二圖案化防焊 層140，第二圖案化防焊層140具有多個第三開144，其中部分第二表面114暴露于第二圖 案化防焊層140之外。換言之，形成于部分第二表面114上的第二圖案化防焊層140定義 出多個第一接墊134。第二圖案化防焊層140的形成方法包括封膠、印刷或薄膜貼附。在一 較佳的實施例中，可進行一電鍍制程(plating process)，以于第一接墊134上形成一電鍍導電層(未繪示)。前述電鍍導電層可為一鎳/金疊層或是其他適合的金屬層。
之后，請參照圖1D，將多個芯片150粘著至第一圖案化防焊層120，并形成多條導 線160，以連接第一接墊134與芯片150。各芯片150具有一有源面152、一相對于有源面 152的背面154、多個配置于有源面152上的第二接墊156，且一第一開口 136暴露出這些 第二接墊156。各芯片150借由一配置于芯片150與第一圖案化防焊層120之間的粘著層 170粘著至第一圖案化防焊層120，其中第一圖案化防焊層120位于圖案化導電層130與各 芯片150之間。在一實施例中，芯片150可不需經(jīng)由粘著層170而直接粘著至第一圖案化 防焊層120上，其中第一圖案化防焊層120為一形成于導電層130上的B階膠膜，而且，在 芯片150粘著之前，此B階膠膜未被完全固化。 在本實施例中，導線160是以打線接合的方式形成，且各導線160電性連接一第一 接墊134與一第二接墊156。導線160例如為金導線。 在本實施例中，粘著層170例如為一B階粘著層。B階粘著層可為ABLESTIK的8008 或8008TH。此外，B階粘著層亦可為ABLESTIK的6200、6201或6202或HITACHI Chemical CO. ，Ltd.提供的SA-200-6、SA-200-10。在本發(fā)明的一實施例中，B階粘著層170形成在晶 片的有源面。當晶片被切割時，可形成多個芯片150，且芯片150具有位于其有源面152上 的粘著層170。因此，B階粘著層170有利于量產(chǎn)。此外，B階粘著層170的形成方式包括 旋轉(zhuǎn)涂布、印刷或是其他適合的制程。更明確而言，粘著層170是形成在芯片150的有源面 152上。具體而言，可先提供一晶片，其具有多個成陣列排列的芯片150。然后，于芯片150 的有源面152上形成一二階粘著層，并借由加熱或是照射紫外光的方式使此二階粘著層部 分固化，以形成B階粘著層170。另外，在芯片150粘著至第一防焊層120之前，B階粘著層 170可預先形成在第一防焊層120上。 在本實施例中，當芯片150粘著至第一防焊層120之后或在之后的后固化制程中， 或者是當一封裝膠體包覆芯片150之后，B階粘著層170才完全固化。 接著，請參照圖1E，至少一封裝膠體180包覆圖案化導電層130、第一圖案化防焊 層120、第二圖案化防焊層140、芯片150與導線160。封裝膠體180的材質(zhì)例如為環(huán)氧樹脂 (印oxy resin)。 然后，請參照圖1F，形成多個第四開口 142于第二圖案化防焊層140中，以暴露出 圖案化導電層130的部分第二表面114，之后，分別于這些第四開口 142中形成多個外部電 極190，以電性連接圖案化導電層130。外部電極190例如為焊球。值得注意的是，在第二 圖案化防焊層140形成于圖案化導電層130的第二表面114上的同時，可形成第二圖案化 防焊層140的第四開口 142。 請參照圖1G，相較于前述實施例是形成封裝膠體180來包覆圖案化導電層130、第 一圖案化防焊層120、芯片150與導線160，本實施例是形成多個封裝膠體180'來包覆圖案 化導電層130、第一圖案化防焊層120、芯片150與導線160。 請參照圖1H與圖II，圖1F或圖1G中的結(jié)構(gòu)經(jīng)單顆化(singularize)之后可分別 形成多個芯片封裝結(jié)構(gòu)100 (如圖1H所示)或多個芯片封裝結(jié)構(gòu)100'(如圖II所示)，其 中單顆化的制程包括一沖壓制程(punch process)或一切割制程(sawing process)。
請參照圖1H，值得注意的是，圖案化導電層130未延伸至芯片封裝結(jié)構(gòu)100的側(cè)壁 W，故圖案化導電層130未暴露于芯片封裝結(jié)構(gòu)100的側(cè)壁W之外。在本實施例中，封裝膠體180是部分包覆芯片150且暴露出芯片150的背面154，在其他實施例中，封裝膠體180 亦可完全包覆芯片150 (如圖1J所示)。 如圖1H所示，本實施例的芯片封裝結(jié)構(gòu)100主要包括一圖案化導電層130、一第一 圖案化防焊層120、一第二圖案化防焊層140、一芯片150、多條導線160與一封裝膠體180。 圖案化導電層130具有相對的一第一表面112與一第二表面114。第一圖案化防焊層120 配置于第一表面112。第二圖案化防焊層140配置于第二表面114，其中第二圖案化防焊層 140暴露出部分的第二表面114。芯片150借由粘著層170配置于第一圖案化防焊層120 上，其中粘著層170例如為一B階粘著層，第一圖案化防焊層120配置于圖案化導電層130 與芯片150之間。導線160電性連接至芯片150以及由第二圖案化防焊層140所暴露出的 圖案化導電層130。封裝膠體180包覆圖案化導電層130、第一圖案化防焊層120、第二圖案 化防焊層140、芯片150以及導線160。 綜上所述，相較于現(xiàn)有的芯片封裝結(jié)構(gòu)的制程，本發(fā)明的制程可制得無核心介電
層且厚度較小的芯片封裝結(jié)構(gòu)。因此，本發(fā)明可降低制作成本并提升產(chǎn)量。 雖然本發(fā)明已以較佳實施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技
術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的修改和完善，因此本發(fā)明的保護范
圍當以權(quán)利要求書所界定的為準。
權(quán)利要求
一種芯片封裝結(jié)構(gòu)的制程，包括提供一圖案化導電層與一第一圖案化防焊層，其中該圖案化導電層具有多個第一開口，該第一圖案化防焊層配置于該圖案化導電層上；形成一第二圖案化防焊層于該圖案化導電層上，以使該第一圖案化防焊層與該第二圖案化防焊層分別配置于該圖案化導電層的相對二表面上；接合多個芯片至該第一圖案化防焊層上，以使該第一圖案化防焊層位于該些芯片與該圖案化導電層之間；借由多條導線電性連接該些芯片至該圖案化導電層，其中該些導線貫穿該圖案化導電層的該些第一開口；形成至少一封裝膠體，以包覆該圖案化導電層、該第一圖案化防焊層、該第二圖案化防焊層、該些芯片以及該些導線；以及分割該封裝膠體、該第一圖案化防焊層與該第二圖案化防焊層。
2. 如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，提供該圖案化導電層與該 第一圖案化防焊層的方法包括提供一導電層； 形成一防焊層于該導電層上；圖案化該防焊層以形成該第一圖案化防焊層，其中該第一圖案化防焊層暴露出部分該 導電層；以及圖案化該導電層以形成該圖案化導電層。
3. 如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，提供該圖案化導電層與該 第一圖案化防焊層的方法包括提供一防焊層； 形成一導電層于該防焊層上；圖案化該防焊層以形成該第一圖案化防焊層，其中該第一圖案化防焊層暴露出部分該 導電層；以及圖案化該導電層以形成該圖案化導電層。
4. 如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，提供該圖案化導電層與該 第一圖案化防焊層的方法包括提供一導電層； 形成一防焊層于該導電層上； 圖案化該導電層以形成該圖案化導電層；以及 圖案化該防焊層以形成該第一圖案化防焊層。
5. 如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，提供該圖案化導電層與該 第一圖案化防焊層的方法包括提供一防焊層； 形成一導電層于該防焊層上； 圖案化該導電層以形成該圖案化導電層；以及 圖案化該防焊層以形成該第一圖案化防焊層。
6. 如權(quán)利要求l所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，多個第二開口形成于該第一圖案化防焊層上，其中該些第二開口暴露出各該芯片的局部區(qū)域。
7. 如權(quán)利要求l所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，多個第三開口形成于該第 二圖案化防焊層上，且該些第三開口暴露出部分該圖案化導電層以及各該芯片的局部區(qū) 域。
8. 如權(quán)利要求l所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，多個第四開口形成于該第 二圖案化防焊層上。
9. 如權(quán)利要求8所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，更包括 于各該第四開口中形成一外部電極，并經(jīng)由該些第四開口使該些外部電極電性連接至該圖案化導電層。
10. 如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，更包括形成一粘著層于該些芯片與該第一圖案化防焊層之間。
11. 如權(quán)利要求IO所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，該粘著層為一B階粘著層。
12. 如權(quán)利要求11所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，該B階粘著層預先形成于 該芯片的一有源面上。
13. 如權(quán)利要求11所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，在該芯片粘著至該圖案 化導電層之前，該B階粘著層形成于該圖案化導電層上。
14. 如權(quán)利要求1所述的芯片封裝結(jié)構(gòu)的制程，其特征在于，該第一圖案化防焊層為一 B階膠層。
全文摘要
本發(fā)明揭示一種芯片封裝結(jié)構(gòu)的制程如下所述。首先，提供一具有多個第一開口的圖案化導電層與一配置于其上的第一圖案化防焊層。接著，形成一第二圖案化防焊層于圖案化導電層上，以使第一與第二圖案化防焊層分別配置于圖案化導電層的相對二表面上。然后，接合多個芯片至第一圖案化防焊層上。之后，借由多條導線電性連接芯片至圖案化導電層，其中導線貫穿圖案化導電層的第一開口。接著，形成至少一封裝膠體。然后，分割封裝膠體、第一與第二圖案化防焊層。
文檔編號H01L21/56GK101740424SQ20091012640
公開日2010年6月16日 申請日期2009年2月26日 優(yōu)先權(quán)日2008年11月13日
發(fā)明者林峻瑩, 沈更新 申請人:南茂科技股份有限公司;百慕達南茂科技股份有限公司