專利名稱：Rf-ic封裝方法及所獲得的電路的制作方法
技術領域：
本發(fā)明涉及RF-IC封裝方法，該封裝方法實際上消除了電感器和電路的不同部分 的傳輸線之間的長程電磁串擾。
背景技術：
典型地，今天的芯片或集成電路(IC)包括多個IP塊(或構件塊)以及多個電感 器，通常是RF電感器。這些IC電感器對于實現(xiàn)許多完全集成的收發(fā)器芯片所需的壓控振 蕩器是必需的，這些收發(fā)器芯片今天提供給市場，用于多無線通信協(xié)議。所需的電感值典型 為幾個nH，并且優(yōu)選地應當可以針對應用調節(jié)，然而品質因子優(yōu)選地應當盡可能高。優(yōu)選 地，附加的好處可以是低的凈磁場，導致與其他電感器(圖1)或互連線之間的較低的磁耦 合，這是在 W01998005048A1、W02004012213A1、W02005096328A1 和 W02006105184A1 中公開 的特殊電感器布局的目的。W098/05048A1涉及平面磁場電感器/變壓器及方法，具有至少三個的多個平面環(huán) 形/螺旋形導體線圈，這些線圈按照簡單的/復合的環(huán)路方式彼此相接來設置。這些環(huán)路 承載由信號源產生的電流，并且多個相鄰的平面環(huán)形/螺旋形導體線圈設置成使得預定范 圍上多個環(huán)形/螺旋形導體線圈的磁矩(moment)的抵消最大化。W02004/012213A1公開了一種具有平面螺旋形繞組的平面電感，尤其是用于單片 HF振蕩器的平面電感，其中每一個繞組是“8”字形式，具有沿著相同方向承載電流并且在 兩個環(huán)路之間延伸的三個交叉導體。W02005/096328A1公開了 一種用于減小VCO諧振器之間的EM互耦合并且用于在單 個半導體芯片上實現(xiàn)它的方法和系統(tǒng)。電感器可以是“8”字形、四葉苜蓿形、單圈、多圈、彼 此相對旋轉、和/或彼此相對垂直偏移。W02006/105184A1公開了一種用于集成電路或印刷電路板中以減少或最小化干擾 的方法和裝置。利用耦合在一起并且配置成電流沿不同方向流經電感器的兩個或更多個電 感器形成電感，從而至少部分抵消磁場。在設計電路時，可以微調電感器的配置以及電路的各部分的相對位置，以提供最 優(yōu)的干擾或噪聲控制。如上所述，已知包括電感器及其他的RF-IC。下面的文獻涉及一個電路內的單個電感器及其優(yōu)化。US2005/190035公開了一種用于集成電路的芯片上電感器器件，采用IC的多個金 屬層上的線圈，具有位于線圈和電感器的磁芯之間、在線圈之間延伸的堆疊通道的電連接 器。磁性材料的薄膜可以形成在電感器末端，以便為電感器提供閉合的磁路。因而獲得了 小(例如晶體管)尺寸的高Q因子電感器。W02005/091499涉及形成在電介質材料的頂部、在彼此的頂部凸出的各種螺旋形 電感器。在第一和第二螺旋形電感器的中心部分形成電容器電極，該電容器電極各自占據 相關圖案的外周邊區(qū)域的20-60%的面積。在第一電介質襯底的上表面上放置其上形成有第一接地層的第三電介質襯底。在第二電介質襯底的下表面上放置第二接地層。EP0780853涉及與典型的集成電路制造相容的具有提高的Q的電感器結構，包括 螺旋形電感器，在集成電路的電阻性襯底和螺旋形電感器之間具有減少電感器的功率損耗 的導電面。在導電材料中可以形成區(qū)段圖案，以防止渦流流經導電面并減小螺旋形電感器 的電感。對其中形成分段導電面的圖案進行優(yōu)化，可以增加電感器的Q。分段的導電面可以 由金屬、多晶硅或襯底的重摻雜區(qū)來制造。US2003127686涉及具有對稱的感應器件的集成電路，具有接地屏蔽。在一個實施 例中，用于集成電路的對稱感應器件包括襯底、主金屬層和屏蔽。襯底具有工作表面。主金 屬層具有至少一對電流路徑區(qū)。電流路徑區(qū)對中的每一個按照大致規(guī)則多邊形形成，該規(guī) 則多邊形關于與襯底的工作表面垂直的對稱面大致是對稱的。將屏蔽圖案化成關于對稱面 大致對稱的區(qū)段。屏蔽的至少一些區(qū)段的中間部分大致與對稱面垂直地形成，因為中間部 分與對稱面交叉。相反，本發(fā)明涉及RF-IC封裝方法，該封裝方法實際上消除了電感器和電路的不 同部分的傳輸線之間的長程電磁串擾。據信距離d遠大于其各自直徑的兩個平面電感器之間的磁耦合因子c典型可表示 為
ΓπKC=k/d3其中K是比例常數(shù)。對于根據W02004/012213A1的“8”字形電感器，兩個相同的 眼睛(eyes)的距離是(I1 = d+ Δ cos α , d2 = d- Δ cos α其中2Δ表示眼睛之間的距離，并且α指其角取向，產生相等但相反的磁場，最終 的耦合因子可計算為 現(xiàn)在，磁耦合因子隨距離的四次方而不是隨距離的三次方減小。并且，在犧牲電感 器以90度的角α與穿過電感器眼睛的軸對準時，則將完全抵消，并且磁耦合因子將變?yōu)?零。當根據W02004/012213A1的兩個8字形電感器結合成W02005/096328A1中公開的苜蓿 形電感器時，其剩余場可以再次為大致彼此抵消，結果，在大距離下，磁耦合因子有望隨距 離的五次方減小。不幸的是，對于相同的面積和跡線密度，與標準的0形電感器相比，EM模擬顯示出 “8”字形電感器Q因子降低25%，而苜蓿形電感器Q因子降低50%。因而，與這些特殊形狀 的電感器相關的問題是其Q因子較低?，F(xiàn)今提出以使電路的不同電感器之間的不希望的磁耦合最小化的低磁場電感器 的問題和缺點是其增加的復雜性、其減小的Q因子、以及電感器需要位于對于減小感應耦 合最佳的彼此的最佳位置(sweet-spot)的事實。這在具有許多不同電感器的電路中將是 困難的任務，要求復雜從而是有問題的設計過程，其中必須進行許多折中，并且通常EM模 擬顯示出感應耦合方面的總減少可能限于大約20dB。本發(fā)明公開的RF-IC封裝方法和由此獲得的電路的目的在于提供解決上述問題之一或更多的一種替代方法和電路。本發(fā)明的方法和電路減小了 IC電感器之間的磁耦合， 而不需要借助于特殊的布局和特殊的配置，這些特殊的布局和特殊的配置通常具有較低的 單位面積Q因子效率，要求專門的電感器和電感器模型，外加專門工具以確定其最優(yōu)的相 對對準。

發(fā)明內容
本發(fā)明提供了一種用于消除長程電磁串擾的半導體器件，包括具有多于一個的電 感器的集成電路，還包括能夠產生渦流的位于半導體器件的第一側上的第一層，以及能夠 產生渦流的位于半導體器件的第二側上的第二層，第一層和第二層位于所述多于一個的電 感器的任一側上，本發(fā)明還提供包括所述器件的IC、所述器件的用途以及制作所述器件的 方法。
具體實施例方式因而，本發(fā)明在第一方面提供了一種用于消除長程電磁串擾的半導體器件，包括 具有多于一個電感器的集成電路，其中所述多于一個的電感器形成在集成電路的外層中， 并且其中所述多于一個的電感器基本上位于該器件的同一水平面中，還包括能夠產生渦流 的位于半導體器件的第一側上的第一層，以及能夠產生渦流的位于半導體器件的第二側上 的第二層，第一層和第二層位于所述多于一個的電感器的任一側上。該半導體器件可以是包括多至10個或更多個電感器以及多個IP塊或構件塊的復 雜芯片或集成電路，如WLAN接收器芯片(例如參見圖1)。典型地，這種器件按照常規(guī)的方 式封裝，其中IC和電感器連接到外界(例如參見圖1中的鍵合)，并且還得到保護不受環(huán)境 影響。正如從圖1中的實例可以看到的那樣，典型地，多于一個的電感器基本上位于器件的 同一水平面中，例如半導體器件中的外層(典型地為后端)。這些外層可以包括所關注的 IC中的電介質層、金屬層、以及互連和/或通道，并且可以包括所關注的電感器中的電介質 層和金屬層。正如下文給出細節(jié)的那樣，今天的電感器也可以由不同層中的線圈形成，在彼 此的頂部上凸出，暗示需要通道或類似的結構連接電感器的線圈。典型地，電感器占據器件的較大部分，正如例如從圖1可看到的那樣。電感器典型 地用于產生RF或HF。此外，應當注意，目前很難或者實際上不可能在電路中集成電感器。因此，典型地，電感器形成在半導體器件如芯片的外(金屬)層中，并且優(yōu)選地，電 感器形成在芯片中不存在諸如邏輯或存儲器的其它元件的區(qū)域中。在諸如本發(fā)明中公開的IC封裝中，在IC電感器下方或上方相距某一距離設置能 夠產生渦流的兩層或兩個板，如導電金屬板，該距離及其他方面由半導體器件的厚度確定。 優(yōu)選地，位于半導體器件上的電感器全部由第一側上的第一層和第二側上的第二層完全覆 蓋(即覆蓋)。典型地，該層至電感器的距離為電路中最大電感器的外直徑的20%至100%， 因而，優(yōu)選地為10 μ m至200 μ m,更優(yōu)選地為30 μ m至100 μ m,如50 μ m。然而，盡管是更不優(yōu)選地，該距離可以從大約1 μ m至大約500 μ m之間變化，如 5 μ m至300 μ m，優(yōu)選地為從IOym到200 μ m,更優(yōu)選地為30 μ m至100 μ m,如50 μ m,取決 于采用的工藝、采用的特定材料等及其他。應 當注意，對于很小的距離，結果是犧牲了特定 電感器的品質因子。優(yōu)選地，兩層位于距電感器大致相等的距離。相信后者的設置在消除電感器和電路的不同部分的傳輸線之間的長程電磁串擾方面提供了最好的結果。優(yōu)選地，第一層集成在集成電路中，即形成在IC的外層之一中。優(yōu)選地，第二層集成在集成電路中，例如形成在IC的底側上。這些配置提供了諸如易于加工的優(yōu)點，因為不需要額外的掩?；蚣庸げ襟E。能夠產生渦流的兩層或兩個板，優(yōu)選地包括金屬和/或其他導電材料。適當?shù)牟?料例如 是銅、鋁、鎢、硅或在半導體工藝中可應用的其他金屬。本發(fā)明的進一步的優(yōu)點是第一層和/或第二層可以電接地。顯然，所述層的接地 提供了諸如對電場的更佳屏蔽的優(yōu)點。本發(fā)明的另一優(yōu)點是第一層和/或第二層和集成電路可以電接地至相同的地。顯 然，所述層的接地提供了諸如對電場的更佳屏蔽的優(yōu)點。上述層可以形成為覆蓋IC的整個區(qū)域的一層。該層也可以覆蓋IC的實質部分，如其50 %、或75 %、或90 %。該層也可以是有限的面積，僅覆蓋電感器。此處，術語“覆蓋”指該層在電感器上 的投影，該投影垂直于電感器的一個或更多個軸，從而該層的投影覆蓋電感器。應當注意， 一層從頂側投影，并且一層從底側投影。該投影可以很大程度地覆蓋電感器，例如其面積 的90%或更多，盡管優(yōu)選地，該投影完全覆蓋電感器，更優(yōu)選地，其投影延伸超過電感器的 邊界，還覆蓋相鄰的區(qū)域，如達到比電感器的面積大得多的區(qū)域，如該區(qū)域的兩倍(參見圖 6)。并且，上述方面可以結合。例如，兩個電感器可以由一個共同的層覆蓋，如圖7所示。以上的層可以是連續(xù)的，或者可以通過例如電介質部分間斷，只要可以產生渦流 就行。每層可以是半導體器件的外層之一，或者可以分成外層中的幾層。典型地，可以設想以上的層的各種設計，該設計可以針對特定設計的要求進行調 相信這些金屬板形成允許橫向電波(TE)傳播但不允許低于截止頻率的橫向磁波
(TM)傳播的微波波導，該截止頻率由下式給出 ._0)r — c其中h表示兩個金屬板之間的垂直高度。正如可以看到的那樣，該截止頻率是恰 好波長一半匹配兩個金屬板之間的頻率。微波波導理論表明這種瞬逝模的E場和B場隨距離z指數(shù)衰減 可以按照該方式實現(xiàn)的磁場⑶的指數(shù)衰減，比采用已知的低磁場布局可以實現(xiàn) 的增強冪定律滾降(enhanced power law roll-off)有效得多。通過附圖進一步說明本發(fā)明，不希望附圖限制本發(fā)明的保護范圍。對于本領域的 技術人員將清楚的是在本發(fā)明的范圍內，也可以想到各種實施方式的結合。在另一方面，本發(fā)明涉及包括根據本發(fā)明的半導體器件的IC。這種IC的實例是無 線應用，如GSM/移動電話、無線因特網、步話機、FM收音機、GSM基站的發(fā)射和接收模塊。
在另一方面，本發(fā)明涉及根據本發(fā)明的半導體器件的用途，用于消除長程電磁串 擾。在又一方面，本發(fā)明涉及制造根據前述權利要求之一的半導體器件的方法，包括 提供具有多于一個的電感器的集成電路，將能夠產生渦流的第一層施加到半導體器件的第 一側上，并且將能夠產生渦流的第二層施加到半導體器件的第二側上，所述第一層和第二 層位于電感器的任一側。優(yōu)選地，通過上述方法提供以上描述的實施例之一。這種方法包括其本身對于本領域的技術人員己知的處理步驟。


圖1是包含10個電感器的NXP WLAN收發(fā)器芯片的實例。圖2是根據本發(fā)明的RF-IC封裝的實例。圖 3 是 Sonnet EM 模擬設置(Sonnet EM simulation set-up)的實例。圖4示出了磁耦合c對距離的關系。圖5示出了對于空腔高度h的不同值，400mm直徑的八邊形電感器在夾在兩個金屬 板之間時的模擬電感和品質因子。圖6示出了完全覆蓋電感器的兩層。圖7示出了覆蓋兩個電感器的兩層。
具體實施例方式進一步詳細解釋附圖。圖1示出了根據本發(fā)明的實例，其中半導體器件是復雜芯片，如WLAN接收器芯片， 包括多至10個的電感器以及大量的IP塊。圖2示出了本發(fā)明中公開的RF封裝。電路管芯(1)安裝在金屬載體(2)上并且覆 蓋有電介質(3)和金屬蓋(4)。此外，示出了硅襯底(5)、金屬導線間的電介質(intermetal dielectric) (6)、線鍵合(7)和鈍化(8)。電感器(9)設置在金屬導線間的電介質的頂部上。 優(yōu)化金屬載體和金屬蓋之間的間隔以最大化TM模的衰減，而不過多降低電感器的性能。為 了實現(xiàn)對TM模的最佳抑制，將不得不減薄IC襯底至大約lOOym。對于施加蓋電介質和蓋 金屬，有數(shù)個方法可用，可以針對最小的額外成本和便于后處理來進行選擇。其中首先采用 電介質和金屬覆蓋整個晶片，隨后首先形成鍵合焊盤開口，隨后切片和安裝單獨的管芯的 方法，似乎對此是有吸引力的。圖2是根據本發(fā)明的RF-IC封裝的實例。該電路管芯安裝在金屬載體上，并且覆 蓋有電介質和金屬蓋。優(yōu)化金屬載體和金屬蓋之間的間隔以最大化TM模的衰減，而不過多 降低電感器的性能。構建本發(fā)明對于本領域的技術人員應當是清楚的。此處，將給出用于選擇頂部和 底部金屬層之間的適當間隔的準則，并且，將說明本發(fā)明的優(yōu)點。我們開始考慮電感器緊鄰金屬接地板的情形。如果接地板的導電率足夠大，則在 該接地板中等于接地板上方的電感器的高度的表觀深度處感生出鏡像電流。電感器及其鏡 像電流產生相等但相反方向的磁場，并且如前所述，所獲得的耦合因子可以計算為
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可以看到，增加單個金屬板產生鏡像電感器，這增強了滾降，從隨距離的三次方變 為五次方。增加第二金屬蓋板不僅產生了第二鏡像，而且增加了原始電感器的具有交變磁 場的無限數(shù)量的更高階的反射。對抵消磁場有貢獻的更高階反射的數(shù)量隨著距原始電感器 的距離而增加，結果，預期與前述部分給出的微波波導理論相符的凈磁場強度的指數(shù)減小。已經使用Sonnet EM模擬軟件來更詳細地量化在不同的情形下可以實現(xiàn)的耦合因 子的減小。圖3示出了用于評估感應耦合抑制的Sonnet EM模擬設置。該設置包含17個 犧牲單環(huán)圓形電感器，放置在與待測試的中心400 y m直徑電感器相距直到1. 8mm的不同距 離處并且成5個不同的角度。使用下式計算電感器之間的(磁)耦合 其中Z表示通過Sonnet EM模型模擬的Z參數(shù)矩陣。圖4示出了磁耦合c與距離之間的關系。在左邊示出了或者在接地板上方100 iim 的自由空間中、或者在200 ym間隔的兩個金屬板之間的400 ym直徑的圓形電感器的結果。 還示出對于自由空間中圖8形狀的電感器所獲得的結果。在右邊示出了對于兩個金屬板的情形所獲得的耦合隨距離的模擬指數(shù)減小與微 波波導理論符合良好。發(fā)現(xiàn)犧牲電感器與自由空間中的常規(guī)的400 u m的八邊形電感器之間的磁耦合隨 距離的三次方減小，而對于特定的“8”字形電感器，在45度角下，發(fā)現(xiàn)耦合隨距離的四次方 減小。當常規(guī)的八邊形電感器放置在金屬接地板上方100 ym時，發(fā)現(xiàn)耦合隨距離的五次方 減小，并且降低到“8”字形電感器以下超過大約1. 2mm。在電感器上方100 u m增加頂部金 屬蓋進一步急劇減小耦合，并且導致從冪定律衰減向指數(shù)衰減的轉變。實際上，對于模擬耦 合因子所發(fā)現(xiàn)的指數(shù)衰減看起來與TM瞬逝波的微波波導理論所預測的特征衰減長度h/p 符合良好，正如圖4的右側部分中的以“模型”標記的實線所表示的那樣。結果，為了最大 化TM波抑制，需要最小化空腔高度h。在圖5中說明了選擇高度h的影響，該影響比電感器外直徑對電感器性能的影響
小得多。圖5示出了對于空腔高度h的不同值，夾在半導體器件中的兩個金屬板之間的 400 y m直徑的八邊形電感器的模擬電感和品質因子。與電感器直徑相等的空腔高度導致電感減小4%，而與電感器直徑的一半相等 的空腔高度導致電感減小14%，與電感器高度的四分之一相等的空腔高度導致電感減小 27%。因此，對電感器Q因子的影響很小。當將這個結果與特定優(yōu)化的“8”字形和苜蓿形 電感器的性能分析比較時，可以看到從低頻L/R比導出，與設置為100%的圓形相比，以相 當小的品質因子的劣化實現(xiàn)了磁耦合的有效得多的減小。這在下表中示出。表 1
8 進一步地，對于當前評估的沒有圖案化的接地屏蔽的電感器，由于有效襯底電阻 降低，當空腔高度減小時峰值Q因子提高。當采用圖案化的接地屏蔽以防止Q因子由于襯底 電阻而劣化時，該有益效果將消失。應當注意，Sonnet EM模擬軟件不能證實低于_90dB的 推測耦合因子。這可能是由于軟件的限制。微波波導理論預測耦合至TE波導模中的任何 EM功率(EM power)將經歷小得多的衰減，并且可導致器件之間的串擾中的較低限制。這些 TE波導?？梢杂呻妶龊?或電流的垂直分量所激發(fā)。在根據本發(fā)明的優(yōu)選實施例中，因此 希望所有的互連和傳輸線、電感器、變壓器和其他無源結構盡可能制作成平面的，例如，在 厚度小于5 y m的水平面之內，優(yōu)選地小于3 ii m，更優(yōu)選地小于1 P m,更優(yōu)選地小于0. 5 u m, 更優(yōu)選地小于0. 25 u m,以便耦合至TE模中的EM功率最小化。幸運的是，對于其中所有的 RF電流在一些頂部金屬層中流動的當前平面IC技術，有可能幾乎可以自動實現(xiàn)這一點。為了檢驗TE模是否導致相關的串擾量，對于類似的400 u m直徑的兩匝電感器重 復串擾模擬，其中第二電感器匝位于第一電感器匝下方6 ym。盡管這導致相對地高達兩倍 的電阻和高達三倍的電感，該結構的垂直高度太小，以致不能產生可以注意到的與圖4所 示行為的偏離。實際上，對于大約1mm距離h = 200 ym的情形，發(fā)現(xiàn)單匝版本和兩匝版本 的感應耦合在0. ldB內相符。進一步發(fā)現(xiàn)，感應耦合的抑制并不關鍵地取決于載體和蓋金 屬的導電率。實際上，發(fā)現(xiàn)對于載體和蓋金屬使用實際的10 ym厚度的鋁層而不是完美的 導體大約1mm距離處進一步減小感應耦合達大約0.3dB。為了實現(xiàn)本發(fā)明所公開的封裝性 能，不需要載體和蓋金屬連接到電路的接地。然而，在希望采用附加的措施以抑制TE模的 傳播時，可以如此。這些措施可以包括增加金屬通道以將載體和蓋金屬連接到電路，從而使 不希望的橫向電場短路。這些通道或者可以位于電路的鍵合焊盤附近，以防止源自鍵合線 的EM場進入電路空腔，或者位于電路的不同部分之間，以防止進一步的串擾。對于后者的 情形，選擇適當?shù)奶幚矸椒▽τ诒绢I域的技術人員而言應當是清楚的。本發(fā)明例如具有以下的應用和優(yōu)點。本發(fā)明最小化感應串擾，同時最大化電感器 的Q因子和最小化電感器所需的面積。這在這些器件的許多應用領域是重要的，這些應用 領域的范圍從用于多通信協(xié)議的低功率完全集成無線收發(fā)器芯片到輸送幾百瓦但集成僅 幾個RF放大器級的功率放大器模塊。本發(fā)明公開了一種封裝方法，實際上消除了而不是減 小了長程電磁串擾。與用于抑制感應串擾的已知方法相比，該方法有效得多，因為該方法不 需要仔細放置在最佳位置和特殊的電感器布局。圖6示出了完全覆蓋電感器的兩層，一層位于電感器上方，一層位于電感器下方。 省去了其他元件和層。圖7示出了完全覆蓋兩個電感器的兩層，一層位于電感器的上方，一層位于電感 器的下方。省去了其他元件和層。
權利要求
一種用于消除長程電磁串擾的半導體器件，包括具有多于一個的電感器的集成電路，其中所述多于一個的電感器形成在集成電路的外層中，并且其中所述多于一個的電感器基本上位于該器件的同一水平面中，所述半導體器件還包括能夠產生渦流的位于半導體器件的第一側上的第一層，以及能夠產生渦流的位于半導體器件的第二側上的第二層，所述第一層和第二層位于所述多于一個的電感器的任一側上。
2.根據權利要求1所述的半導體器件，其中所述第一層集成在集成電路中。
3.根據權利要求1或2所述的半導體器件，其中所述第二層集成在集成電路中。
4.根據權利要求1-3中任一項所述的半導體器件，其中所述第一層和所述第二層包括 金屬和/或其他導電材料。
5.根據權利要求1-4中任一項所述的半導體器件，其中所述第一層和/或第二層電接地。
6.根據權利要求1-5中任一項所述的半導體器件，其中所述第一層和/或第二層和集 成電路電接地至相同的地。
7.包括根據權利要求1-6中任一項所述的半導體器件的集成電路。
8.根據權利要求1-6中任一項所述的半導體器件的應用，用于消除長程電磁串擾。
9.用于制造根據前述權利要求任一項所述的半導體器件的方法，包括 提供具有多于一個的電感器的集成電路，在半導體器件的第一側上施加能夠產生渦流的第一層，以及在半導體器件的第二側上施加能夠產生渦流的第二層，所述第一層和第二層位于電感 器的任一側上。
全文摘要
典型地，今天的芯片包括多個電路以及多個電感器，通常是RF電感器。這些IC電感器對于實現(xiàn)許多完全集成的收發(fā)器芯片所需的壓控振蕩器是必需的，這些收發(fā)器芯片今天提供給市場，用于多無線通信協(xié)議。本發(fā)明涉及RF-IC封裝方法，該封裝方法實際上消除了電感器和電路的不同部分的傳輸線之間的長程電磁串擾。
文檔編號H01F17/00GK101842895SQ200880113803
公開日2010年9月22日 申請日期2008年10月23日 優(yōu)先權日2007年10月30日
發(fā)明者盧卡斯·弗雷德里克·蒂梅杰 申請人:Nxp股份有限公司