專利名稱：半導(dǎo)體器件和此半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件和此半導(dǎo)體器件的制作方法。
背景技術(shù)：
金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)經(jīng)常用作電源器件。 MOSFET通常比雙極晶體管具有更高的輸入阻抗，使得MOSFET能經(jīng)常以 相對(duì)簡(jiǎn)單的柵極驅(qū)動(dòng)電路實(shí)現(xiàn)大功率增益。此外，由于MOSFET是單極器 件，當(dāng)關(guān)閉器件時(shí)可以減小由少數(shù)載流子(minority carrier)的存儲(chǔ)或再接合 所導(dǎo)致的時(shí)延。
因此，MOSFET被廣泛用于許多用途中，包括切換模式供電電源、燈管 的穩(wěn)定、電機(jī)驅(qū)動(dòng)電路等。有時(shí)MOSFET可應(yīng)用于使用平面擴(kuò)散(planar diffusion)技術(shù)的擴(kuò)散的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(DMOSFET)結(jié)構(gòu)。 最近發(fā)明了橫向擴(kuò)散的金屬氧化物半導(dǎo)體(LDMOS)晶體管，但仍然存在 許多缺陷。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供高度集成的半導(dǎo)體器件和此半導(dǎo)體器件的制作方法。
在一個(gè)實(shí)施例中，半導(dǎo)體器件可以包括埋置的導(dǎo)電層，其位于半導(dǎo)體 襯底內(nèi)；外延層，位于包括埋置的導(dǎo)電層的半導(dǎo)體襯底上；插塞，其在外延 層中并電連接至埋置的導(dǎo)電層；以及絕緣層。插塞可以由絕緣層大致側(cè)向地 圍繞，使得插塞的頂面和底面不會(huì)由絕緣層覆蓋而是插塞的至少大部分側(cè)面 由絕緣層圍繞。
在另一個(gè)實(shí)施例中，半導(dǎo)體器件的制作方法可以包括在半導(dǎo)體襯底上 形成埋置的導(dǎo)電層；在包括埋置的導(dǎo)電層的半導(dǎo)體襯底上形成外延層；在外 延層中形成溝槽；在溝槽的側(cè)壁上形成絕緣層；以及在溝槽中形成插塞并且
插塞電連接至埋置的導(dǎo)電層。插塞可以由絕緣層大致側(cè)向地圍繞。
在一些實(shí)施例中，插塞可以由絕緣層完全側(cè)向地圍繞，使得插塞的全部
側(cè)面由絕緣層圍繞，但是插塞的頂面和底面不會(huì)由絕緣層覆蓋。
根據(jù)本發(fā)明實(shí)施例，即使在插塞與其他導(dǎo)電區(qū)域之間的間隔很小時(shí)，絕
緣層圍繞插塞，以便幫助防止擊穿現(xiàn)象(punch through phenomenon)。例如，
在插塞與源區(qū)和/或漏區(qū)之間的間隔可以很小，并且絕緣層可以有助于防止擊 穿現(xiàn)象。因此根據(jù)實(shí)施例的半導(dǎo)體器件可以高度集成并且以更小的寬度制 作。


圖1為示出了根據(jù)本發(fā)明實(shí)施例的LDMOS晶體管的截面圖；以及 圖2a至圖2d為示出了根據(jù)本發(fā)明實(shí)施例的LDMOS晶體管的制作方法 的截面圖。
具體實(shí)施例方式
當(dāng)涉及層、區(qū)域、圖案或結(jié)構(gòu)時(shí)，當(dāng)此處使用術(shù)語"在......上面"或"在......
上方"或"在......之上"時(shí)，應(yīng)該理解的是，層、區(qū)域、圖案或結(jié)構(gòu)可以直
接在其他層或結(jié)構(gòu)上，或者也可以表示中間層、中間區(qū)域、中間圖案或中間 結(jié)構(gòu)。當(dāng)涉及層、區(qū)域、圖案或結(jié)構(gòu)時(shí)，當(dāng)此處使用術(shù)語"在......下面"或
"在......下方"時(shí)，應(yīng)該理解的是，層、區(qū)域、圖案或結(jié)構(gòu)可以直接在其他
層或結(jié)構(gòu)下面，或者也可以表示中間層、區(qū)域、圖案或結(jié)構(gòu)。
圖1為示出了根據(jù)本發(fā)明實(shí)施例的橫向擴(kuò)散的金屬氧化物半導(dǎo)體 (LDMOS)晶體管的截面圖。
參照?qǐng)D1， LDMOS晶體管可以包括設(shè)置在至少部分半導(dǎo)體襯底100上 的埋置的導(dǎo)電層(buried conductive layer) 110?？梢栽诼裰玫膶?dǎo)電層110和 半導(dǎo)體襯底100上設(shè)置外延層200?？梢栽谥辽俨糠滞庋訉?00上設(shè)置p主 體層(p-body layer) 210，并且絕緣層300可以部分地設(shè)置在p主體層210 和外延層200的部分頂面上。
可以在p主體層210中設(shè)置p阱220，并且可以在p阱220中設(shè)置源區(qū) 610。在一個(gè)實(shí)施例中，部分p阱220可以延伸進(jìn)入外延層200中。可以在p主體層210中設(shè)置n阱230，并且可以在n阱230中設(shè)置漏區(qū)
620。
可以在襯底100上的p主體層210與n阱230之間的區(qū)域上設(shè)置柵極絕 緣層(gate insulating layer) 320，并且可以在柵極絕緣層320上設(shè)置柵電極 500。
可以在外延層200中設(shè)置插塞400和絕緣層310。在一個(gè)實(shí)施例中，插 塞400可以電連接至埋置的導(dǎo)電層110。
半導(dǎo)體襯底100可以為現(xiàn)有技術(shù)中己知的任意適當(dāng)?shù)囊r底。例如，半導(dǎo) 體襯底100可以包括硅和p型雜質(zhì)。
埋置的導(dǎo)電層110可以設(shè)置在半導(dǎo)體襯底100中。在一個(gè)實(shí)施例中，埋 置的導(dǎo)電層110可以大量摻有n型雜質(zhì)。
外延層200可以設(shè)置在埋置的導(dǎo)電層IIO上。在一個(gè)實(shí)施例中，外延層 200可以摻有p型雜質(zhì)。
隔離層300可以設(shè)置在外延層200上并且用于隔離半導(dǎo)體器件。
p主體層210可以設(shè)置在外延層200上。在一個(gè)實(shí)施例中，p主體層210 摻有p型雜質(zhì)的濃度可以高于外延層200摻有n型雜質(zhì)的濃度。
p阱220可以設(shè)置在p主體層210中并且可以包括p型雜質(zhì)。在一個(gè)實(shí) 施例中，p阱220摻有p型雜質(zhì)的濃度可以高于p主體層210摻有p型雜質(zhì) 的濃度。在一個(gè)特定實(shí)施例中，p阱220可以穿過p主體層210并且部分設(shè) 置在外延層200中。
n阱230可以設(shè)置在p主體層210中并且可以包括n型雜質(zhì)。在一個(gè)實(shí) 施例中，n阱230可以與p阱220間隔開地設(shè)置，使得n阱230與p阱220 不接觸。
源區(qū)610可以設(shè)置在p阱220中。源區(qū)610可以大量摻有n型雜質(zhì)。 在一個(gè)實(shí)施例中，兩個(gè)源區(qū)610可以設(shè)置在p阱220中，并且隔離區(qū)700
可以設(shè)置在兩個(gè)源區(qū)610之間以將兩個(gè)源區(qū)610彼此隔離。隔離區(qū)700可以
包括高于p阱220的p型雜質(zhì)濃度的雜質(zhì)。
漏區(qū)620可以設(shè)置在n阱230中并且可以大量摻有n型雜質(zhì)。
柵電極500可以設(shè)置在源區(qū)610與漏區(qū)620之間。柵電極500可以由現(xiàn)
有技術(shù)中已知的任意適當(dāng)?shù)牟牧闲纬?，例如，金屬或多晶硅?br> 柵極絕緣層320可以設(shè)置在柵電極500下方并且在p主體層210上方。 柵極絕緣層320可以有助于將柵電極500與p主體層210絕緣。
在一個(gè)實(shí)施例中，插塞400可以穿過外延層200并且與埋置的導(dǎo)電層110 接觸。插塞可以由現(xiàn)有技術(shù)已知的任意適當(dāng)?shù)牟牧闲纬?。例如，插?00可 以包括多晶硅，并且多晶硅可以摻有n型雜質(zhì)。此外，或可選地，插塞400 可以包括金屬。
在一些實(shí)施例中，插塞400可以通過金屬互連結(jié)構(gòu)(metal interconnection)(沒有示出)接地。在一個(gè)實(shí)施例中，插塞400可以具有柱 狀形狀。
絕緣層310可以設(shè)置在插塞400周圍。gp，插塞400可以由絕緣層310 大致側(cè)向圍繞，使得插塞400的頂面和底面不會(huì)由絕緣層310覆蓋而是至少 插塞400的大部分側(cè)面由絕緣層310圍繞。在一個(gè)實(shí)施例中，插塞400的近 似全部側(cè)面由絕緣層310圍繞，但插塞400的頂面和底面不會(huì)由絕緣層310 覆蓋。在另一個(gè)實(shí)施例中，插塞400由絕緣層310完全側(cè)向地圍繞，由此絕 緣層310圍繞插塞400的全部側(cè)面，但插塞400的頂面和底面不會(huì)由絕緣層 310覆蓋。
在插塞400具有柱狀形狀的實(shí)施例中，絕緣層310可以將插塞400與外 延層200隔離。絕緣層310可以由現(xiàn)有技術(shù)已知的任意適當(dāng)?shù)牟牧闲纬?，?如，比如為二氧化硅的氧化層。
在本發(fā)明的實(shí)施例中，即使在插塞400與漏區(qū)620之間的空間很小，由 于插塞400可以由絕緣層310圍繞，可以防止在插塞400與漏區(qū)620之間的 擊穿現(xiàn)象。
因此，根據(jù)實(shí)施例，在插塞400與漏區(qū)620之間可以形成橫向的間隔， 并且可以減小LDMOS晶體管的水平寬度。
圖2a至圖2d為示出了根據(jù)本發(fā)明實(shí)施例的LDMOS晶體管的制作方法 的截面圖。
參照?qǐng)D2a，埋置的導(dǎo)電層IIO可以形成在半導(dǎo)體襯底IOO上。半導(dǎo)體襯 底100可以是，例如p型襯底。在一個(gè)實(shí)施例中，可以通過以高濃度將n型
雜質(zhì)注入到半導(dǎo)體襯底ioo中形成埋置的導(dǎo)電層iio。 J
在形成埋置的導(dǎo)電層110后，外延層200可以形成在半導(dǎo)體襯底100和
埋置的導(dǎo)電層110上。外延層200可以通過現(xiàn)有技術(shù)已知的任意適當(dāng)?shù)墓に?形成，例如包括p型雜質(zhì)的汽相外延(vapor phase epitaxy/VPE)工藝或液相 外延(LPE)工藝。
在形成外延層200后，可以將p型雜質(zhì)注入外延層200的預(yù)定區(qū)域中以 形成p主體層210。
參照?qǐng)D2b，在形成p主體層210后，可以將p型雜質(zhì)注入p主體層210 的預(yù)定區(qū)域中以形成p阱220。在一個(gè)實(shí)施例中，可以通過以比p主體層210 注入p型雜質(zhì)的濃度較高的濃度注入p型雜質(zhì)，以形成該p阱220。
在一個(gè)特殊實(shí)施例中，p阱220可以穿過p主體層210并且進(jìn)入外延層 200中。
在形成p阱220后，可以將n型雜質(zhì)注入p主體層210的預(yù)定區(qū)域中以 形成n阱230。 n阱230可以離開p阱220，使得n阱230與p阱220不會(huì)彼
此接觸。
在形成n阱230后，可以形成覆蓋外延層200、 p主體層210、 p阱220 和n阱230的第一氧化層。第一氧化層可以限定有源區(qū)(active region) AR 并且可以被部分地蝕刻。氧化層的未蝕刻區(qū)域可以形成隔離層300。
參照?qǐng)D2c，在蝕刻氧化層后，穿過隔離層300和外延層200可以形成溝 槽。溝槽穿過隔離層300和外延層200以使部分埋置的導(dǎo)電層IIO暴露。在 一個(gè)實(shí)施例中，可以使用掩膜工藝和蝕刻工藝形成溝槽。
在形成溝槽后，可以形成第二氧化層，并且可以覆蓋于有源區(qū)AR的第 一蝕刻氧化層、隔離層300、溝槽的內(nèi)表面以及埋置的導(dǎo)電層110的暴露部 分。第二氧化層可以通過現(xiàn)有技術(shù)已知的任意適當(dāng)?shù)墓に囆纬?，例如，熱?化工藝或化學(xué)氣相沉積(CVD)工藝。
隨后，可以移除覆蓋埋置的導(dǎo)電層110的部分第二氧化層，由此在溝槽 中形成絕緣層310。例如可以通過各向同性蝕刻工藝(isotropic etch process)
移除部分第二氧化層。
參照?qǐng)D2d，在形成絕緣層310后，插塞400可以形成在溝槽中，由此所 述溝槽在其側(cè)壁表面上具有絕緣層310。 -
在一個(gè)實(shí)施例中，為了形成插塞400， n型雜質(zhì)和多晶硅可以沉積在溝 槽中和半導(dǎo)體襯底100上。因此，除了至少部分在溝槽中摻雜質(zhì)的多晶硅，
可以通過回蝕刻(etchback)工藝移除多晶硅，由此形成插塞400。
在可選的實(shí)施例中，多晶硅可以沉積在溝槽中和在半導(dǎo)體襯底100上。 因此，除了至少部分在溝槽中摻雜質(zhì)的多晶硅，可以通過回蝕刻工藝移除多 晶硅。隨后，可以高濃度將n型雜質(zhì)注入在溝槽中，由此形成插塞400。
在形成插塞400后，可以在半導(dǎo)體襯底IOO上形成第三氧化層(沒有示 出)。隨后，可以在第三氧化層上形成柵電極層(沒有示出)。柵電極層可 以是現(xiàn)有技術(shù)已知的任意適當(dāng)?shù)牟牧?，例如多晶硅或金屬。第三氧化層和?電極層可以圖案化以分別形成柵極絕緣層320和柵電極500。此時(shí)，柵電極 500可以在p阱220與n阱230之間形成。
在形成柵電極500后，n型雜質(zhì)可以高濃度注入p阱220和n阱230的 預(yù)定區(qū)域中，由此在p阱220和n阱230中分別形成源區(qū)610和漏區(qū)620。
在一個(gè)實(shí)施例中，兩個(gè)源區(qū)610可以形成在p阱220中以用于相鄰的器 件，并且可以通過隔離層700彼此隔開?？梢酝ㄟ^例如在源區(qū)610之間以高
濃度注入p型雜質(zhì)形成隔離區(qū)。
在特定實(shí)施例中，可以形成金屬互連結(jié)構(gòu)(沒有示出)以電連接源區(qū)610、 漏區(qū)620和/或插塞400。
對(duì)于"一個(gè)實(shí)施例"、"實(shí)施例"、"示例性實(shí)施例"等的這種描述的 任何引用意味著與此實(shí)施例相關(guān)所描述的特殊的特征、結(jié)構(gòu)或特性包括在本 發(fā)明的至少一個(gè)實(shí)施例中。在說明書中多個(gè)位置出現(xiàn)的此短語不需要全部引 用相同的實(shí)施例。此外，當(dāng)在與任意實(shí)施例相關(guān)所描述特殊的特征、結(jié)構(gòu)或 特性時(shí)，建議在本領(lǐng)域技術(shù)人員的能力范圍內(nèi)實(shí)現(xiàn)此與一個(gè)其他實(shí)施例相關(guān) 的特征、結(jié)構(gòu)或特性。
盡管參照多個(gè)說明性實(shí)施例對(duì)實(shí)施例進(jìn)行了說明，應(yīng)該理解的是，本領(lǐng) 域技術(shù)人員可以在本發(fā)明的精神和保護(hù)范圍內(nèi)實(shí)現(xiàn)多中其他變型和修飾。更 具體地，在本發(fā)明、附圖和所附權(quán)利要求的保護(hù)范圍內(nèi)可以在主體的組合設(shè) 置的組合部件和/或設(shè)置中進(jìn)行多種變型和修改。除了組合部件和/或設(shè)置的 多種變型和修改，對(duì)于本領(lǐng)域技術(shù)人員還可以選擇使用。
權(quán)利要求
1. 一種半導(dǎo)體器件，包括埋置的導(dǎo)電層，其位于半導(dǎo)體襯底內(nèi)；外延層，其位于所述埋置的導(dǎo)電層上；以及插塞，其在所述外延層中并電連接至所述埋置的導(dǎo)電層；其中所述插塞由絕緣層大致側(cè)向地圍繞。
2. 如權(quán)利要求1所述的半導(dǎo)體器件，還包括 導(dǎo)體層，其位于所述外延層中； 第一導(dǎo)電阱，其位于所述導(dǎo)體層中；第二導(dǎo)電阱，其位于所述導(dǎo)體層中并離開所述第一導(dǎo)電阱； 至少一個(gè)源區(qū)，其位于所述第一導(dǎo)電阱中；以及 漏區(qū)，其位于所述第二導(dǎo)電阱中。
3. 如權(quán)利要求2所述的半導(dǎo)體器件，其中所述導(dǎo)體層包括p型雜質(zhì)； 其中所述第一導(dǎo)電阱包括p型雜質(zhì)；以及其中所述第二導(dǎo)電阱包括n型雜質(zhì)。
4. 如權(quán)利要求3所述的半導(dǎo)體器件，其中所述第一導(dǎo)電阱的p型雜質(zhì) 的濃度高于所述導(dǎo)體層的p型雜質(zhì)的濃度。
5. 如權(quán)利要求3所述的半導(dǎo)體器件，其中所述至少一個(gè)源區(qū)包括n型 雜質(zhì)，并且其中所述漏區(qū)包括n型雜質(zhì)。
6. 如權(quán)利要求2所述的半導(dǎo)體器件，其中還包括位于所述導(dǎo)體層上的 所述第一導(dǎo)電阱與所述第二導(dǎo)電阱之間的柵電極和柵極絕緣層。
7. 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述插塞接地。
8. 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述插塞物理地連接至至少 部分所述埋置的導(dǎo)電層。
9. 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述埋置的導(dǎo)電層包括n型 雜質(zhì)。
10. 如權(quán)利要求1所述的半導(dǎo)體器件，其中所述插塞包括多晶硅和n型 雜質(zhì)。
11. 一種半導(dǎo)體器件的制作方法，包括 在半導(dǎo)體襯底內(nèi)形成埋置的導(dǎo)電層；在包括所述埋置的導(dǎo)電層的半導(dǎo)體襯底上形成外延層； 在所述外延層中形成溝槽； 在所述溝槽的側(cè)壁上形成絕緣層；以及在所述溝槽中形成插塞并且所述插塞電連接至埋置的導(dǎo)電層； 其中所述插塞由所述絕緣層大致側(cè)向地圍繞。
12. 如權(quán)利要求ll所述的方法，還包括 在所述外延層中形成導(dǎo)體層； 在所述導(dǎo)體層中形成第一導(dǎo)電阱；在所述導(dǎo)體層中形成第二導(dǎo)電阱，并且所述第二導(dǎo)電阱離開所述第一導(dǎo) 電阱；在所述第一導(dǎo)電阱中形成至少一個(gè)源區(qū)；以及 在所述第二導(dǎo)電阱中形成漏區(qū)。
13. 如權(quán)利要求12所述的方法，其中形成所述埋置的導(dǎo)電層的方法包 括將n型雜質(zhì)注入所述半導(dǎo)體襯底中；其中形成所述導(dǎo)體層的方法包括將p 型雜質(zhì)注入所述外延層中；其中形成所述第一導(dǎo)電阱的方法包括將p型雜質(zhì) 注入所述導(dǎo)體層中；以及其中形成所述第二導(dǎo)電阱的方法包括將n型雜質(zhì)注 入所述導(dǎo)體層中。
14. 如權(quán)利要求13所述的方法，其中形成至少一個(gè)源區(qū)的方法包括將n 型雜質(zhì)注入所述第一導(dǎo)電阱中；以及其中形成所述漏區(qū)的方法包括將n型雜 質(zhì)注入所述第二導(dǎo)電阱中。
15. 如權(quán)利要求14所述的方法，其中在所述第一導(dǎo)電阱中形成兩個(gè)源 區(qū)，所述方法還包括所述兩個(gè)源區(qū)之間以高濃度注入p型雜質(zhì)。
16. 如權(quán)利要求12所述的方法，還包括在所述導(dǎo)體層上的所述第一導(dǎo) 電阱與所述第二導(dǎo)電阱之間形成柵極絕緣層和柵電極。
17. 如權(quán)利要求ll所述的方法，其中所述插塞形成為接地。
18. 如權(quán)利要求11所述的方法，其中在所述外延層中形成所述溝槽的 方法包括穿過所述外延層形成所述溝槽和暴露至少部分所述埋置的導(dǎo)電層； 以及其中形成所述插塞的方法包括形成與所述埋置的導(dǎo)電層的暴露部分物 理地連接的所述插塞。
19. 如權(quán)利要求ll所述的方法，其中所述插塞包括多晶硅和n型雜質(zhì)。
20.如權(quán)利要求ll所述的方法，其中還包括在包括所述外延層的所述半導(dǎo)體襯底上沉積初始絕緣層； 對(duì)應(yīng)于有源區(qū)蝕刻部分所述初始絕緣層以減少所述部分初始絕緣層的 厚度；其中在所述外延層中形成所述溝槽的方法包括在鄰近所述有源區(qū)的區(qū) 域蝕刻穿過所述初始絕緣層和所述外延層；以及 在所述溝槽的側(cè)壁上形成絕緣層的方法包括在所述溝槽中和所述初始絕緣層上沉積所述絕緣層；以及 執(zhí)行各向同性蝕刻以從所述溝槽的底部移除所述絕緣層。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件和此半導(dǎo)體器件的制作方法。此半導(dǎo)體器件可以包括在半導(dǎo)體襯底中的埋置的導(dǎo)電層，在所述埋置的導(dǎo)電層上的外延層，以及插塞，所述插塞穿過所述外延層。所述插塞電連接至所述埋置的導(dǎo)電層，并且可以具有圍繞所述插塞的絕緣層，以將所述插塞與鄰近的有源區(qū)隔離。
文檔編號(hào)H01L29/06GK101383375SQ20081021381
公開日2009年3月11日 申請(qǐng)日期2008年9月8日 優(yōu)先權(quán)日2007年9月7日
發(fā)明者李相容 申請(qǐng)人:東部高科股份有限公司