專(zhuān)利名稱(chēng)：非易失性半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)單元具有疊置柵極結(jié)構(gòu)的非易失性半導(dǎo)體 存儲(chǔ)器件，并且特別用于優(yōu)良的NAND型閃存。
背景技術(shù)：
NAND型閃存中存儲(chǔ)單元的疊置柵極結(jié)構(gòu)是由形成在Si襯底上 的第一絕緣膜、形成在第一絕緣膜上的電荷存儲(chǔ)層、以及形成在電荷 存儲(chǔ)層上的另一第二絕緣膜形成。第一絕緣膜稱(chēng)作"隧穿絕緣膜"，并 在向此絕緣膜施加高電場(chǎng)時(shí)，在Si襯底與電荷存儲(chǔ)層之間進(jìn)行電荷交 換。另外，盡管電荷存儲(chǔ)層通常是由多晶硅形成的浮置柵極，隨著存 儲(chǔ)單元微細(xì)加工的進(jìn)展，引入了由諸如氮化硅膜的絕緣膜形成的電荷 存儲(chǔ)層。在電荷存儲(chǔ)層是由多晶硅形成的浮置柵極時(shí)，第二絕緣膜稱(chēng)作 "多晶間(inter-poly)絕緣膜"，而在電荷存儲(chǔ)層是由絕緣膜形成時(shí)， 第二絕緣膜稱(chēng)作"阻擋絕緣膜，'。在兩種情況下，第二絕緣膜都必須具 有比第一絕緣膜更高的絕緣性。由金屬氧化物形成的高介電常數(shù)(High-k)絕緣膜在高電場(chǎng)區(qū)域 內(nèi)具有抑制漏電流的效果，因?yàn)榭梢允刮锢砗穸仍黾佣辉黾与姾?度。由于該原因，出現(xiàn)了使用高介電常數(shù)(High-k)絕緣膜作為存儲(chǔ) 單元的第二絕緣膜的研究(例如，參照J(rèn)P-A 2003-68897(KOKAI))。
然而，與氧化硅膜系統(tǒng)的絕緣膜相比，高介電常數(shù)絕緣膜在膜內(nèi) 帶入了大量缺陷和分界面。因此，在使用高介電常數(shù)絕緣膜作為第二 絕緣膜的存儲(chǔ)單元中，在寫(xiě)入/擦除時(shí)闊值電流窗口放大的同時(shí)，數(shù)據(jù) 保持特性由于低電場(chǎng)區(qū)域的漏電流而下降。如上所述，在傳統(tǒng)的第二絕緣膜中，存在無(wú)法同時(shí)對(duì)高電場(chǎng)漏電 流特性和低電場(chǎng)漏電流特性?xún)烧哌M(jìn)行改善的問(wèn)題。發(fā)明內(nèi)容根據(jù)本發(fā)明一方面的一種非易失性半導(dǎo)體存儲(chǔ)器件，包括在半導(dǎo) 體襯底上的彼此分開(kāi)的源極/漏極層，在源極/漏極層之間的溝道，在 溝道上的第一絕緣膜，在第一絕緣膜上的電荷存儲(chǔ)層，設(shè)置在電荷存 儲(chǔ)層上、由多個(gè)層形成的第二絕緣膜，以及在第二絕緣膜上的控制柵極。該第二絕緣膜包括設(shè)置在電荷存儲(chǔ)層上方的底層(A)、設(shè)置在 控制柵極下方的頂層(C)、以及設(shè)置在底層(A)與頂層(C)之間 的中間層(B)，中間層(B)具有比底層(A)和頂層(C)兩者更 高的勢(shì)壘高度和更低的介電常數(shù)。另外，對(duì)于形成第二絕緣膜各層膜 的平均配位數(shù)，中間層(B)的平均配位數(shù)比頂層(C)的平均配位數(shù) 和底層(A)的平均配位數(shù)都小。根據(jù)本發(fā)明 一方面的一種非易失性半導(dǎo)體存儲(chǔ)器件，包括在半導(dǎo) 體襯底上的彼此分開(kāi)的源極/漏極層，在源極/漏極層之間的溝道，在 溝道上的第一絕緣膜，在第一絕緣膜上的電荷存儲(chǔ)層，設(shè)置在電荷存 儲(chǔ)層上、由多個(gè)層形成的第二絕緣膜，以及在第二絕緣膜上的控制柵 極。該第二絕緣膜包括設(shè)置在電荷存儲(chǔ)層上方的底層(A)、設(shè)置在 控制柵極下方的頂層(C)、以及設(shè)置在底層(A)與頂層(C)之間 的中間層(B)，中間層(B)由硅的成分比與底層(A)和頂層(C) 兩者相比更大的氧化物和氮氧化物中之一形成。根據(jù)本發(fā)明一方面的一種非易失性半導(dǎo)體存儲(chǔ)器件，包括在半導(dǎo) 體襯底上的彼此分開(kāi)的源極/漏極層，在源極/漏極層之間的溝道，在 溝道上的第一絕緣膜，在第一絕緣膜上的電荷存儲(chǔ)層，設(shè)置在電荷存 儲(chǔ)層上的第二絕緣膜，以及在第二絕緣膜上的控制柵極。該第二絕緣 膜的介電常數(shù)、勢(shì)壘高度和平均配位數(shù)沿厚度方向連續(xù)改變，在第二 絕緣膜沿厚度方向的中間部分，介電常數(shù)和平絕配位數(shù)最小，而勢(shì)壘 高度最大。根據(jù)本發(fā)明 一方面的一種非易失性半導(dǎo)體存儲(chǔ)器件，包括在半導(dǎo) 體襯底上的彼此分開(kāi)的源極/漏極層，在源極/漏極層之間的溝道，在 溝道上的第一絕緣膜，在第一絕緣膜上的電荷存儲(chǔ)層，設(shè)置在電荷存 儲(chǔ)層上的第二絕緣膜，以及在第二絕緣膜上的控制柵極。該第二絕緣 膜的介電常數(shù)、勢(shì)壘高度和平均配位數(shù)沿厚度方向連續(xù)改變，介電常 數(shù)和平絕配位數(shù)達(dá)到極值的第二絕緣膜沿厚度方向的中間部分由硅 的成分比與該第二絕緣膜的其它部分相比都大的氧化物或氮氧化物 形成。


圖1為低電場(chǎng)區(qū)域和高電場(chǎng)區(qū)域中導(dǎo)電的解釋圖；圖2為與本發(fā)明相關(guān)的代表性示例的概念圖；圖3A和圖3B為示出本發(fā)明的第二絕緣膜的角色的解釋圖；圖4為示出參照實(shí)施方式的存儲(chǔ)單元結(jié)構(gòu)的截面圖；圖5為示出實(shí)施方式l的單元結(jié)構(gòu)的截面圖；圖6為示出實(shí)施方式1的單元結(jié)構(gòu)的截面圖(詳圖)；圖7為示出制造實(shí)施方式1的單元結(jié)構(gòu)的方法的截面圖；圖8為示出制造實(shí)施方式1的單元結(jié)構(gòu)的方法的截面圖；圖9為示出制造實(shí)施方式1的單元結(jié)構(gòu)的方法的截面圖；圖10為示出制造實(shí)施方式1的單元結(jié)構(gòu)的方法的截面圖；圖11為示出制造實(shí)施方式1的單元結(jié)構(gòu)的方法的截面圖；圖12為示出作為漏電流比較對(duì)象的結(jié)構(gòu)的解釋圖；圖13為示出作為漏電流比較對(duì)象的結(jié)構(gòu)的解釋圖；圖14為示出作為漏電流比較對(duì)象的結(jié)構(gòu)的解釋圖；圖15為示出阻擋膜的電流電壓特性的特性圖； 圖16為示出作為單元特性評(píng)價(jià)對(duì)象的結(jié)構(gòu)的解釋圖； 圖17為示出閾值電壓窗口和數(shù)據(jù)保持時(shí)間的計(jì)算結(jié)果的視圖； 圖18為示出氧化鋁和氧化硅膜的適合厚度范圍的視圖； 圖19為示出實(shí)施方式2的單元結(jié)構(gòu)的截面圖； 圖20為示出實(shí)施方式3的單元結(jié)構(gòu)的截面圖； 圖21為示出氧化鋁和氮氧化硅膜的適合厚度范圍的視圖； 圖22為示出氧化鋁的厚度范圍與氮氧化硅膜的成分值之間關(guān)系 的視圖；圖23為示出實(shí)施方式4的單元結(jié)構(gòu)的截面圖； 圖24為示出實(shí)施方式5的單元結(jié)構(gòu)的截面圖； 圖25為示出實(shí)施方式6的單元結(jié)構(gòu)的截面圖； 圖26為示出實(shí)施方式7的單元結(jié)構(gòu)的截面圖； 圖27為示出實(shí)施方式8的單元結(jié)構(gòu)的截面圖； 圖28為示出實(shí)施方式9的單元結(jié)構(gòu)的截面圖； 圖29為示出氧化鉿和氧化硅膜的適合厚度范圍的視圖； 圖30為示出實(shí)施方式10的單元結(jié)構(gòu)的截面圖； 圖31為示出氧化鉿的厚度范圍與氮氧化硅膜的成分值之間關(guān)系 的視圖；圖32為示出實(shí)施方式11的單元結(jié)構(gòu)的截面圖；圖33為示出實(shí)施方式12的單元結(jié)構(gòu)的截面圖；圖34為示出氮化硅和氧化硅膜的適合厚度范圍的視圖；圖35為示出柵極功函數(shù)與柵極界面處氮化硅膜厚度之間關(guān)系的視圖；圖36為示出實(shí)施方式13的單元結(jié)構(gòu)的截面圖； 圖37為示出電流對(duì)成分的依賴(lài)性與硅酸鋁的有效電場(chǎng)特性的對(duì) 比的特性圖；圖38為示出硅酸鋁的漏電流與控制柵極功函數(shù)之間關(guān)系的視圖；圖39為示出成分比與功函數(shù)之間關(guān)系的視圖40為示出實(shí)施方式14的單元結(jié)構(gòu)的截面圖；圖41為示出實(shí)施方式15的單元結(jié)構(gòu)的截面圖；圖42為示出實(shí)施方式16的單元結(jié)構(gòu)的截面圖；圖43為示出實(shí)施方式17的單元結(jié)構(gòu)的截面圖；圖44為示出實(shí)施方式18的單元結(jié)構(gòu)的截面圖；圖45為示出氮氧化物膜成分比與漏電流之間關(guān)系的視圖；圖46為示出HfA10和Si02的最佳厚度范圍的視圖；以及圖47為示出鋁酸鉿的成分比與最佳厚度范圍之間關(guān)系的視圖。
具體實(shí)施方式
下面將參照附圖詳細(xì)介紹作為本發(fā)明的一方面的一種非易失性 半導(dǎo)體存儲(chǔ)器件。 1.本發(fā)明原理首先，將介紹用于在高電場(chǎng)區(qū)域和低電場(chǎng)區(qū)域兩者中抑制作為阻 擋絕緣膜的第二絕緣膜中的漏電流的基本概念。 阻擋絕緣膜定義如下阻擋絕緣膜為阻擋電子在電荷存儲(chǔ)層與控制柵極之間流動(dòng)的絕緣體。如圖1A所示，在高電場(chǎng)區(qū)域，隧穿電流(tunneling current) 為主要的漏電流。隧穿電流由電荷注入第二絕緣膜的"開(kāi)端處"決定， 即由陰極邊緣附近絕緣膜材料決定。因此，在陰極邊緣附近使用高介 電常數(shù)更加有利于抑制高電場(chǎng)區(qū)域中的漏電流。同時(shí)，由于存儲(chǔ)單元的高電場(chǎng)操作有寫(xiě)入和擦除兩者，并且對(duì)于 這兩種操作施加的是相反的電壓，可以在第二絕緣膜的兩端都設(shè)置高 介電常數(shù)絕緣膜。另一方面，為了抑制低電場(chǎng)區(qū)域中第二絕緣膜的漏電流，希望將 具有較低密度的作為導(dǎo)電通路的缺陷的氧化硅膜系統(tǒng)的絕緣膜插在 第二絕緣膜中。圖1B示出了對(duì)應(yīng)于零電場(chǎng)的限制的導(dǎo)電的示意圖。隨著電場(chǎng)變
得更低，氧化硅膜系統(tǒng)在第二絕緣膜中所處的位置變得更加不重要。 即，低電場(chǎng)區(qū)域中漏電流的阻擋性能由氧化硅膜系統(tǒng)的厚度確定，與其沿著厚度方向的位置無(wú)關(guān)。因此，期望第二絕緣膜具有這樣的結(jié)構(gòu)，使得在外部設(shè)置高介電常數(shù)絕緣膜，而具有較低缺陷的氧化硅膜系統(tǒng)的中間絕緣膜層夾在內(nèi)。在此情況下，由于設(shè)置在中間區(qū)域的氧化硅膜系統(tǒng)的絕緣膜具有 比高介電常數(shù)絕緣膜更高的勢(shì)壘(勢(shì)壘高度)，有望不僅在低電場(chǎng)區(qū) 域而且在高電場(chǎng)區(qū)域?qū)崿F(xiàn)降低漏電流的效果，如后面介紹。注意，"勢(shì)壘高度，，(或"帶階")定義為在未施加外電場(chǎng)且能帶平坦的條件下，以Si襯底為參照，每一層的導(dǎo)帶邊緣的能級(jí)。如圖2中所示，根據(jù)上述概念，在本發(fā)明中，采用了其中作為低介電常數(shù)絕緣膜的中間層(B )夾在作為高介電常數(shù)絕緣膜的底層(A )與頂層(C)之間的構(gòu)造。對(duì)于上述概念，應(yīng)注意的是，減少膜中的缺陷對(duì)于抑制低電場(chǎng)漏電流是最為重要的，而提高膜的介電常數(shù)對(duì)于抑制高電場(chǎng)漏電流是最為重要的。因?yàn)?，由膜中缺陷?dǎo)致的漏電流具有漸變的電場(chǎng)依賴(lài)性，并在低 電場(chǎng)區(qū)域中成為主導(dǎo)，而由膜的介電常數(shù)和勢(shì)壘高度決定的固有漏電 流具有陡峭的電場(chǎng)依賴(lài)性，并在高電場(chǎng)區(qū)域中成為主導(dǎo)。由于底層(A)和頂層(C)主要起著抑制高電場(chǎng)區(qū)域中的漏電 流的作用，首要的是介電常數(shù)要高。因此，膜中缺陷可以允許在一定 程度上放松。另一方面，由于中間層(B)的主要目的是阻擋低電場(chǎng) 漏電流，材料的選擇應(yīng)按照首要考慮低缺陷濃度的方式來(lái)進(jìn)行。同時(shí)，在大部分情況下，在進(jìn)行中間層(B)的材料選擇使得低 缺陷濃度是首要時(shí)，中間層(B)的介電常數(shù)易于變低。雖然看起來(lái) 此現(xiàn)象與降低高電場(chǎng)區(qū)域中的漏電流是對(duì)立的，但實(shí)際上并非如此。在確定使用具有低介電常數(shù)的氧化硅膜系統(tǒng)的絕緣膜作為中間 層(B)時(shí)，獲得了一種未料到的效果，即不僅低電場(chǎng)漏電流降低，
而且高電場(chǎng)區(qū)域中的漏電流也降低。因?yàn)榈徒殡姵?shù)的絕緣膜通常具有高勢(shì)壘高度，如圖3A所示， 中間層(B)的勢(shì)壘高度在高電場(chǎng)區(qū)域作為對(duì)于電子的隧穿勢(shì)壘。由單層高介電絕緣膜形成的阻擋絕緣膜無(wú)法獲得此效果。通過(guò)使 用低缺陷密度的低介電常數(shù)中間層(B)不僅在低電場(chǎng)區(qū)域也在高電 場(chǎng)區(qū)域獲得了降低漏電流的效果。另外，對(duì)于底層(A)與頂層(C)之間的關(guān)系，應(yīng)注意，對(duì)于 底層(A)可以允許比頂層(C)更高的缺陷密度。這是因?yàn)殡姾纱?儲(chǔ)層就在底層(A)下，因此底層(A)的缺陷可以作為電荷存儲(chǔ)層 的陷阱的聯(lián)合部分。相比較，在頂層(C)中，由于控制柵極就在頂層(C)上方， 在頂層(C)進(jìn)行俘獲和電荷發(fā)射時(shí)，產(chǎn)生了閾值電壓的不穩(wěn)定和數(shù) 據(jù)保持特性的下降。因此，頂層(C)的缺陷密度與底層(A)相比 應(yīng)保持在低水平。保持頂層(C)的低缺陷密度的一種方法是使用比底層(A)低 的介電常數(shù)的絕緣膜材料。在此情況下，伴隨較低介電常數(shù)產(chǎn)生的高 電場(chǎng)區(qū)域中的漏電流增加可以通過(guò)加深控制柵極的功函數(shù)來(lái)補(bǔ)償。接著，將介紹討論中一直使用的膜中"缺陷密度"的量化。雖然難以測(cè)量和直接評(píng)價(jià)膜中的缺陷密度，已經(jīng)發(fā)現(xiàn)絕緣膜中的 缺陷密度與加在組成原子的鍵的約束相應(yīng)，根據(jù)G. Lucovsky等人的研究o此"鍵約束，，與形成絕緣膜的原子的平均配位數(shù)Nav成比例。因 此，"平均配位數(shù)，，可以用作與缺陷密度相關(guān)的量化指標(biāo)。另外，已知 Nav=3成為用來(lái)確定缺陷密度是大或小的邊界(臨界點(diǎn))。(例如， 參照G. Lucovsky, Y. Wu， H. Niimi， V. Misra, L. C. Phillips的 "Bonding constraints and defect formation at interfaces between crystalline silicon and advanced single layer and composite gate dielectrics", Appl. Phys. Le仏74， 2005 ( 1999))。各元素的平均配位數(shù)在例如由M. Houssa編輯的"High-k GateDielectrics" (Institute of Physics Publishing Limited ( 2004 ))的339 頁(yè)的表4.2. l中示出。在參考此表時(shí)，本發(fā)明中使用的典型絕緣膜材 料的平均配位數(shù)表示如下。硅的氮氧化物膜(包括氧化硅膜和氮化硅膜)(SK^MSisN"^ (0951)的平均配位數(shù)Nav計(jì)算如下。硅原子具有4配位，氧原子具有2配位(fold coordination )， 而氮原子具有3配位。由于各種原子的存在比例為 [Si]:
=(3-2x)/(7-4x)， 2x/(7-4x)， 4(l-x)/(7醫(yī)4x)，氮氧化硅膜的平 均配位數(shù)Nav表示如下^ =4lz^+2l+3Kiz^L8(3-h) ......(1)av 7_4x 7-4x 7-4x 7-4x ^ 7對(duì)于氮化珪(Si3N4),其中成分比為x-0， Nav=24/7=3.43。由于 N,v滿(mǎn)足Na^3，氮化硅屬于較多缺陷的膜的范疇。另一方面，對(duì)于氧化硅(Si02)的極限，其中x=l， Nav=8/3-2.67。由于Nav滿(mǎn)足Na^3，氧化硅為較少缺陷的膜。通過(guò)將Nav設(shè)置為公式(1)+Nav=l，獲得了對(duì)應(yīng)的成分比x為0.75。對(duì)于另一示例，鋁酸鉿(包括氧化鋁、氧化鉿)(Hf02)x(Al203)n(0^x51)的平均配位數(shù)計(jì)算如下。鉿原子具有8配位，鋁原子具有4.5配位(4配位的鋁和6配位 的鋁以3:1的比例存在)，而氧原子具有(3(l-x)+4x)配位(與鋁鍵合 的氧具有3配位，與鉿鍵合的氧具有4配位，此為其平均值)。由于各種原子的存在比例為[Hi]: [All:
(W)制成的低阻抗金屬 膜109。關(guān)于用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存 儲(chǔ)層103、以及控制柵極108，可以釆用與第一實(shí)施方式類(lèi)似的制造 方法。接著，對(duì)于圖19的存儲(chǔ)單元的制造方法，描述與實(shí)施方式l不 同的處理步驟。至電荷存儲(chǔ)層的形成為止，執(zhí)行的是與實(shí)施方式l相同的工藝。 接著，在200。C至500'C的溫度范圍內(nèi)，通過(guò)組合使用TMA和 03或H20為原料沉積A1203的ALD法和使用BTBAS或3DMAS和 03為原料沉積Si02的ALD法，執(zhí)行第二絕緣膜的形成。具體而言，對(duì)于底部，僅執(zhí)行前一種ALD循環(huán)，對(duì)于中間部分， 僅執(zhí)行后一種ALD循環(huán)，對(duì)于頂部，同樣僅執(zhí)行前一種ALD循環(huán)。 對(duì)于各個(gè)部分之間的部分，在連續(xù)調(diào)整循環(huán)數(shù)量比的同時(shí)交替執(zhí)行每 種AUD。通過(guò)上述方法，在第二絕緣膜中形成了 Al、 Si和O連續(xù)成分變化的膜。此工藝后的工藝步驟與實(shí)施方式1的相同。上述制造方法僅是一種示例，并且可以采用其它制造方法。 例如，除ALD法外，第二絕緣膜(阻擋絕緣膜)也可以通過(guò)MOCVD法形成。另外，對(duì)于形成第二絕緣膜以外的工藝步驟，與實(shí)
施方式1類(lèi)似，可以由其它制造方法替代。(3)實(shí)施方式3圖20示出了沿溝道長(zhǎng)度方向?qū)嵤┓绞?的存儲(chǔ)單元的截面圖。 注意，在圖20中，相同的標(biāo)記表示與圖6中相同的部分，且其詳細(xì) 介紹在此略去。本實(shí)施方式與前述實(shí)施方式l的區(qū)別在于使用氮氧化硅膜(SiNO: 成分表達(dá)式為(Si02)x(SbN4)Lx)取代氧化硅膜(Si02)作為第二絕緣 膜的中間層。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103,作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置由例如厚度3.9nm的氧化鋁膜104、 厚度3nm成分為(Si02)o.75(Si3N4)().25的氮氧化硅膜117、以及厚度3.9nm 的氧化鋁膜106形成的疊層絕緣膜形式的第二絕緣膜107，作為第二 絕緣膜(阻擋絕緣膜)。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵 極108。在控制柵極108上，設(shè)置例如由鵠(W)制成的低阻抗金屬 膜109。與用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存儲(chǔ) 層103、以及控制柵極108相關(guān)的改進(jìn)示例與實(shí)施方式1的相同。另外，圖20的存儲(chǔ)單元的制造方法與實(shí)施方式1的制造方法近 似相同。然而，用于形成作為第二絕緣膜中間層的氮氧化硅膜的工藝 步驟不同。此工藝步驟可以是，例如，在600。C至800。C的溫度范圍內(nèi)，通 過(guò)使用二氯硅烷(SiH2Cl2)和一氧化氮(N20 )為原料氣體的LPCVD 法形成氧化硅膜(SK)2)后，將此晶片暴露于氮等離子體中。注意，上述制造方法僅是用于形成氮氧化硅膜的方法的一種示例，且可以執(zhí)行其它制造方法。另外，顯然，對(duì)于第二絕緣膜氮氧化 硅以外的其它膜，可以采用本實(shí)施方式制造方法以外的其它制造方 法，就如在實(shí)施方式1中。接下來(lái)，將介紹此Al203/SiON/Al203疊層阻擋膜各層膜的最佳厚度。圖21示出了通過(guò)在使Ah(VSiON/Al203疊層阻擋膜中兩層氧化 鋁層的厚度相等的條件下改變?nèi)垦趸X層和SiON層的厚度研究有 效電場(chǎng)Eeffl5MV/cm中漏電流的情況的結(jié)果。此結(jié)果中，中間SiON 膜的成分為(Si02)o.75(Si3N4)0.25。圖21指示出疊層阻擋膜的漏電流比具有相等EOT的氧化鋁單層 膜降低的厚度范圍。觀(guān)察圖21時(shí)，不依靠SiON的厚度，通過(guò)使氧化鋁的厚度在從 3.6nm至4.2nm的范圍內(nèi)，漏電流與單層氧化鋁膜相比下降。由于從其中獲得該漏電流優(yōu)勢(shì)的氧化鋁厚度范圍根據(jù)中間層的 SiON膜的成分而不同，其情形總結(jié)如下。由圖22可知，當(dāng)作為中間SiON層的(Si02)x(Si3N4)h的成分值 為x^.6時(shí)，無(wú)論使用怎樣的氧化鋁厚度，與單層氧化鋁膜相比，無(wú) 法降低疊層阻擋膜結(jié)構(gòu)的漏電流。當(dāng)成分值xX).6時(shí)，具有對(duì)于單層氧化鋁膜的漏電流優(yōu)勢(shì)的厚度 區(qū)域增大。氧化鋁的厚度區(qū)域可以表示為SiON膜的成分值x的函數(shù) 即，氧化鋁的厚度區(qū)域特征為最小厚度-3(x-0.6)+4 (nm)，最大厚 度2.5(x-0.6)+4 ( nm )。現(xiàn)在，研究疊層阻擋膜為何僅在中間層SiON膜的成分范圍x>0.6 種表現(xiàn)出優(yōu)勢(shì)的物理原因。氮氧化硅膜的導(dǎo)帶勢(shì)壘高度中表示為成分x的函數(shù)，如下。另一方面，作為底層和頂層的氮氧化硅膜的導(dǎo)帶勢(shì)壘高度為 2.4(eV)?；谶@些考慮，得出x>0.56成為氮氧化硅膜的勢(shì)壘高度變 的比氧化鋁膜的勢(shì)壘高度更大的條件。
這近似與在疊層阻擋膜中獲得漏電流優(yōu)勢(shì)的條件相一致。因此， 發(fā)現(xiàn)疊層阻擋膜中的漏電流優(yōu)勢(shì)依賴(lài)于中間層的勢(shì)壘高度。(4)實(shí)施方式4圖23示出了實(shí)施方式4沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖23中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1的區(qū)別在于，第二絕緣膜的中間層 (B)由其成分沿厚度方向連續(xù)變化的氮氧化硅膜構(gòu)成。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置由底層(A)、中間層(B)和頂層 (C )三層形成的第二絕緣膜(阻擋絕緣膜)107。第二絕緣膜的底層 (A) 104和頂層(C) 106為氧化鋁(A1203 )，每層厚度為4nm。 另外，第二絕緣膜的中間層(B) 118在沿厚度的中間部分為Si02, 在沿厚度的兩端為氮氧化硅膜(SK)2)x(Si3N4)k (x=0.8)。中間層(B) 118的厚度為4nm。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵 極108。在控制柵極108上，設(shè)置例如由鴒(W)制成的低阻抗金屬 膜109。關(guān)于用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存 儲(chǔ)層103、以及控制柵極108，可以釆用與實(shí)施方式1類(lèi)似的制造方 法。接下來(lái)，將介紹圖23的存儲(chǔ)單元的制造方法中與實(shí)施方式1不 同的工藝步驟。至電荷存儲(chǔ)層和第二絕緣膜的底層(A)的形成為止，執(zhí)行的是 與實(shí)施方式1相同的工藝。
接著，在200。C至500。C的溫度范圍內(nèi)，通過(guò)組合使用BTBAS 和NH3或3DMAS和NH3為原料沉積Si3N4的ALD法和使用BTBAS 和03或3DMAS和03為原料沉積Si02的ALD法，執(zhí)行第二絕緣膜 的中間層(B)的形成。具體而言，對(duì)于中間層(B)的底部，主要執(zhí)行前一種ALD循 環(huán)，對(duì)于中間層(B)的中間部分，僅執(zhí)行后一種ALD循環(huán)，對(duì)于中 間層(B)的頂部，又主要執(zhí)行前一種ALD循環(huán)。對(duì)于各個(gè)部分之間 的部分，在連續(xù)調(diào)整循環(huán)數(shù)量比的同時(shí)交替執(zhí)行每種ALD。通過(guò)上述方法，形成了 Si、 O和N連續(xù)成分變化膜，作為第二 絕緣膜的中間層。形成第二絕緣膜頂層(C)之后的工藝步驟與實(shí)施方式1的相同。上述制造方法僅是一種示例，并且可以采用其它制造方法。例如， 除ALD法外，第二絕緣膜(阻擋絕緣膜)也可以通過(guò)MOCVD法形 成。另外，關(guān)于形成第二絕緣膜以外的工藝步驟，與實(shí)施方式l類(lèi)似， 可以由其它制造方法替代。 (5)實(shí)施方式5圖24示出了實(shí)施方式5沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖24中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1的區(qū)別在于，將添加氮的氧化鋁用 于第二絕緣膜的底層(A)和頂層(C)。通過(guò)向氧化鋁添加氮，減 少了施加電場(chǎng)時(shí)的性能下降，并且抑制了電介質(zhì)擊穿，從而獲得了絕 緣膜可靠性的改善的效果。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置由底層(A)、中間層(B)和頂層(C)三層形成的第二絕緣膜(阻擋絕緣膜)107。第二絕緣膜的底層(A )119和頂層(C )120為氮氧化鋁(AION )， 每層厚度為4nm。另外，第二絕緣膜的中間層(B) 105為Si02，其 厚度為3畫(huà)。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵 極108。在控制柵極108上，設(shè)置例如由鴒(W)制成的低阻抗金屬 膜109。關(guān)于用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存 儲(chǔ)層103、以及控制柵極108，可以采用與實(shí)施方式1類(lèi)似的制造方 法。接下來(lái)，將介紹圖24的存儲(chǔ)單元的制造方法中與實(shí)施方式1不 同的工藝步驟。至電荷存儲(chǔ)層的形成為止，執(zhí)行的是與實(shí)施方式l相同的工藝。接著，第二絕緣膜底層(A)如下形成。首先，在200。C至400。C 的溫度范圍內(nèi)，通過(guò)使用TMA和03或H20的ALD法進(jìn)行氧化鋁的 形成。接著，通過(guò)在600。C至800。C的溫度范圍內(nèi)對(duì)氧化鋁進(jìn)行NH3 退火形成氮氧化鋁(AION)膜。接著，通過(guò)在600。C至800。C的溫度范圍內(nèi)進(jìn)行使用二氯硅烷 (SiH2Cl2)和一氧化氮(N20 )作為原料的LPCVD法形成氧化硅膜 (Si02)，作為第二絕緣膜中間層(B)。接著，按以下方式形成第二絕緣膜頂層(C)，在200。C至400。C 的溫度范圍內(nèi)，通過(guò)使用TMA和03或H20的ALD法進(jìn)行氧化鋁的 形成，接著，通過(guò)在600。C至800。C的溫度范圍內(nèi)對(duì)氧化鋁進(jìn)行NH3 退火形成氮氧化鋁(AION)膜。上述制造方法僅是一種示例，并且可以采用其它制造方法。例如， 第二絕緣膜(阻擋絕緣膜)AION膜也可以通過(guò)交替形成AM33和A1N 的ALD法形成。另外，關(guān)于形成第二絕緣膜以外的工藝步驟，與實(shí) 施方式1類(lèi)似，可以由其它制造方法替代。 (6)實(shí)施方式6 圖25示出了實(shí)施方式6沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖25中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1的區(qū)別在于，將添加Si的氧化鋁 用于第二絕緣膜的底層(A)和頂層(C)。通過(guò)向氧化鋁添加Si， 通過(guò)減少缺陷降低漏電流，并且獲得了電介質(zhì)擊穿強(qiáng)度改善的效果。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102,作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置由底層(A)、中間層(B)和頂層 (C )三層形成的第二絕緣膜(阻擋絕緣膜)107。第二絕緣膜的底層(A) 122和頂層(C) 123為添加Si的氧化 鋁(AlSiO )膜，每層厚度為4nm，其Si濃度為10% (原子百分比)。 另外，第二絕緣膜中間層(B) 105為Si02，其厚度為3nm。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵 極108。在控制柵極108上，設(shè)置例如由鵠(W)制成的低阻抗金屬 膜109。關(guān)于用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存 儲(chǔ)層103、以及控制柵極108，可以采用與實(shí)施方式1類(lèi)似的制造方 法。接下來(lái)，將介紹圖25的存儲(chǔ)單元的制造方法中與實(shí)施方式1不 同的工藝步驟。至電荷存儲(chǔ)層的形成為止，執(zhí)行的是與實(shí)施方式l相同的工藝。 接著，按以下方式形成第二絕緣膜底層(A)，首先，在200°C 至400。C的溫度范圍內(nèi)，交替重復(fù)4吏用TMA和03或H20形成氧化鋁 的ALD法，以及使用BTBAS或3DMAS和03形成氧化珪膜的ALD 法。膜中的硅濃度可以通過(guò)前一種ALD法和后一種ALD法重復(fù)的循
環(huán)比來(lái)調(diào)整。接著，通過(guò)在60(TC至80(TC的溫度范圍內(nèi)進(jìn)行使用二氯硅烷 (SiH2Cl2)和一氧化氮(N20 )作為原料的LPCVD法形成氧化硅膜， 作為第二絕緣膜中間層(B)。接著，通過(guò)重復(fù)與底層(A)相同的 ALD法形成第二絕緣膜的頂層(C)。上述制造方法僅是一種示例，并且可以采用其它制造方法。 例如，除ALD法外，第二絕緣膜(阻擋絕緣膜)AlSiO膜也可 以通過(guò)MOCVD法形成。另外，關(guān)于形成第二絕緣膜以外的工藝步驟， 與實(shí)施方式l類(lèi)似，可以由其它制造方法替代。 (7)實(shí)施方式7圖26示出了實(shí)施方式7沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖26中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1的區(qū)別在于，將添加氮和硅的氧化 鋁用于第二絕緣膜的底層(A)和頂層(C)。通過(guò)向氧化鋁添加氮 和硅，獲得了可靠性的改善的效果，諸如漏電流下降，以及電介質(zhì)擊 穿強(qiáng)度的提高。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置由底層(A)、中間層(B)和頂層 (C)三層形成的第二絕緣膜(阻擋絕緣膜)107。第二絕緣膜的底層(A ) 124和頂層(C ) 125為厚度4nm的添 加氮和硅的氧化鋁(AlSiON )膜。其Si濃度為10% (原子百分比)， 其氮濃度為10% (原子百分比)。另外，第二絕緣膜中間層(B) 105 為Si02，其厚度為3nm。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵
極108。在控制柵極108上，設(shè)置例如由鵠(W)制成的低阻抗金屬 膜109。關(guān)于用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存 儲(chǔ)層103、以及控制柵極108,可以采用與實(shí)施方式1類(lèi)似的制造方 法。接下來(lái)，將介紹圖26的存儲(chǔ)單元的制造方法中與實(shí)施方式1不 同的工藝步驟。至電荷存儲(chǔ)層的形成為止，執(zhí)行的是與實(shí)施方式l相同的工藝。 接著，作為第二絕緣膜的底層(A)，按以下方式形成添加硅的氧化 鋁，在200。C至400°C的溫度范圍內(nèi)，交替重復(fù)4吏用TMA和03或H20 形成氧化鋁的ALD法，以及使用BTBAS或3DMAS和03形成氧化 珪膜的ALD法。之后，通過(guò)在60(TC至800。C的溫度范圍內(nèi)進(jìn)行NH3退火將氮引 入膜中。膜中的硅濃度可以通過(guò)兩種ALD法重復(fù)的循環(huán)比調(diào)整，膜 中的氮濃度可以通過(guò)NH3退火溫度和時(shí)間調(diào)整。接著，通過(guò)在600。C至800。C的溫度范圍內(nèi)進(jìn)行使用二氯硅烷 (SiH2Cl2)和一氧化氮(N20 )作為原料的LPCVD法形成氧化硅膜， 作為第二絕緣膜中間層(B)。接著，通過(guò)重復(fù)與底層(A)相同的 ALD法形成第二絕緣膜的頂層(C)。上述制造方法僅是一種示例，并且可以采用其它制造方法。例如，除ALD法外，第二絕緣膜(阻擋絕緣膜)AlSiO膜也可 以通過(guò)MOCVD法形成。另外，關(guān)于形成第二絕緣膜以外的工藝步驟， 與實(shí)施方式l類(lèi)似，可以由其它制造方法替代。 (8)實(shí)施方式8圖27示出了實(shí)施方式8沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖27中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1的區(qū)別在于，將鋁酸鉿用于第二絕 緣膜的底層(A)和頂層(C)。通過(guò)使用鋁酸鉿，獲得了氧化鋁所
具有的相對(duì)高可靠性的性質(zhì)和鉿所具有的對(duì)高電場(chǎng)區(qū)域中漏電流相 對(duì)強(qiáng)抑制的性質(zhì)的綜合效果。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層IIO之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102,作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置由底層(A)、中間層(B)和頂層 (C )三層形成的第二絕緣膜(阻擋絕緣膜)107。第二絕緣膜的底層 (A)126為成分表示為(HfO2)0.75(Al2O3)。.25的鋁酸鉿，其厚度為6nm。 另外，第二絕緣膜的中間層為厚度3nm的氧化硅膜。另外，第二絕緣 膜的頂層(C) 127為成分表示為(Hf02)o.5(Ah03)。.5的鋁酸鉿，其厚度 為5nm。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵 極108。在控制柵極108上，設(shè)置例如由鴒(W)制成的低阻抗金屬 膜109。關(guān)于用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存 儲(chǔ)層103、以及控制柵極108，可以采用與實(shí)施方式1類(lèi)似的制造方 法。接下來(lái)，將介紹圖27的存儲(chǔ)單元的制造方法中與實(shí)施方式1不 同的工藝步驟。至電荷存儲(chǔ)層的形成為止，執(zhí)行的是與實(shí)施方式l相同的工藝。接著，第二絕緣膜底層(A)的鋁酸鉿通過(guò)按1:3重復(fù)在200°C 至400'C的溫度范圍內(nèi)4吏用TMA和H20形成氧化鋁的ALD法和使 用Hf(N(CH3)2)4和H20形成氧化鉿的ALD法的循環(huán)來(lái)形成。接著，通過(guò)在60(TC至800。C的溫度范圍內(nèi)進(jìn)行使用二氯硅烷 (SiH2Cl2)和N20的LPCVD法形成氧化硅膜(Si02)，作為第二絕 緣膜中間層(B)。接著，第二絕緣膜頂層(C)的鋁酸鉿通過(guò)按2:2重復(fù)在200°C
至40(TC的溫度范圍內(nèi)4吏用TMA和H20形成氧化鋁的ALD法和使 用Hf(N(CH3)2)4和H20形成氧化鉿的ALD法的循環(huán)來(lái)形成。同樣，上述制造方法僅是一種示例，并且可以釆用其它制造方法。 例如，除ALD法外，第二絕緣膜(阻擋絕緣膜)鋁酸鉿膜也可 以通過(guò)使用其它前體，或者M(jìn)OCVD法形成。另外，關(guān)于形成第二絕 緣膜以外的工藝步驟，與實(shí)施方式1類(lèi)似，可以由其它制造方法替代。 (9)實(shí)施方式9圖28示出了實(shí)施方式9沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖28中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1的區(qū)別在于，將氧化鉿(Hf02) 用來(lái)替代第二絕緣膜底層(A)和頂層(C)的氧化鋁(A1203)。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層IIO之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置例如包括厚度7nm的氧化鉿膜128、 厚度3nm的氧化硅膜105、以及厚度7nm的氧化鉿膜129的疊層絕 緣膜107，作為第二絕緣膜(阻擋絕緣膜)。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵 極108。在控制柵極108上，設(shè)置例如由鎢(W)制成的低阻抗金屬 膜109。用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存儲(chǔ)層 103、以及控制柵極108,可以按照與實(shí)施方式l相同的方式調(diào)整。接下來(lái)，將介紹圖28的存儲(chǔ)單元的制造方法中與實(shí)施方式1不 同的工藝步驟。至電荷存儲(chǔ)層的形成為止，執(zhí)行的是與實(shí)施方式l相同的工藝。 接著，通過(guò)在500。C至800。C的溫度范圍內(nèi)使用Hf(N(C2Hs)2)4和H20為原料的MOCVD法形成厚度7nm的氧化鉿(Hf02)膜128。 接著，通過(guò)在60(TC至80(TC的溫度范圍內(nèi)進(jìn)行使用二氯硅烷 (SiH2Cl2)和一氧化氮(N20)為原料氣體的LPCVD法，形成3nm 厚度的氧化硅膜(Si02) 105。接著，通過(guò)在500。C至800。C的溫度范圍內(nèi)使用Hf(N(C2H5)2)4~ H20為原料的MOCVD法形成厚度7nm的氧化鉿(Hf02)膜129。 如上所述，形成氧化鉿/氧化硅/氧化鉿的疊層阻擋絕緣膜107作為第 二絕緣膜。此后的工藝與實(shí)施方式1的相同。上述制造方法僅是一種示例；并且可以采用其它制造方法。 例如，除MOCVD法外，作為第二絕緣膜(阻擋絕緣膜)中一 層的Hf02也可以通過(guò)在200'C至400°C的溫度范圍內(nèi)4吏用 Hf(N(C2H5)2)4和H20 (或03)為原料氣體的ALD (原子層沉積)法 形成。另外，關(guān)于上述工藝步驟以外的工藝，與實(shí)施方式l類(lèi)似，可以 由其它制造方法替代。接下來(lái)，將介紹此"HOH結(jié)構(gòu)"阻擋膜上各層的最佳厚度。與氧化鉿(Hf02)單層膜相比，漏電流下降的比例由作為中間 層的氧化硅膜的連續(xù)厚度決定。這基本與實(shí)施方式l相同。在同時(shí)考 慮EOT增加與低電場(chǎng)區(qū)域中漏電流抑制量之間平衡的情況下，中間 氧化硅膜的厚度范圍應(yīng)近似為4nm或更小。另外，關(guān)于高電場(chǎng)區(qū)域，本實(shí)施方式阻擋絕緣膜"HOH結(jié)構(gòu)"的 漏電流通過(guò)在0至9nm范圍內(nèi)分別獨(dú)立改變兩端氧化鉿層的厚度和中 間氧化硅層的厚度來(lái)評(píng)估。在此評(píng)估中，假定HOH結(jié)構(gòu)沿厚度方向是對(duì)稱(chēng)的，且位于上下 的兩層氧化鉿層具有相同厚度。另外，由于釆用了 15MV/cm的有效 電場(chǎng)(Si02等效電場(chǎng))作為代表電場(chǎng)，用于評(píng)估漏電流的電場(chǎng)為用于 寫(xiě)入和擦除操作的通常電場(chǎng)。圖29的圖形示出其中15MV/cm有效電場(chǎng)下本實(shí)施方式的HOH 結(jié)構(gòu)中漏電流變得比相同EOT (EOT-5.5nm)的氧化鉿單層膜更小 的厚度范圍。由該結(jié)果可知，實(shí)現(xiàn)高電場(chǎng)區(qū)域中HOH結(jié)構(gòu)阻擋膜優(yōu)勢(shì)的范圍 為氧化鉿層厚度在近似5.1至11.4nm的范圍，并且在厚度為0.9nm或更大是時(shí)，無(wú)論厚度如何都可以用于Si()2層。如上所述，在從高電場(chǎng)區(qū)域和低電場(chǎng)區(qū)域的整體角度考慮厚度范 圍時(shí)，通過(guò)采用范圍5.1至11.4nm內(nèi)的氧化鉿厚度，另外，通過(guò)采用 范圍0.9至4nm的中間氧化硅膜層的厚度，可以實(shí)現(xiàn)HOH結(jié)構(gòu)的最 好性能。(10)實(shí)施方式10圖30示出了實(shí)施方式10沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖30中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式中，將氧化鉿(Hf02)用作第二絕緣膜的底層(A) 和頂層(C)，中間層(B)為氮氧化硅膜。其它與實(shí)施方式9相同。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102,作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103,作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置例如由厚度7nm的氧化鉿膜128、 厚度3nm且其成分為(Si02)o.6(Si3N4)。.4的氮氧化硅膜117、以及厚度 7nm的氧化鉿膜129形成的疊層絕緣膜107，作為第二絕緣膜(阻擋 絕緣膜)。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵 極108。在控制柵極108上，設(shè)置例如由鴒(W)制成的低阻抗金屬 膜109。用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存儲(chǔ)層 103、以及控制柵極108的構(gòu)造，可以按照與實(shí)施方式1相同的方式 調(diào)整。
另外，圖30的存儲(chǔ)單元的制造方法近似于實(shí)施方式1和實(shí)施方 式9的制造方法相同。然而，形成作為笫二絕緣膜中間層的氮氧化硅 膜的工藝步驟不同。此工藝如下，例如，在600。C至800。C的溫度范圍內(nèi)，在使用二 氯硅烷(SiH2Cl2)和一氧化氮(N20)為原料氣體的LPCVD法形成 氧化硅膜(SiOj后，可以將晶片暴露于氮等離子體中。注意，此制造方法僅是形成氮氧化硅方法的一種示例，并且相應(yīng) 的，可以采用其它制造方法。另外，關(guān)于其它工藝，與實(shí)施方式l類(lèi) 似，本實(shí)施方式的制造方法可以由其它制造方法替代。接下來(lái)，將介紹Hf02/SiON/Hf02疊層阻擋膜中各層的最佳厚度。作為中間SiON膜(Si02)x(Si3N4)k的成分值x的函數(shù)，疊層阻 擋膜中漏電流的情況在有效電場(chǎng)Eeff=15MV/cm下評(píng)估。此評(píng)估中， 頂層和底層Hf02膜的厚度相等。因而，對(duì)與具有相等EOT的氧化鉿 單層膜的漏電流相比，疊層阻擋膜在何處漏電流降低的厚度范圍進(jìn)行 研究。由圖31可知，在第二絕緣膜的底層和頂層上都使用氧化鉿時(shí)， 存在其中疊層阻擋膜的漏電流優(yōu)于氧化鉿單層的區(qū)域，無(wú)論中間 SiON層的成分如何(任意x值)。作為SiON膜成分x的函數(shù)，該氧 化鉿區(qū)域表現(xiàn)為最小厚度-1.5X+6.5 (nm)，最大厚度3.5x2+7.8 (urn )。注意，在第二絕緣膜的底層和頂層使用氧化鉿時(shí)，中間SiON層 的勢(shì)壘高度總是比氧化鉿層高，因?yàn)榧词乖趲щA變?yōu)樽畹蜁r(shí)(Si3N4 的極限)SiON膜的導(dǎo)帶階為2.1eV，然而氧化鉿的導(dǎo)帶階為1.9eV。 因此，通過(guò)插入SiON膜作為中間層總是獲得額外的勢(shì)壘性質(zhì)。因此， 可見(jiàn)能夠獲得抑制漏電流的效果。 (11)實(shí)施方式11實(shí)施方式1中，形成了 AOA結(jié)構(gòu)，而實(shí)施方式9中，形成了 HOH結(jié)構(gòu)；作為其修改，適于將第二絕緣膜形成其中適當(dāng)組合由底 層(A)和頂層(C)構(gòu)成的高介電常數(shù)絕緣膜的AOH結(jié)構(gòu)或HOA
結(jié)構(gòu)。在這種情況下，期望氧化鋁(而不是氧化鉿)位于控制柵極側(cè)。 這是因?yàn)檠趸x易于產(chǎn)生由其高離子性引起氧缺乏導(dǎo)致的工藝 缺陷。相比較，氧化鋁具有較少的缺陷和較小的電荷俘獲和發(fā)射頻率。 另外，由于與電荷存儲(chǔ)層相接觸的層可以實(shí)現(xiàn)部分電荷存儲(chǔ)層的功 能，因此具有大量陷阱的膜可以適用。然而，與控制柵極接觸的層必 須抑制電荷俘獲/發(fā)射。另外，從寫(xiě)入與擦除操作之間平衡的角度考慮，期望氧化鉿和氧化鋁的等效氧化物厚度(EOT)盡可能相近。圖32示出了實(shí)施方式11沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖32中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。在p型硅村底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置例如由厚度7nm的氧化鉿膜128、 厚度3nm的氮氧化硅膜105和厚度3.9nm的氧化鋁膜106形成的疊 層絕緣膜107，作為第二絕緣膜(阻擋絕緣膜)。在第二絕緣膜107上，設(shè)置例如由磷摻雜多晶硅膜形成的控制柵 極108。在控制柵極108上，設(shè)置例如由鴒(W)制成的低阻抗金屬 膜109。由于圖32中所示存儲(chǔ)單元的制造方法為實(shí)施方式1和實(shí)施方式 9適當(dāng)組合中的一種，因此此處略去了詳細(xì)介紹。 (12)實(shí)施方式12圖33示出了實(shí)施方式12沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖33中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式的特征在于，與控制柵極接觸的第二絕緣膜的頂層(c)由氮化硅膜形成，另外，將具有大功函數(shù)的材料采用作控制柵極。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102,作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置例如由厚度4nm的氧化鋁膜104、 厚度3nm的氧化硅膜105和厚度3nm的氮化硅膜113形成的疊層絕 緣膜形式的第二絕緣膜107，作為第二絕緣膜(阻擋絕緣膜)。在第二絕緣膜107上，設(shè)置例如由氮化鎢(WN)形成的控制柵 極116，作為大功函數(shù)的導(dǎo)電材料。在控制柵極116上，設(shè)置例如由 鎢(W)制成的低阻抗金屬膜109?？梢允褂门c實(shí)施方式1相同的修改作為本實(shí)施方式的第一絕緣 膜(隧穿絕緣膜)102、以及電荷存儲(chǔ)層103的修改示例。作為控制柵極的修改示例，可以使用如實(shí)施方式1中所示修改示 例的導(dǎo)電材料，或者功函數(shù)為4.6eV或更大的其它金屬、金屬氮化物、 金屬硅化物。例如，除WN外，控制柵極可以由以下材料形成，包括一種或 多種從Pt、 W、 Ir、 Ru、 Re、 Mo、 Ti、 Ta、 Ni和Co中選取的元素 的材料，包括一種或多種從Pt、 W、 Ti、 Ta、 Ni和Co中選取的元素 的硅化物材料，包括一種或多種從W、 Ti和Ta中選取的元素的碳化 物材料，包括一種或多種從W、 Mo、 Ti和Ta中選取的元素的氮化 物材料，包括Ti的氮硅化物材料，包括一種或多種從Ir和Ru中選 取的元素的氧化物材料，或其化合物或其合成物。例如，控制柵極可以由Pt、 W、 Ir、 Ir02、 Ru、 Ru02、 Re、 TaC、 Mo、 MoNx、 MoSix、 TiN、 TiC、 TiSiN、 TiCN、 Ni、 NixSi、 PtSix、 WC、 WN、 WSix等形成。接著，將介紹圖33的存儲(chǔ)單元的制造方法與實(shí)施方式1不同的
工藝步驟。第一絕緣膜、以及電荷存儲(chǔ)層的形成與實(shí)施方式l相同。在第二絕緣膜的形成工藝中，在氧化硅中間層上，例如，在500°C 至800。C的溫度范圍內(nèi)，通過(guò)使用二氯硅烷(SiH2Cl2)和氨(NH3) 的LPCVD法沉積厚度3nm的氮化硅膜118。接著，例如通過(guò)使用如 W(CO)6和NH3為原料的MOCVD形成厚度10nm的氮化鴒(WN ) 作為控制柵極116。其后，在400。C至600。C的溫度范圍內(nèi)，通過(guò)使用WF6或W(CO)6 為原料氣體的MOCVD法形成厚度近似100nm的鎢制成的低阻抗金 屬膜(字線(xiàn))109。上述制造方法僅是一種示例；如實(shí)施方式l中，可以使用其它制 造方法。關(guān)于用于CVD法的原料，還可以使用其它原料氣體替代。例如， 除使用二氯硅烷(SiH2Cl2)和氨(NH3)的LPCVD法外，氮化硅膜 113可以通過(guò)使用硅烷(SiH4)和氨(NH3)為原料氣體的LPCVD法 形成。另外，還有諸如在400。C至60(TC的溫度范圍內(nèi)使用BTBAS和 氨(NH3)或3DMAS和氨(NH3)的ALD (原子層沉積)法的各種 形成方法。接下來(lái)，對(duì)于Al2(VSi02/Si3N4疊層阻擋膜，研究在電子從控制柵極注入時(shí)(負(fù)柵極電壓)，漏電流比單層氧化鋁膜下降的條件。此處，疊層阻擋膜的漏電流情況是在有效電場(chǎng)Eeff=15MV/cm 下，同時(shí)改變控制柵極的功函數(shù)進(jìn)行評(píng)估的。此處，疊層阻擋膜的 底層(A)的氧化鋁厚度設(shè)置為4nm。圖34繪示出在控制柵極的功函數(shù)為4.75eV時(shí)，與具有相同 EOT (等效氧化物厚度)的氧化鋁單層相比，疊層阻擋膜的漏電流 下降的氮化硅膜和氧化硅膜的厚度區(qū)域。由圖可知，通過(guò)使氮化硅頂層(C )的厚度在2.1至3.6nm的范 圍內(nèi)，無(wú)論Si02中間層(B)的厚度如何，與氧化鋁單層膜相比， 可以獲得降低漏電流的優(yōu)勢(shì)。
圖35示出了在控制柵極的功函數(shù)變化時(shí)，最佳氮化硅膜厚度變 化的范圍如何。由此圖可知，為了通過(guò)疊層阻擋膜獲得漏電流的優(yōu)勢(shì)，必須使 控制柵極的功函數(shù)至少為4.6eV或更大。另外，當(dāng)控制柵極的功函 數(shù)為4.6eV或更大時(shí)，氮化硅膜的最佳厚度范圍表現(xiàn)為，最小厚度 -5.2(x-4.6)+3畫(huà)，最大厚度28(x-4.6)2+3 ( nm )。(13)實(shí)施方式13圖36示出了實(shí)施方式13沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖36中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式的特征在于，與控制柵極接觸的第二絕緣膜頂層(C) 由硅酸鋁(AlSi02)膜形成，另外，將TaN作為具有大功函數(shù)的材料 用于控制柵極。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103,作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，設(shè)置例如由厚度4nm的氧化鋁膜104、 厚度3nm的氧化硅膜105和厚度3nm成分為(Al203)o.5(Si02)o.s的硅酸 鋁膜114形成的疊層絕緣膜形式的第二絕緣膜107,作為第二絕緣膜 (阻擋絕緣膜)。在第二絕緣膜107上，設(shè)置例如由氮化鉭(TaN)形成的控制柵 極115作為具有相對(duì)大功函數(shù)的導(dǎo)電材料。在控制柵極115上，設(shè)置 例如氮化鵠(WN)制成的阻擋金屬116和由鎢(W)制成的低阻抗 金屬膜109。可以使用與實(shí)施方式1相同的修改作為第一絕緣膜(隧 穿絕緣膜)102、以及電荷存儲(chǔ)層103的修改示例。另外，可以使用 實(shí)施方式1和實(shí)施方式12的修改示例中所示的導(dǎo)電材料作為控制柵 極的l務(wù)改示例。
例如，除WN和TaN層外，控制柵極可以由以下材料形成，包 括一種或多種從Pt、 W、 Ir、 Ru、 Re、 Mo、 Ti、 Ta、 Ni和Co中選 取的元素的材料，包括一種或多種從Pt、 W、 Ti、 Ta、 Ni和Co中選 取的元素的硅化物材料，包括一種或多種從W、 Ti和Ta中選取的元 素的碳化物材料，包括一種或多種從W、 Mo、 Ti和Ta中選取的元 素的氮化物材料，包括Ti的氮硅化物材料，包括一種或多種從Ir和 Rii中選取的元素的氧化物材料，或其化合物或其合成物。例如，控制柵極可以由Pt、 W、 Ir、 Ir02、 Ru、 Ru02、 Re、 TaC、 Mo、 MoNx、 MoSix、 TiN、 TiC、 TiSiN、 TiCN、 Ni、 NixSi、 PtSix、 WC、 WN、 WSix等形成。接著，將介紹圖36的存儲(chǔ)單元的制造方法與實(shí)施方式1不同的 工藝步驟。第一絕緣膜、以及電荷存儲(chǔ)層的形成與實(shí)施方式l相同。 對(duì)于第二絕緣膜的形成工藝，向中間層的氧化硅膜上，在200。C 至400。C的溫度范圍內(nèi)，通過(guò)使用例如TMA、 BTBAS和H20的ALD 法沉積厚度近似3nm的硅酸鋁膜114。注意，在此情況下，可以用 3DMAS替代BTBAS。接著，例如通過(guò)使用如Ta(N(CH3)2)5和NH3為原料的MOCVD 法形成厚度10nm的氮化鉭(TaN)作為控制柵極115。通過(guò)使用 W(CO)6和NH3作為原料在其上形成lOnm厚度的氮化鎢(WN )作為 阻擋金屬116。其后，例如在400。C至600。C的溫度范圍內(nèi)，通過(guò)使用WF6或 W(CO)6為原料氣體的MOCVD法形成厚度近似100nm的鎢制成的低 阻抗金屬膜(字線(xiàn))109。注意，上述制造方法僅是一種示例；可以使用其它制造方法。另 外，關(guān)于用于CVD法的原料氣體，還可以使用其它原料氣體。接下來(lái)，對(duì)于Al203/Si02/AlSiO疊層阻擋膜，研究AlSiO的成 分與控制柵極的功函數(shù)之間關(guān)系如何。圖37示出了作為硅酸鋁膜(Ah03)x(Si02)k的成分值x的函數(shù)的
電流-有效電場(chǎng)特性。此情況下，電極功函數(shù)設(shè)置為4.05eV(n+多晶 柵極)?？梢岳斫猓╇娏麟S著成分比x增加(即，隨著硅酸鋁中 八1203成分比的增加)而下降。接著，圖38示出當(dāng)電子從控制柵極注 入到疊層阻擋膜時(shí)(施加負(fù)柵極電壓)，有效電場(chǎng)Eett=15MV/cm下 漏電流(FN隧穿電流)對(duì)柵極功函數(shù)的依賴(lài)。作為比較參考，沿水平軸方向的平行線(xiàn)表示控制柵極為n+多晶 硅，并且與控制柵極接觸的絕緣膜為氧化鋁膜時(shí)的漏電流(FN隧穿 電流)。由此結(jié)果可知，除了硅酸鋁的膜成分極接近Si02時(shí)(成分值x 接近零)，可以通過(guò)提高控制柵極的功函數(shù)與氧化鋁單層膜(n+多晶 柵極)相比可以抑制疊層阻擋膜的漏電流?；趫D38的計(jì)算，圖39示出為了實(shí)現(xiàn)電子從控制柵極注入期間 較比較參照(氧化鋁單層膜，具有n+多柵極)低的漏電流，作為硅酸 鋁成分函數(shù)的控制柵極必須功函數(shù)。在本實(shí)施方式中，可知當(dāng)硅酸鋁的成分為x-0.5時(shí)，控制柵極的 功函數(shù)應(yīng)近似4.3eV或更大。由此，本實(shí)施方式的TaN(功函數(shù)4.5eV ) 滿(mǎn)足此條件。(14)實(shí)施方式14圖40示出了實(shí)施方式14沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖40中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與實(shí)施方式1不同在于以下各點(diǎn)。上述各點(diǎn)中之一在于第二絕緣膜的頂層(A)和底層(C)的氧 化鋁(A1203 )的厚度不同。各點(diǎn)中的其它在于控制柵極的功函數(shù)通 過(guò)將控制柵極從磷摻雜多晶硅替代成氮化鉭(TaN )來(lái)提高。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4)
103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上，例如，設(shè)置由厚度3.9nm的氧化鋁膜104、 厚度3nm的氮氧化硅膜105和厚度1.5nm的氧化鋁膜106構(gòu)成的疊 層絕緣膜107，作為第二絕緣膜(阻擋絕緣膜)。在第二絕緣膜107上，例如，設(shè)置由氮化鉭(TaN)制成的控制 柵極115作為具有相對(duì)大功函數(shù)的導(dǎo)電材料。在控制柵極115上，設(shè) 置例如氮化鵠(WN)制成的阻擋金屬116和由鴒(W)制成的低阻 抗金屬膜109。第一絕緣膜(隧穿絕緣膜)102、以及電荷存儲(chǔ)層103的修改示 例與實(shí)施方式1的相同。例如，除WN和TaN各層外，控制柵極可以由以下材料形成， 包括一種或多種從Pt、 W、 Ir、 Ru、 Re、 Mo、 Ti、 Ta、 Ni和Co中 選取的元素的材料，包括一種或多種從Pt、 W、 Ti、 Ta、 Ni和Co中 選取的元素的硅化物材料，包括一種或多種從W、 Ti和Ta中選取的 元素的碳化物材料，包括一種或多種從W、 Mo、 Ti和Ta中選取的 元素的氮化物材料，包括Ti的氮硅化物材料，包括一種或多種從Ir 和Ru中選取的元素的氧化物材料，或其化合物或其合成物。例如，控制柵極可以由Pt、 W、 Ir、 Ir02、 Ru、 Ru<32、 Re、 TaC、 Mo、 MoNx、 MoSix、 TiN、 TiC、 TiSiN、 TiCN、 Ni、 NixSi、 PtSix、 WC、 WN、 WSL等形成。接著，將介紹圖40存儲(chǔ)單元的制造方法與實(shí)施方式1不同的工 藝步驟。第一絕緣膜、電荷存儲(chǔ)層和第二絕緣膜的形成與實(shí)施方式1相同。在第二絕緣膜的形成工藝中，調(diào)整氧化鋁的第二沉積時(shí)間(或循 環(huán)數(shù)量)，沉積厚度1.5nm厚度的氧化鋁膜。接著，例如，通過(guò)使用 如Ta(N(CH3)2)s為原料的MOCVD法形成厚度10nm的氮化鉭(TaN ) 膜作為控制柵極115。接著，例如，通過(guò)使用W(CO)6和NH3為原料的MOCVD法形
成厚度近似10nm的氮化鎢(WN)作為阻擋金屬。其后，在400。C至600。C的溫度范圍內(nèi)，通過(guò)使用WF6或W(CO)6 為原料氣體的MOCVD法形成厚度近似100nm的鴒制成的低阻抗金 屬膜(字線(xiàn))109。上述制造方法僅是一種示例；與實(shí)施方式l類(lèi)似，可以使用其它 制造方法。(15)實(shí)施方式15圖41示出了實(shí)施方式15沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖41中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1不同在于在電荷存儲(chǔ)層上設(shè)置超 薄界面層。增加電荷存儲(chǔ)層的陷阱密度的效果可以通過(guò)設(shè)置超薄界面 層來(lái)獲得。在p型硅村底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，設(shè)置例如厚度6nm的氮化硅膜(Si3N4) 103，作為電荷存儲(chǔ)層。在電荷存儲(chǔ)層103上設(shè)置由厚度近似0.5nm的超薄界面層141。 在超薄界面層141上，設(shè)置由底層(A)、中間層(B)和頂層(C) 三層形成的第二絕緣膜107作為第二絕緣膜(阻擋絕緣膜)。第二絕 緣層107的底層(A) 104為3.9nm的氧化鋁。另外，第二絕緣層107 的中間層(B) 105為厚度3nm的氧化硅。另外，第二絕緣層107的 頂層(C) 106為厚度3.9nm的氧化鋁。在第二絕緣膜107上，例如，設(shè)置由磷摻雜多晶硅形成的控制柵 極108。在控制柵極108上，例如，設(shè)置鴒(W)制成的低阻抗金屬 膜109。用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存儲(chǔ)層 103、以及控制柵極108可以按照與實(shí)施方式l相同方式《務(wù)改。
接著，將介紹圖41的存儲(chǔ)單元的制造方法與實(shí)施方式1不同的 工藝步驟。執(zhí)行與實(shí)施方式1相同的工藝直至電荷存儲(chǔ)層的形成。接著，按照在200'C至50(TC的溫度范圍內(nèi)將晶片暴露于氧化氣氛的方式在作為電荷存儲(chǔ)層的氮化硅膜的表面上形成超薄氧化硅膜形成的界面層。對(duì)于氧化氣氛，使氧氣或臭氧在反應(yīng)室內(nèi)流動(dòng)用來(lái)在氮化物膜上 形成氧化鋁；晶片表面可以在通過(guò)ALD法形成氧化鋁前在對(duì)氣流持 續(xù)時(shí)間的控制下暴露于氣體。接著，通過(guò)在200。C至400。C的溫度范圍內(nèi)，使用TMA和03或 1120的ALD法形成第二絕緣膜的底層(A) 104的氧化鋁。接著，對(duì)于第二絕緣膜的中間層(B)105，通過(guò)在600。C至800。C 的溫度范圍內(nèi)，使用二氯硅烷(SiH2Cl2)和N20的LPCVD法形成 氧化硅膜。與底層(A)相似，通過(guò)在200'C至400。C的溫度范圍內(nèi)，使用 TMA和03或H20的ALD法形成笫二絕緣膜的頂層(C) 106的氧 化鋁。注意，上述制造方法僅是一種示例，因此，可以使用其它制造方法。例如，電荷存儲(chǔ)層上的超薄界面層可以通過(guò)使用H20取代氧氣 或臭氧形成。另外，第二絕緣膜(阻擋絕緣膜)的氧化氟膜可以通過(guò) 使用其它原材料的ALD方法，或者用取代ALD法的MOCVD法形 成。對(duì)于形成第二絕緣膜以外的工藝步驟，可以使用其它制造方法， 就如實(shí)施方式1。注意，超薄界面氧化膜層可以形成并插在作為電荷存儲(chǔ)層的氮化 硅膜與其上的氧化鋁層之間。這是因?yàn)?，氮化硅膜因氧化鋁層的沉積而被非有意氧化。在界面氧化膜層的厚度近似lnm或更小時(shí)，可以視 作是對(duì)本實(shí)施方式的修改。
(16) 實(shí)施方式16圖42示出了實(shí)施方式16沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖42中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。對(duì)于實(shí)施方式16,除了實(shí)施方式的構(gòu)造外，還將用于反應(yīng)防止 的超薄氮化硅膜142插入第二絕緣膜的上側(cè)氧化鋁層與控制柵極之間。超薄氮化硅膜可以按照與電荷存儲(chǔ)層的氮化硅膜相同的工藝形 成。由于實(shí)施方式16與實(shí)施方式1不同在于插入反應(yīng)防止層，詳細(xì) 介紹在此略去。注意，除了在第二絕緣膜與控制柵極之間插入作為反應(yīng)防止層的 超薄膜的如本實(shí)施方式所示的情況以外，還可以考慮在第二絕緣膜與 電荷存儲(chǔ)層之間插入作為反應(yīng)防止層的超薄膜。(17) 實(shí)施方式17圖43示出了實(shí)施方式17沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖43中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1不同在于電荷存儲(chǔ)層由多個(gè)層形 成。在電荷存儲(chǔ)層由多個(gè)形成時(shí)，改善了 MONOS存儲(chǔ)單元的性能。 這在例如Z. L. Huo、 J. K. Yang、 S. H. Lim、 S. J. Baik、 J. Lee、 J. H. Han、 I. S. Yeo、 U. I. Chung、 J. T. Moon、 B. I. Ryu所著的"Band Engineered Charge Trap Layer for highly Reliable MLC Flash Memory，，8B-l， 2007 Symposium on VLSI Technology( 2007 )中有述。通過(guò)組合本發(fā)明的第二絕緣膜和多個(gè)電荷存儲(chǔ)層，不僅寫(xiě)入/擦 除/數(shù)據(jù)保持的性能改善了 ，還可以降低由多個(gè)層形成的電荷存儲(chǔ)層的 各個(gè)膜的厚度。這是與第二絕緣膜(阻擋絕緣膜)中漏電流的高阻擋 性能相對(duì)應(yīng)的結(jié)果。由于電荷存儲(chǔ)層的厚度減小，MONOS的等效氧 化物厚度整體減小。因此，獲得了降低控制柵極電壓的新效果。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源
極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層110之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。由例如厚度3nm的氮化硅(Si3N4) 201、厚度2nm的HfAlON 膜202和厚度3nm的氮化硅(Si3N4) 203的疊層構(gòu)成的電荷存儲(chǔ)層 103設(shè)置在氧化硅膜102上。在電荷存儲(chǔ)層103上，設(shè)置由底層(A)、中間層(B)和頂層 (C )三層形成的絕緣膜作為第二絕緣膜(阻擋絕緣膜)107。第二絕 緣層107的底層(A) 104為3.9nm的氧化鋁。另外，第二絕緣層107 的中間層(B) 105為厚度3nm的氧化硅。另外，第二絕緣層107的 頂層(C) 106為厚度3.9mn的氧化鋁。在第二絕緣膜107上，例如，設(shè)置由磷摻雜多晶硅形成的控制柵 極108。在控制柵極108上，例如，設(shè)置鴒(W)制成的低阻抗金屬 膜109。用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、電荷存儲(chǔ)層 103、以及控制柵極108可以按照與實(shí)施方式1相同方式〗務(wù)改。接著，將介紹圖41存儲(chǔ)單元的制造方法與實(shí)施方式1不同的工 藝步驟。通過(guò)在600。C至800。C的溫度范圍內(nèi)，使用二氯珪烷(SiH2Cl2) 和NH3的LPCVD法在電荷存儲(chǔ)層的下側(cè)形成氮化硅膜。接著，對(duì)于HfAlON,鋁酸鉿通過(guò)按3:1重復(fù)在200。C至400°C 的溫度范圍內(nèi)使用TMA和H20形成氧化鋁的ALD法和使用 Hf(N(CH3)2)4和H20形成氧化鉿的ALD法的循環(huán)來(lái)形成。之后，在 600'C至80(TC的溫度范圍內(nèi)進(jìn)行退火。接著，與下側(cè)氮化硅膜相似，通過(guò)在600。C至800。C的溫度范圍 內(nèi)使用二氯硅烷(SiH2Ch)和NH;3的LPCVD法形成電荷存儲(chǔ)層的上 側(cè)的氮化硅膜。接著，在200。C至400。C的溫度范圍內(nèi)，通過(guò)使用TMA和03或 HzO的ALD法形成第二絕緣膜的底層(A)的氧化鋁。
接著，對(duì)于第二絕緣膜的中間層(B)，在600。C至800。C的溫 度范圍內(nèi)，通過(guò)使用二氯珪烷(SiH2Cl2)和H30的LPCVD法形成 氧化硅膜。與底層(A)相似，在200。C至400。C的溫度范圍內(nèi)，通過(guò)使用 TMA和03或H20的ALD法形成第二絕緣膜的頂層(C )的氧化鋁。 注意，上述制造方法僅是一種示例，因此，可以使用其它制造方法。例如，對(duì)于ALD法中的前體，可以使用其它原材料。還可以用 ALD法取代LPCVD法。對(duì)于除疊層電荷存儲(chǔ)層和形成第二絕緣膜的 形成以外的工藝步驟，可以使用其它制造方法，就如在實(shí)施方式1中。注意，疊層電荷存儲(chǔ)層不必是三層。例如，疊層電荷存儲(chǔ)層可以 由氮化硅膜(Si3N4)和HfAlON膜的兩層形成。即，疊層電荷存儲(chǔ)層 可以按照去掉頂層或底層中之一的氮化硅膜的構(gòu)造來(lái)形成。這些構(gòu)造 都可視作對(duì)本實(shí)施方式的改進(jìn)。 (18)實(shí)施方式18圖44示出了實(shí)施方式18沿溝道長(zhǎng)度方向存儲(chǔ)單元的截面圖。注 意在圖44中，相同的標(biāo)記用于表示與圖6中相同的部分，其詳細(xì)介 紹在此略去。本實(shí)施方式與前述實(shí)施方式1不同在于電荷存儲(chǔ)層由多晶硅而 非絕緣膜形成。這表示，本發(fā)明能夠獲得不僅是MONOS型存儲(chǔ)器而且還包括 浮置柵極閃存性能改善的效果。在p型硅襯底(包括阱)101的表面上，彼此獨(dú)立地設(shè)置兩個(gè)源 極/漏極擴(kuò)散層110。在源極/漏極擴(kuò)散層IIO之間的溝道區(qū)域上，設(shè)置 例如厚度4nm的氧化硅膜(Si02) 102，作為第一絕緣膜(隧穿絕緣 膜)。在第一絕緣膜102上，例如，設(shè)置厚度20nm的磷摻雜多晶硅作 為電荷存儲(chǔ)層301。在電荷存儲(chǔ)層301上，設(shè)置由底層(A)、中間層(B)和頂層
(C)三層形成的絕緣膜作為第二絕緣膜(阻擋絕緣膜)107。第二絕 緣層107的底層(A) 104為3.9nm的氧化鋁。另外，第二絕緣層107 的中間層(B) 105為厚度3nm的氧化硅。另外，第二絕緣層107的 頂層(C) 106為厚度3.9nm的氧化鋁。在第二絕緣膜107上，例如，設(shè)置由磷摻雜多晶硅形成的控制柵 極108。在控制柵極108上，例如，設(shè)置鵠(W)制成的低阻抗金屬 膜109。用于本實(shí)施方式的第一絕緣膜(隧穿絕緣膜)102、以及控制柵 極108可以按照與實(shí)施方式1相同方式改進(jìn)。接著，將介紹圖44存儲(chǔ)單元的制造方法與實(shí)施方式1不同的工 藝步驟。在550'C至700'C的溫度范圍內(nèi)，通過(guò)使用例如硅烷(SiH4)、 以及磷化氬(PH3)為原料氣體的LPCVD法在形成電荷存儲(chǔ)層的多 晶硅。接著，在200。C至400。C的溫度范圍內(nèi)，通過(guò)使用TMA和03或 H20的ALD法形成第二絕緣膜底層(A)的氧化鋁。接著，對(duì)于第二絕緣膜的中間層(B)，在600。C至800。C的溫 度范圍內(nèi)，通過(guò)使用二氯硅烷(SiH2Cl2)和N20的LPCVD法形成 氧化硅膜。與底層(A)相似，在200。C至400。C的溫度范圍內(nèi)，通過(guò)使用 TMA和03或H20的ALD法形成第二絕緣膜的頂層(C )的氧化鋁。 注意，上述制造方法僅是一種示例，因此，可以使用其它制造方法。例如，用于ALD法中的原材料可以使用其它原材料替代，可以 用ALD法取代LPCVD法。另外，對(duì)于除形成疊層電荷存儲(chǔ)層和第 二絕緣膜以外的工藝，可以使用其它制造方法，就如在實(shí)施方式1中。注意，將單層多晶硅制成的浮置柵極用作本實(shí)施方式的電荷存儲(chǔ) 層；并且除此以外，浮置柵極分為若干片的實(shí)施方式也可以視作是本 實(shí)施方式的修改之一。例如，使用多晶硅(或金屬)點(diǎn)(dot)作為與
該些情況對(duì)應(yīng)的電荷存儲(chǔ)層。(19)其它對(duì)于實(shí)施方式1至18，下面將作補(bǔ)充說(shuō)明。 連續(xù)成分的優(yōu)點(diǎn)使上述實(shí)施方式中第二絕緣膜成為連續(xù)成分的優(yōu)點(diǎn)在于可以通 過(guò)形成連續(xù)成分的第二絕緣膜的底層(A )、中間層(B )和頂層(C ) 降低界面缺陷。注意在某些情況下，依賴(lài)于形成方法缺陷可以存在于 第二絕緣膜的底層(A)、中間層(B)和頂層(C)的界面。由此， 期望可以獲得具有高介電擊穿強(qiáng)度和低漏電流的絕緣膜(例如，參照 K. Iwamoto、 A. Ogawa、 T. Nabatame、 H. Satake和A. Toriumi， "Performance improvement of n畫(huà)MOSFETs with constituent gradient Hf02/Si02 interface", Microelectronic Engineering 80, 202( 2005 ))。增加硅成分的效果由實(shí)驗(yàn)可知，所謂高k絕緣膜(金屬氧化物)，膜中存在大量缺 陷。另外，理論上，根據(jù)鍵限制理論，可知具有大配位數(shù)的絕緣膜具 有較大限制。伴隨而來(lái)的，產(chǎn)生了大量的缺陷(G. Lucovsky、 Y. Wu、 H. Niimi、 V. Misra、 L. C. Phillips, "Bonding constraints and defect formation at interfaces between crystalline silicon and advanced single layer and composite gate dielectrics", Appl. Phys. Lett. 74， 2005 (1999))。高k絕緣膜具有比氧化硅膜系統(tǒng)的絕緣膜更大的平均配 位數(shù)。因此，高k絕緣膜無(wú)法避免的導(dǎo)致了具有大量缺陷的膜。為此，增加第二絕緣膜中間層(B)的硅的成分對(duì)于減少中間層 中缺陷的密度是有效的。界面處氮偏聚的效果當(dāng)閃存單元的柵極疊層結(jié)構(gòu)經(jīng)受高溫加熱處理時(shí)，包括在第二絕 緣膜底層(A)和頂層(C)的高k絕緣膜中的金屬元素?cái)U(kuò)散到中間 層(B)中。另外，反之亦然，包括在中間層(B)中的硅元素?cái)U(kuò)散到 底層(A)和頂層(C)中。由此，各原子具有朝向低濃度區(qū)域擴(kuò)散的趨勢(shì)。通過(guò)增加底層
(A)與中間層(B)之間界面附近和中間層(B)與頂層(C)之間 界面附近的氮濃度，可以形成具有高可控制性的第二絕緣膜，同時(shí)防 止由于制造存儲(chǔ)單元時(shí)的高溫加熱處理導(dǎo)致的相互擴(kuò)散 (inter-diffusion )。當(dāng)Hf包括在底層(A)和頂層(C)中時(shí)，期望進(jìn)行氮分布的沉 積，因?yàn)榕cA1相比，Hf具有更快的擴(kuò)散速度。通過(guò)向底層(A)和頂層(C)引入氮，可以抑制制造存儲(chǔ)單元 時(shí)的高溫加熱處理中金屬元素的擴(kuò)散。另夕卜，在引入的氮為適合的量 時(shí)，可以增加底層(A)和頂層(C)的高k絕緣膜的介電強(qiáng)度，或 者通過(guò)降低缺陷濃度來(lái)抑制低電場(chǎng)區(qū)域中的漏電流。在將硅引入膜中時(shí)，獲得了相同的效果。期望以不明顯降低介電 常數(shù)的程度添加硅。中間層的成分和厚度范圍的確定因素在Al203/SiON/Al203的結(jié)構(gòu)中，當(dāng)?shù)趸枘?Si02)x(Si3N4)h 的成分比x為0.6或更大時(shí)，高電場(chǎng)區(qū)域中的漏電流與人1203單層膜 相比變得更小。原因是，如圖45所示，在與0.6的成分比相比的氧化 膜側(cè)(x較大的一側(cè))，中間層(B)的勢(shì)壘高度比入1203的勢(shì)壘高度 變得更大。對(duì)于中間層(B)的氧化硅膜的最佳厚度范圍，從降低高電場(chǎng)漏 電流的角度看，在膜厚度為近似lnm或更大時(shí)，無(wú)論厚度如何都可以 適用。這是因?yàn)椋谥虚g層(B)中，漏電流會(huì)主要作為FN (Fowler-Nordheim )隧穿電流流動(dòng)，由此漏電流與厚度無(wú)關(guān)。另一方面，從降低低電場(chǎng)漏電流的角度考慮，可以期望較厚的中 間層(B)。注意，特別地，中間層(B)的等效氧化物厚度為1.5nm 或更小時(shí)，失去了中間層(B)對(duì)處于底層(A)和頂層(C)的高k 絕緣膜的低電場(chǎng)漏電流的阻擋效果，因?yàn)榧词乖诘碗妶?chǎng)區(qū)域，隧穿電 流也能通過(guò)中間層(B)流動(dòng)。然而，在中間層(B)制得特別厚時(shí)，閃存單元的等效氧化物厚 度變得極大，并且施加于控制柵極的電壓也變大。因此，期望可以使 中間層(B)的等效Si02厚度為4至5nm或更小。由以上討論可知，中間層(B)的氧化硅膜的最佳厚度范圍在1.5 至5nm的范圍內(nèi)。使用鋁酸鉿(HfAlO)用于底層和頂層的優(yōu)點(diǎn)在于當(dāng)?shù)讓?A)和頂層(C)為Ah03時(shí)，膜中缺陷相對(duì)??；然而 介電常數(shù)的高度有限。另一方面，當(dāng)?shù)讓?A)和頂層(C)為Hf<32 時(shí)，介電常數(shù)高；然而，膜中缺陷相對(duì)大。因此，可以發(fā)現(xiàn)，通過(guò)使用作為兩者的中間的鋁酸鉿優(yōu)化的特性， 根據(jù)閃存需要調(diào)整器件規(guī)格。HfAlO的最佳厚度范圍對(duì)于HfA10/Si02/HfA10結(jié)構(gòu)，與HfAlO單層膜相比，可以獲得 高電場(chǎng)漏電流的優(yōu)勢(shì)。圖46和47示出了從其能夠獲得漏電流優(yōu)勢(shì)的HfAlO的最佳厚 度范圍，其中底層(A)和頂層(C)的HfAlO的成分相等。電荷存儲(chǔ)層上界面層的效果及其最佳厚度可以有一些其中在電荷存儲(chǔ)層上形成了不期望的界面層的情況。 這是因?yàn)?，?dāng)電荷存儲(chǔ)層為氮化硅膜時(shí)，由于通常在氧化氣氛中執(zhí)行 形成，其表面在形成第二絕緣膜的底層(A)時(shí)氧化。該界面層在以適當(dāng)?shù)目煽匦孕纬蓵r(shí)提供了以下效果。其中之一是，通過(guò)形成界面層，可以降低作為第二絕緣膜基層的 氮化硅膜的粗糙度。當(dāng)基層的粗糙度降低時(shí)，可以降低存儲(chǔ)單元的特 性變化。其中的另一個(gè)是，通過(guò)形成界面層，在氮化硅膜與界面層之 間形成了陷阱，使得可以改善作為電荷存儲(chǔ)層的氮化硅膜的功能(例 如，參照E, Suzuki、Y. Hayashi、K. Ishii和T. Tsuchiya， "Traps created at the interface between nitride and oxide on the nitride by thermal oxidation", Appl. Phys. Lett. 42， 608 ( 1983 ))。然而，當(dāng)具有低介電常數(shù)的界面層極厚時(shí)，本發(fā)明的效果下降。 當(dāng)界面層存在時(shí)，其厚度在lnm或更小，期望為0.5nm或更小。反應(yīng)防止層的材料 期望反應(yīng)防止層由氮化硅膜形成。原因在于，氮化硅膜防止了金屬元素和硅擴(kuò)散，其中金屬元素的示例為高k絕緣體中的Hf、 Al。另外，氮化硅可以抑制金屬元素和硅在控制柵極與第二絕緣膜的 頂層(C )之間擴(kuò)散，當(dāng)控制柵極除多晶硅外也是例如FUSI (全硅化 物材料)以及諸如TaN的金屬材料時(shí)。3.應(yīng)用示例本發(fā)明的示例主要可以應(yīng)用于具有電荷存儲(chǔ)層由絕緣膜形成的 存儲(chǔ)單元的非易失性半導(dǎo)體存儲(chǔ)器，其中特別的，可以應(yīng)用于具有 NAND型器件結(jié)構(gòu)的閃存。在本發(fā)明實(shí)施方式中，示出了氮化硅膜作 為電荷存儲(chǔ)層的示例。然而，電荷存儲(chǔ)層不必是氮化硅膜。還可以將 本發(fā)明應(yīng)用于高介電常數(shù)絕緣膜的電荷存儲(chǔ)層的情況。例如，電荷存 儲(chǔ)層可以由包括Hf的絕緣膜形成，可以向其中添加氮。另外，本發(fā) 明可以應(yīng)用于電荷存儲(chǔ)層由高介電常數(shù)絕緣膜和氮化硅膜的疊層膜 或連續(xù)膜形成的情況。另外，電荷存儲(chǔ)層不必是具有特定厚度的絕緣 膜。本發(fā)明還可以應(yīng)用于，例如，"界面陷阱型存儲(chǔ)器"，其使用存在 于隧穿絕緣膜與阻擋絕緣膜之間邊界上的電子俘獲中心取代電荷存 儲(chǔ)層。另外，由于本發(fā)明基本為對(duì)存在于電荷存儲(chǔ)層與控制柵極之間的 阻擋絕緣膜的發(fā)明，可以應(yīng)用本發(fā)明的對(duì)象不必是MONOS型、以及 SONOS型的存儲(chǔ)單元。因此，本發(fā)明中的第二絕緣膜，例如，能夠應(yīng)用為浮置柵極型存 儲(chǔ)單元的多晶間絕緣膜。另外，本發(fā)明中的第二絕緣膜能夠用作納米 點(diǎn)型存儲(chǔ)單元的阻擋絕緣膜。另外，由于本發(fā)明在第二絕緣膜的構(gòu)造方法上具有特性，無(wú)論襯 底中摻雜雜質(zhì)分布的情況如何都可以使用本發(fā)明。因此，例如，本發(fā) 明對(duì)于其中存儲(chǔ)單元具有源極/漏極擴(kuò)散層的D型NAND單元是有效 的?；谙嗤紤]，另外，根據(jù)本發(fā)明示例的疊置柵極結(jié)構(gòu)不必形成
在硅(Si)襯底上。例如，本發(fā)明的疊置柵極結(jié)構(gòu)可以形成在硅襯底 上形成的阱區(qū)上。另外，除了硅襯底，可以使用SiGe襯底、Ge襯底、 SiGeC襯底等，并且本發(fā)明的疊置柵極結(jié)構(gòu)可以形成在這些襯底的阱 區(qū)上。另外，在本發(fā)明的示例中，可以使用其中薄膜半導(dǎo)體形成在絕緣 膜上的SOI (硅覆絕緣體)襯底、SGOI (硅鍺覆絕緣體)村底、GOI (鍺覆絕緣體)襯底等，并且本發(fā)明的疊置柵極結(jié)構(gòu)可以形成在這些 襯底的阱區(qū)上。另外，本發(fā)明的示例介紹了 p型硅襯底(包括阱區(qū))上的n溝 道晶體管的存儲(chǔ)單元疊置柵極結(jié)構(gòu)；然而，n型硅襯底(包括阱區(qū)) 上的p溝道晶體管的存儲(chǔ)單元疊置柵極結(jié)構(gòu)可以替代上述結(jié)構(gòu)。在此 情況下，源極或漏極擴(kuò)散層的導(dǎo)電類(lèi)型為p型。另外，本發(fā)明的示例為與存儲(chǔ)單元中元件技術(shù)相關(guān)的發(fā)明，使得 發(fā)明不依賴(lài)于存儲(chǔ)單元的電路級(jí)的連接方式。因此，除了 NAND型非 易失性半導(dǎo)體存儲(chǔ)器外，本發(fā)明的示例可以寬泛應(yīng)用于NOR型、AND 型和DINOR型的非易失性半導(dǎo)體存儲(chǔ)器，其中將NOR型和NAND 型的優(yōu)勢(shì)融合在一起的2-tr (晶體管)型閃存，以及具有兩個(gè)選擇晶 體管夾著一個(gè)存儲(chǔ)單元的結(jié)構(gòu)的3-tr NAND型。另外，由于本發(fā)明的第二絕緣膜具有對(duì)于高電場(chǎng)區(qū)域和低電場(chǎng)區(qū) 域都降低漏電流的特征，應(yīng)用對(duì)象不必限于非易失性半導(dǎo)體存儲(chǔ)器； 第二絕緣膜可以用作，例如，DRAM電容的絕緣膜、CMOS晶體管 的柵極絕緣膜等。4.其它本發(fā)明的示例可以通過(guò)在不脫離實(shí)質(zhì)的范圍內(nèi)修改各個(gè)構(gòu)成而實(shí)現(xiàn)。另外，根據(jù)本發(fā)明示例的疊置柵極結(jié)構(gòu)不必形成在硅(Si)襯底 上。例如，本發(fā)明的疊置柵極結(jié)構(gòu)可以形成在硅襯底上形成的阱區(qū)上。 另外，除了硅襯底，可以使用SiGe襯底、Ge襯底、SiGeC襯底等， 本發(fā)明的疊置柵極結(jié)構(gòu)可以形成在這些襯底的阱區(qū)上。 另外，在本發(fā)明的示例中，可以使用其中薄膜半導(dǎo)體形成在絕緣膜上的SOI (硅覆絕緣體)襯底、SGOI (硅鍺覆絕緣體)襯底、GOI (鍺覆絕緣體)襯底等，并且本發(fā)明的疊置柵極結(jié)構(gòu)可以形成在這些 襯底的阱區(qū)上。另外，本發(fā)明的示例介紹了 p型硅襯底(包括阱區(qū))上的n溝 道晶體管的存儲(chǔ)單元疊置柵極結(jié)構(gòu)；然而，n型硅襯底(包括阱區(qū)) 上的p溝道晶體管的存儲(chǔ)單元疊置柵極結(jié)構(gòu)可以替代上述結(jié)構(gòu)。在此 情況下，源極或漏極擴(kuò)散層的導(dǎo)電類(lèi)型為p型。其它的優(yōu)點(diǎn)和修改對(duì)于本領(lǐng)域技術(shù)人員而言是容易想到的。因表性實(shí)施方式。、因此':可以在^脫離如所附權(quán)利要求及其等同內(nèi)容所限定的本發(fā)明的總體發(fā)明構(gòu)思實(shí)質(zhì)和范圍的基礎(chǔ)上進(jìn)行各種修改。
權(quán)利要求
1. 一種非易失性半導(dǎo)體存儲(chǔ)器件，包括在半導(dǎo)體襯底上的彼此分開(kāi)的源極/漏極層；在源極/漏極層之間的溝道；在溝道上的第一絕緣膜；在第一絕緣膜上的電荷存儲(chǔ)層；設(shè)置在電荷存儲(chǔ)層上、由多個(gè)層形成的第二絕緣膜；以及在第二絕緣膜上的控制柵極，其中該第二絕緣膜包括設(shè)置在電荷存儲(chǔ)層上方的底層(A)、設(shè)置在控制柵極下方的頂層(C)、以及設(shè)置在底層(A)與頂層(C)之間的中間層(B)，中間層(B)具有比底層(A)和頂層(C)兩者更高的勢(shì)壘高度和更低的介電常數(shù)，以及中間層(B)的平均配位數(shù)比頂層(C)的平均配位數(shù)小，中間層(B)的平均配位數(shù)比底層(A)的平均配位數(shù)小。
2. 根據(jù)權(quán)利要求l所述的器件，其中，中間層(B)由具有平均成分表示為(Si02)x(Si3N4)"(0.755x51)的化學(xué)計(jì)量成分的氧化硅膜和氮氧化硅膜中之一形成。
3. 根據(jù)權(quán)利要求l所述的器件，其中，底層(A)由金屬氧化物、金屬氮氧化物、金屬硅酸鹽、 以及金屬氮化物硅酸鹽中之一形成。
4. 根據(jù)權(quán)利要求l所述的器件，其中，頂層(C)由至少包括典型金屬元素的金屬氧化物、金屬 氮氧化物、金屬硅酸鹽、以及金屬氮化物硅酸鹽中之一形成。
5. 根據(jù)權(quán)利要求l所述的器件，其中，頂層(C )由成分比表示為(Hf02)x(Ah03)Lx ( 01x50.81) 的氧化鋁和鋁酸鉿中之一形成。
6. 根據(jù)權(quán)利要求l所述的器件， 還包括電荷存儲(chǔ)層與底層(A)之間的界面層，該界面層以形成 電荷存儲(chǔ)層和底層(A)中任意一個(gè)的元素的部分或全部為基礎(chǔ)。
7. 根據(jù)權(quán)利要求1所述的器件，還包括頂層(C)與控制柵極之間的反應(yīng)防止層，該反應(yīng)防止層 包括與形成頂層(C)和控制柵極兩者的元素都不同的元素。
8. —種非易失性半導(dǎo)體存儲(chǔ)器件，包括 在半導(dǎo)體襯底上的彼此分開(kāi)的源極/漏極層；在源極/漏極層之間的溝道；在溝道上的第一絕緣膜；在第 一絕緣膜上的電荷存儲(chǔ)層；設(shè)置在電荷存儲(chǔ)層上、由多個(gè)層形成的第二絕緣膜；以及 在第二絕緣膜上的控制柵極，其中該第二絕緣膜包括設(shè)置在電荷存儲(chǔ)層上方的底層(A)、設(shè) 置在控制柵極下方的頂層(C)、以及設(shè)置在底層(A)與頂層(C) 之間的中間層(B)，以及中間層(B)由硅的成分比與底層(A)和頂層(C)兩者相比更 大的氧化物和氮氧化物中之一形成。
9. 根據(jù)權(quán)利要求8所述的器件，其中，中間層(B)由具有平均成分表示為(Si02)x(Si3N4)h(0.75^Sl)的化學(xué)計(jì)量成分的氧化硅膜和氮氧化硅膜中之一形成。
10. 根據(jù)權(quán)利要求8所述的器件，其中，底層(A)由金屬氧化物、金屬氮氧化物、金屬硅酸鹽、 以及金屬氮化物硅酸鹽中之一形成。
11. 根據(jù)權(quán)利要求8所述的器件，其中，頂層(C)由至少包括典型金屬元素的金屬氧化物、金屬 氮氧化物、金屬硅酸鹽、以及金屬氮化物硅酸鹽中之一形成。
12. 根據(jù)權(quán)利要求8所述的器件，其中，頂層(C)由成分比表示為(Hf02)x(Al203)Lx (0^0.81) 的氧化鋁和鋁酸鉿中之一形成。
13. 根據(jù)權(quán)利要求8所述的器件，還包括電荷存儲(chǔ)層與底層(A)之間的界面層，該界面層以形成 電荷存儲(chǔ)層和底層(A)中任意一個(gè)的元素的部分或全部為基礎(chǔ)。
14. 根據(jù)權(quán)利要求8所述的器件，還包括頂層(C)與控制柵極之間的反應(yīng)防止層，該反應(yīng)防止層 包括與形成頂層(C)和控制柵極兩者的元素都不同的元素。
15. —種非易失性半導(dǎo)體存儲(chǔ)器件，包括 在半導(dǎo)體襯底上的彼此分開(kāi)的源極/漏極層；在源極/漏極層之間的溝道； 在溝道上的第一絕緣膜； 在第一絕緣膜上的電荷存儲(chǔ)層； 設(shè)置在電荷存儲(chǔ)層上的第二絕緣膜；以及 在第二絕緣膜上的控制柵極，其中該第二絕緣膜的介電常數(shù)、勢(shì)壘高度和平均配位數(shù)沿厚度方 向連續(xù)改變，以及在第二絕緣膜沿厚度方向的中間部分，介電常數(shù)和平絕配位數(shù)最 小，而勢(shì)壘高度最大。
16. 根據(jù)權(quán)利要求15所述的器件，其中，介電常數(shù)和勢(shì)壘高度達(dá)到極值的中間部分由具有平均成分 表示為(Si02)x(Si3N4)h (0.75SxSl)的化學(xué)計(jì)量成分的氧化硅膜和氮 氧化硅膜中之一形成。
17. 根據(jù)權(quán)利要求15所述的器件，其中，第二絕緣膜下側(cè)界面由金屬氧化物、金屬氮氧化物、金屬 硅酸鹽、以及金屬氮化物硅酸鹽中之一形成。
18. 根據(jù)權(quán)利要求15所述的器件，其中，第二絕緣膜上側(cè)界面由至少包括典型金屬元素的金屬氧化 物、金屬氮氧化物、金屬硅酸鹽、以及金屬氮化物硅酸鹽中之一形成。
19. 根據(jù)權(quán)利要求15所述的器件，其中，第二絕緣膜上側(cè)界面由成分比表示為(Hf02)x(Al203)h(0SxS0.81)的氧化鋁和鋁酸鉿中之一形成。
20. 根據(jù)權(quán)利要求15所述的器件，還包括電荷存儲(chǔ)層與第二絕緣膜之間的界面層，該界面層以形成 電荷存儲(chǔ)層和笫二絕緣膜中任意一個(gè)的元素的部分或全部為基礎(chǔ)。
21. 根據(jù)權(quán)利要求15所述的器件，還包括第二絕緣膜與控制柵極之間的反應(yīng)防止層，該反應(yīng)防止層 包括與形成第二絕緣膜和控制柵極兩者的元素都不同的元素。
22. —種非易失性半導(dǎo)體存儲(chǔ)器件，包括 在半導(dǎo)體襯底上的彼此分開(kāi)的源極/漏極層；在源極/漏極層之間的溝道； 在溝道上的第一絕緣膜； 在第一絕緣膜上的電荷存儲(chǔ)層； 設(shè)置在電荷存儲(chǔ)層上的第二絕緣膜；以及 在第二絕緣膜上的控制柵極，該第二絕緣膜的介電常數(shù)、勢(shì)壘高度和平均配位數(shù)沿厚度方向連 續(xù)改變，介電常數(shù)和平絕配位數(shù)達(dá)到極值的第二絕緣膜沿厚度方向的 中間部分由硅的成分比與該第二絕緣膜的其它部分相比都大的氧化 物和氮氧化物中之一形成。
23. 根據(jù)權(quán)利要求22所述的器件，其中，介電常數(shù)和勢(shì)壘高度達(dá)到極值的中間部分由具有平均成分 表示為(SiO丄(Si3N4)k (0.75SxSl)的化學(xué)計(jì)量成分的氧化硅膜和氮 氧化硅膜中之一形成。
24. 根據(jù)權(quán)利要求22所述的器件，其中，第二絕緣膜下側(cè)界面由金屬氧化物、金屬氮氧化物、金屬 硅酸鹽、以及金屬氮化物硅酸鹽中之一形成。
25. 根據(jù)權(quán)利要求22所述的器件，其中，第二絕緣膜上側(cè)界面由至少包括典型金屬元素的金屬氧化 物、金屬氮氧化物、金屬硅酸鹽、以及金屬氮化物硅酸鹽中之一形成。
26. 根據(jù)權(quán)利要求22所述的器件，其中，第二絕緣膜上側(cè)界面由成分比表示為(Hf02)x(Al203)h(0Sx^).81)的氧化鋁和鋁酸鉿中之一形成。
27. 根據(jù)權(quán)利要求22所述的器件，還包括電荷存儲(chǔ)層與第二絕緣膜之間的界面層，該界面層以形成 電荷存儲(chǔ)層和第二絕緣膜中任意一個(gè)的元素的部分或全部為基礎(chǔ)。
28. 根據(jù)權(quán)利要求22所述的器件，還包括第二絕緣膜與控制柵極之間的反應(yīng)防止層，該反應(yīng)防止層 包括與形成第二絕緣膜和控制柵極兩者的元素都不同的元素。
全文摘要
一種非易失性半導(dǎo)體存儲(chǔ)器件，包括在第一絕緣膜上的電荷存儲(chǔ)層，設(shè)置在電荷存儲(chǔ)層上、由多個(gè)層形成的第二絕緣膜，以及在第二絕緣膜上的控制柵極。該第二絕緣膜包括設(shè)置在電荷存儲(chǔ)層上方的底層(A)、設(shè)置在控制柵極下方的頂層(C)、以及設(shè)置在底層(A)與頂層(C)之間的中間層(B)。中間層(B)具有比底層(A)和頂層(C)兩者更高的勢(shì)壘高度和更低的介電常數(shù)。中間層(B)的平均配位數(shù)比頂層(C)的平均配位數(shù)和底層(A)的平均配位數(shù)都小。
文檔編號(hào)H01L29/51GK101399291SQ200810161780
公開(kāi)日2009年4月1日 申請(qǐng)日期2008年9月26日 優(yōu)先權(quán)日2007年9月26日
發(fā)明者安田直樹(shù) 申請(qǐng)人:株式會(huì)社東芝