專利名稱：包含非易失性存儲單元的集成電路及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于 一種非易失性存儲器，其通過儲存電荷而定義其存儲狀態(tài)。
背景技術(shù)：
非易失性存儲器可具有用以儲存電荷的電荷儲存元件，而儲存的電荷用 以定義該非易失性存儲單元的存儲狀態(tài)。電荷儲存元件可為導電性(浮置柵 極)或介電性(電荷捕獲元件)。不論是導電性或介電性，電荷儲存元件的電荷 儲存能力必須足夠大，以允許快速地且可靠地讀取其存儲狀態(tài)。
浮置柵極一般由摻雜多晶硅構(gòu)成，且為了提供足夠的電荷儲存能力，其
厚度大于或等于100納米的多晶硅并非稀有。但是，當存儲器的寬度減少時，
浮置柵極的厚度/寬度的比值即增大，使得存儲器的制備將較為困難，因此大 厚度的多晶硅為降低存儲器面積的巨大阻礙。此外，隧穿介電層的厚度必須
相當?shù)暮?就二氧化硅而言， 一般厚度大于6納米)，以提供優(yōu)異的儲存時間 給浮置柵極上的高度移動性電荷。
相對地，電荷捕獲存儲器并不需要厚的隧穿介電層，而且電荷捕獲元件 (例如氮化硅層)的厚度一般均小于傳統(tǒng)的浮置柵極的厚度。然而，電荷捕獲 元件的電荷儲存能力一般均小于傳統(tǒng)的浮置柵極的電荷儲存能力。為了增加 電荷儲存能力沐時以"電荷捕獲密度"為判斷基準)，電荷儲存元件的介電材 料可內(nèi)嵌納米管芯，其材料可為鈷、金或其它材料(參見Bhattacharyya等人 的美國專利申請案號11/131,006;申請日為2005年5月17日；2006年11 月23公開，公開號為2006/0261401)。另外，該電荷捕獲元件可包含夾置于 二層氮化硅層間的氧化硅層，以可提供額外的電荷捕獲位置于該氧化硅層與 該氮化硅的界面(參見美國專利US6,936,884B2，公開于2005年8月30曰)。
在浮置柵極存儲器中，電荷儲存能力可通過在浮置柵極內(nèi)提供介電區(qū)而 予以提升(參見Mouli等人的美國專利申請案號11/155,197;申請曰為2005 年6月17日；2006年12月21公開，公開號為2006/0286747)。因此，改善 電荷儲存元件是令人期待的。

發(fā)明內(nèi)容
此一 節(jié)概述本發(fā)明的部分技術(shù)特征。本發(fā)明的其它技術(shù)特征則敘述于下
文中。本發(fā)明的保護范圍由權(quán)利要求予以定義。
本發(fā)明提供一種非易失性存儲器，其通過儲存電荷而定義其存儲狀態(tài)。 在本發(fā)明的若干實施范例中，非易失性存儲器的電荷儲存元件包含電荷
捕獲介電層及導電層(即浮置柵極)。該浮置柵極作為電荷槽，用以提升該電
荷捕獲介電層的電荷儲存能力。因此，該浮置柵極的厚度可予以降低， 一般
而言其厚度介于1至20納米之間是適當?shù)摹Ｔ谌舾蓪嵤┓独?，該非易失性存儲單元?0%至80%的電荷儲存于該 電荷捕獲介電層，而其余的50%至20%的電荷儲存于該浮置柵極。
電荷通過該電荷捕獲介電層旁側(cè)的隧穿介電層而隧穿進入或離開存儲 器。該浮置柵極與該隧穿介電層被該電荷捕獲介電層予以隔離，因此該隧穿 介電層的厚度可予以降低至與已知的電荷捕獲存儲器一樣(例如3納米的二 氧化硅，其它材料也可使用)。
上文已經(jīng)概略地敘述本發(fā)明的技術(shù)特征及優(yōu)點，使下文的本發(fā)明詳細描 述得以獲得優(yōu)選了解。構(gòu)成本發(fā)明的權(quán)利要求的其它技術(shù)特征及優(yōu)點將描述 于下文。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者應(yīng)可了解，下文揭示的概念
與特定實施范例可作為基礎(chǔ)而相當輕易地予以修改或設(shè)計其它結(jié)構(gòu)或工藝 而實現(xiàn)與本發(fā)明相同的目的。本發(fā)明所屬技術(shù)領(lǐng)域中的普通技術(shù)人員應(yīng)可了
解，這類等同的結(jié)構(gòu)并不脫離權(quán)利要求所提出的本發(fā)明的精神和范圍。


圖1例示本發(fā)明若干實施范例的存儲單元的剖示圖； 圖2例示適用于本發(fā)明若干實施范例的電壓產(chǎn)生器的功能方塊圖；以及 圖3及圖4為本發(fā)明若干實施范例的能帶圖。 -主要元件符號說明
110 半導體基板 120 P型溝道區(qū) 130 源極/漏極區(qū)域 140 源極/漏極區(qū)域150 隧穿介電層
160 電荷捕獲介電層
170 浮置4冊極
180 阻擋介電層
190 控制柵才及
210 電壓產(chǎn)生器
具體實施例方式
圖1例示本發(fā)明若干實施范例的存儲單元的垂直剖示圖。該存儲單元的 有源區(qū)域為半導體區(qū)，其為半導體基板110的一部分。該半導體基板110可 為單晶硅或其它適當材料。該有源區(qū)域包含P型溝道區(qū)120及N型源極/漏 極區(qū)域130、 140(P型與N型導電型態(tài)可予以顛倒)。為方便參考，該區(qū)域130 可稱為源極，而該區(qū)域140可稱為漏極。事實上，在若干實施范例中，該區(qū) 域130或140均可作為不同操作模式下的同一存儲單元的源極或漏極。
隧穿介電層150直接形成于該有源區(qū)域上，其位于該溝道區(qū)120上方以 及該源極/漏極區(qū)域130、 140的局部或全部表面上。在若干實施范例中，該 隧穿介電層150由二氧化硅、氮化硅、氧化鈦、上述材料的組合或其它適當 材料構(gòu)成的膜層(參見前面提及的公開號為2006/0261401的美國專利申請 案，該案的全文以引用的方式并入本文中)。 一般而言，厚度為3納米的二 氧化硅層作為該隧穿介電層150是適當?shù)模^厚或較薄的膜層(例如1納 米至6納米)也可使用作為該隧穿介電層150。
電荷捕獲介電層160直接形成于該隧穿介電層150上。在若干實施例中， 該電荷捕獲介電層160為氮化硅層(可為富硅氮化硅層)，其厚度介于4納米 至14納米之間，此一厚度并未予以限定。該電荷捕獲介電層160的其它可 能材料包含氮氧化硅、氮化鉭、氧化鉭、氮化鋁及其它適當材料。在若干實 施例中，當該存儲器單元進行編程(program)操作后，該電荷捕獲介電層160 儲存該存儲器單元的全部電荷的50%至80%。
浮置柵極170直接形成于該電荷捕獲介電層160，且由適當導電材料構(gòu) 成，例如摻雜多晶硅、金屬或?qū)щ姽杌饘佟Ｔ摳≈脰艠O170的厚度至多為 20納米，較薄的厚度(例如1納米)也可使用。在若干實施例中，當該存儲器 單元進行編程操作后，該浮置柵極170儲存20%至50%的電荷。阻擋介電層180直接于該浮置柵極170上。在若千實施范例中，該阻擋 介電層180由二氧化硅、氮化硅、氧化鋁或其它介電材料構(gòu)成。控制柵極190 為形成于該阻擋介電層180上的導電層(金屬層)。
電壓產(chǎn)生器210(參見圖2)可為傳統(tǒng)的電路，其提供Vcg電壓至該控制 柵極l卯、Vsub電壓至該半導體基板110、 Vs電壓至該源極區(qū)域130以及 Vd電壓至該漏極區(qū)域140。該電壓產(chǎn)生器210與該存儲單元可為同一集成電 路的一部分。此外，該電壓產(chǎn)生器210的一部分或全部可為該集成電路的外 部電路。
該存儲單元的操作方式可與已知的浮置柵極存儲單元或電荷捕獲存儲 單元一樣。例如，提供Vcg電壓(IO伏特至13伏特)至該控制柵極190以及 Vsub電壓(接地電位)至該半導體基板110，即可編程(寫入數(shù)據(jù))該存儲單元。 該源極/漏極區(qū)域130、 140被予以浮置。如此，該電荷捕獲介電層160及該 浮置柵極170將變成攜帶負電荷。 一般而言，負電荷(例如導電帶電子或/及 價電帶電子)從該溝道區(qū)120經(jīng)由該隧穿介電層150進入該電荷捕獲介電層 160的導電帶，其中部分電子^皮捕獲于該電荷捕獲介電層160之中，而其它 電子則抵達該浮置柵極170。然而，除非本案權(quán)利要求的定義外，本發(fā)明并 未取決于任何其它特定操作理論。
圖3為本發(fā)明的存儲單元實施編程操作的能帶圖，其假設(shè)該半導體基板 110為單晶硅、該隧穿介電層150為二氧化硅、該電荷捕獲介電層160為氮 化硅、該浮置柵極170為摻雜多晶硅、該阻擋介電層180為氧化鋁、該控制 柵極190為金屬鉭。該半導體基板110的能帶間隙的能量范圍(即價電帶與傳 導帶間的能量)完全落入該隧穿介電層150的能帶間隙的能量范圍。該隧穿 介電層150的能帶間隙的能量范圍包含該電荷捕獲介電層160的能帶間隙的 能量范圍。該電荷捕獲介電層160的能帶間隙的能量范圍包含該浮置柵極 170的能帶間隙的能量范圍。該浮置柵極170的能帶間隙的能量范圍落入該 阻擋介電層180的能帶間隙的能量范圍。該阻擋介電層180的能帶間隙的能 量范圍包含該控制柵極190的費米能級。
該存儲單元可通過提供Vsub電壓(8伏特至11伏特)至該半導體基板 .110,并保持該控制柵極190的電壓為接地電位，以擦除該存儲單元。該源 極/漏極區(qū)域130、 140被予以浮置。如此，該電荷捕獲介電層160及該浮置 柵極170的負電荷將被擦除，其可能通過傳導帶電子或/及價電帶電子隧穿進入該溝道區(qū)120。圖4為本發(fā)明的存儲單元實施抹除操作的能帶圖，其使用 的材料與圖3所示者相同。
該存儲單元可通過提供一電壓差至該源極/漏極區(qū)域130、 140,并驅(qū)動 該控制柵極190至一電壓位準，其介于該存儲單元編程前(unprogrammed state) 的閾值電壓與編程后(programmed state)的閾值電壓，便于讀取該存儲單元。
該存儲單元可使用已知工藝予以制備。在若干實施例中，該半導體基板 IIO內(nèi)有P型井，該隧穿介電層150先形成于該P型井上，再依序形成該電 荷捕獲介電層160、該浮置柵極170、該阻擋介電層180及該控制柵極190。 額外的膜層亦可能形成于該控制柵極l卯的上方。這些膜層的外形可在工藝 的適當階段予以定義。該源極/漏極區(qū)域130、 140再根據(jù)需要予以摻雜。
本發(fā)明并不限于上文揭示的實施范例。在若干實施例中，該存儲單元通 過熱電子注入機制進行編程(寫入數(shù)據(jù))操作。該存儲單元可為多態(tài)存儲單元 (multi-state cell),可能具有數(shù)個浮置柵極及多個電荷捕獲元件。該存儲單元 可為存儲陣列的一部分。浮置柵極存儲器經(jīng)常使用的許多存儲陣列及存儲單 元亦可與本發(fā)明結(jié)合使用。特別而言，本發(fā)明也可使用非平面式存儲單元、 分裂柵存儲單元、NAND、 AND、 NOR及其它存儲陣列。
該隧穿介電層150可包含氮化硅、氮氧化硅或其它具有不同能帶間隙的 多層膜。該電荷捕獲介電層160可由氮化硅以外的其它材料構(gòu)成，且可內(nèi)嵌 納米管芯或使用具有不同能帶間隙的多層膜組合予以實現(xiàn)。本發(fā)明并不局限 于平面式結(jié)構(gòu)。例如，該浮置柵極、該電荷捕獲介電層及該隧穿介電層可形 成為在該半導體基板110內(nèi)凸部(鰭板)的側(cè)壁上的共形(conformal)膜層，或 在該半導體基板110內(nèi)溝槽的側(cè)壁上的共形膜層。
本發(fā)明的若干實施范例包含集成電路，其包含非易失性存儲單元。該非 易失性存儲單元包含半導體區(qū)，提供用以改變該非易失性存儲單元的存儲狀 態(tài)的電荷。該半導體區(qū)可為該半導體基板110、該溝道區(qū)120或該源極/漏極 區(qū)域130、 140。該集成電路亦可包含電荷捕獲介電層(例如該電荷捕獲介電 層160),其捕獲及儲存電荷以定義該非易失性存儲單元的存儲狀態(tài)；隧穿介 電層(例如該隧穿介電層150),其隔離該半導體區(qū)及該電荷捕獲介電層；浮 置柵極，其儲存電荷以定義該非易失性存儲單元的狀態(tài)，該浮置柵極的厚度 至多為20納米，該半導體區(qū)與該浮置柵極被該電荷捕獲介電層及該隧穿介 電層予以隔離。在本發(fā)明的若干實施范例中，該電荷捕獲介電層內(nèi)嵌導體粒子或半導體 粒子。
本發(fā)明的若干實施范例包含集成電路，其包含非易失性存儲單元。該非 易失性存儲單元包含電荷捕獲介電層，其儲存電荷以定義該非易失性存儲單
元的存儲狀態(tài)；以及浮置柵極，其置放于該電荷捕獲介電層上且接觸該電荷
及該浮置柵極的非零電荷予以定義，該非零電荷的至少50%儲存于該電荷捕 獲介電層，且該非零電荷的至少20%儲存于該浮置柵極。
本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點已揭示如上，然而本發(fā)明所屬技術(shù)領(lǐng)域中 的普通技術(shù)人員仍可能基于本發(fā)明的教導及公開的內(nèi)容而作種種不背離本 發(fā)明精神的替換及修飾。因此，本發(fā)明的保護范圍應(yīng)不限于實施范例所揭示 者，而應(yīng)包括各種不背離本發(fā)明的替換及修飾，并為權(quán)利要求所涵蓋。
權(quán)利要求
1. 一種包含非易失性存儲單元的集成電路，包含半導體區(qū)，提供電荷以改變該非易失性存儲單元的狀態(tài)；電荷捕獲介電層，捕獲及儲存電荷以定義該非易失性存儲單元的狀態(tài)；隧穿介電層，隔離該半導體區(qū)及該電荷捕獲介電層；以及浮置柵極，儲存電荷以定義該非易失性存儲單元的狀態(tài)，該浮置柵極的厚度至多為20納米，該半導體區(qū)與該浮置柵極被該電荷捕獲介電層及該隧穿介電層予以隔離。
2. 根據(jù)權(quán)利要求1的包含非易失性存儲單元的集成電路，其中該非易失 性存儲單元具有由儲存于該電荷捕獲介電層及該浮置柵極的非零電荷予以 定義的狀態(tài)，該非零電荷的至少50%儲存于該電荷捕獲介電層，且該非零電 荷的至少20%儲存于該浮置柵極。
3. 根據(jù)權(quán)利要求1的包含非易失性存儲單元的集成電路，另包含 控制柵極，該浮置柵極、該電荷捕獲介電層及該隧穿介電層隔離該控制柵極與該半導體區(qū)；以及阻擋介電層，隔離該浮置4冊極與該控制柵極。
4. 根據(jù)權(quán)利要求1的包含非易失性存儲單元的集成電路，其中該半導體 區(qū)包含該非易失性存儲單元的溝道區(qū)及源/漏極區(qū)域。
5. 根據(jù)權(quán)利要求1的包含非易失性存儲單元的集成電路，其中該電荷捕 獲介電層內(nèi)嵌導體粒子或半導體粒子。
6. 根據(jù)權(quán)利要求1的包含非易失性存儲單元的集成電路，其中該浮置柵 極的厚度至少為1納米。
7. —種包含非易失性存儲單元的集成電路，包含 電荷捕獲介電層，儲存電荷以定義該非易失性存儲單元的狀態(tài)；以及 浮置柵極，置放于該電荷捕獲介電層上且接觸該電荷捕獲介電層； 其中該非易失性存儲單元具有由儲存于該電荷捕獲介電層及該浮置柵極之一非零電荷予以定義的狀態(tài)，該非零電荷的至少50%儲存于該電荷捕獲 介電層，且該非零電荷的至少20%儲存于該浮置柵極。
8. 根據(jù)權(quán)利要求7的包含非易失性存儲單元的集成電路，其另包含 半導體區(qū)，提供電荷以改變該非易失性存儲單元的狀態(tài)；以及隧穿介電層，隔離該半導體區(qū)及該電荷捕獲介電層。
9. 根據(jù)權(quán)利要求8的包含非易失性存儲單元的集成電路，其另包含 控制柵極，該浮置柵極、該電荷捕獲介電層及該隧穿介電層隔離該控制柵極與該半導體區(qū)；以及阻擋介電層，隔離該浮置柵極與該控制柵極。
10. —種集成電路的制備方法，該集成電路包含非易失性存儲單元， 該制備方法包含形成該非易失性存儲單元的隧穿介電層于半導體區(qū)上，該半導體區(qū)提供 該非易失性存儲單元的一部分；形成該非易失性存儲單元的浮置柵極于該電荷捕獲介電層上，該浮置柵 極的厚度至多為20納米。
11. 根據(jù)權(quán)利要求10的集成電路的制備方法，其中該非易失性存儲單 元具有由儲存于該電荷捕獲介電層及該浮置柵極的非零電荷予以定義的狀 態(tài)，該非零電荷的至少50%儲存于該電荷捕獲介電層，且該非零電荷的至少 20%儲存于該浮置柵極。
12. 根據(jù)權(quán)利要求10的集成電路的制備方法，其另包含形成該非易失 性存儲單元的控制柵極于該浮置柵極的上方。
13. 根據(jù)權(quán)利要求10的集成電路的制備方法，其中該浮置柵極的厚度 至少為1納米。
14. 根據(jù)權(quán)利要求13的集成電路的制備方法，其中該浮置柵極由摻雜 多晶硅構(gòu)成。
全文摘要
本發(fā)明公開了一種包含非易失性存儲單元的集成電路及其制備方法。該集成電路包含半導體區(qū)，提供電荷以改變該非易失性存儲單元的狀態(tài)；電荷捕獲介電層，捕獲及儲存電荷以定義該非易失性存儲單元的狀態(tài)；隧穿介電層，隔離該半導體區(qū)及該電荷捕獲介電層；以及浮置柵極，儲存電荷以定義該非易失性存儲單元的狀態(tài)，該浮置柵極的厚度至多為20納米，該半導體區(qū)與該浮置柵極被該電荷捕獲介電層及該隧穿介電層予以隔離。
文檔編號H01L29/66GK101414640SQ20081012904
公開日2009年4月22日 申請日期2008年6月24日 優(yōu)先權(quán)日2007年10月16日
發(fā)明者忠 董, 陳興華, 陳計良 申請人:茂德科技股份有限公司(新加坡子公司)