專利名稱：：與cmos兼容的單層多晶硅非易失性存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及非易失性存儲(chǔ)器(NVM)，并且更具體地，涉及完全與工業(yè)上標(biāo)準(zhǔn)的CMOS工藝兼容而增加極少成本或者不增加額外成本的NVM。
背景技術(shù)：
：NVM現(xiàn)在被廣泛地用于各種應(yīng)用，因?yàn)樗梢詢?chǔ)存信息而無需持續(xù)地施加電能，并且通過施加適當(dāng)?shù)碾妷?，它可以被編程或者重新編?擦除)。這樣的存儲(chǔ)器可以為諸如處理器的邏輯器件提供基本的操作系統(tǒng)或微碼。CMOS器件中的一種NVM~~嵌入式NVM允許生產(chǎn)商所生產(chǎn)的單個(gè)芯片針對各種應(yīng)用被配置，和/或允許單個(gè)器件針對不同應(yīng)用被用戶配置。嵌入式NVM的編程通常是通過從外部源(例如計(jì)算機(jī))下載代碼來進(jìn)行的。然而，很多NVM工藝要求多層多晶硅，而很多常規(guī)的CMOS工藝僅要求單層多晶硅。為了將這種NVM嵌入到CMOS器件中，要求一些額外的處理步驟。這些額外的處理步驟導(dǎo)致增加的處理時(shí)間、較高的制造成本、增加的缺陷可能性，并且從而導(dǎo)致較低的產(chǎn)率。為了解決該問題，在一些電路設(shè)計(jì)中包括管芯(die)上的修復(fù)電路區(qū)來補(bǔ)償降低的器件產(chǎn)率。但是這些修復(fù)電路耗費(fèi)珍貴的管芯面積，進(jìn)一步增加制造成本。目前，已經(jīng)提出了更易與標(biāo)準(zhǔn)的CMOS工藝流程兼容的"單層多晶硅"NVM器件。已經(jīng)提出了幾種不同的單層多晶硅存儲(chǔ)器件。例如，關(guān)于單層多晶硅NVM的更多信息可以在美國專利No.5,990,512和No.6,747,308中找到。NVM技術(shù)將顯著地受益于以使用單個(gè)多晶硅層的優(yōu)勢制造的NVM單元。因?yàn)樗鯪VM單元可以與CMOS工藝兼容，具有顯著優(yōu)勢的改進(jìn)包括但不限于成本降低、周期變短、缺陷減少以及在管芯的給定面積內(nèi)包括更多存儲(chǔ)單元的能力。單個(gè)多晶硅NVM通常用于嵌入式存儲(chǔ)器領(lǐng)域，例如混合模式電路和微控制器中的嵌入式非易失性存儲(chǔ)器領(lǐng)域。然而，單層多晶硅NVM現(xiàn)在仍舊具有待改進(jìn)的缺點(diǎn)。首先，現(xiàn)有的單層多晶硅NVM需要相對高的電壓，例如需要高的耦合阱電壓，來進(jìn)行編程和擦除操作。由于至少兩個(gè)原因，要求高的編程/擦除電壓的這類單層多晶硅NVM單元是不期望的。首先，由于遠(yuǎn)高于所供應(yīng)的電壓Vcc的工作電壓，給具有數(shù)十埃(A)厚度的隧穿氧化物的可靠性提出了挑戰(zhàn)。另外，較高的電壓要求較高的隔離程度(例如場氧化物隔離)，這耗費(fèi)額外的管芯面積。其次，使用電荷轉(zhuǎn)移型電壓來在芯片上產(chǎn)生這樣的高電壓可能是困難的，并且需要額外的高電壓部件(component)和相關(guān)電路。在與NVM的操作相關(guān)聯(lián)的技術(shù)中出現(xiàn)一些其他問題。一些單層多晶硅存儲(chǔ)單元難以被可靠地編程、讀取或擦除，而其他存儲(chǔ)器單元?jiǎng)t在相對少的編程周期數(shù)目后性能下降。由于這些原因，存在對這樣的NVM的需要，所述NVM與CMOS工藝兼容，使用較低的電壓進(jìn)行工作，并且在編程、讀取或擦除操作中更可靠。
發(fā)明內(nèi)容本發(fā)明的一個(gè)方面教導(dǎo)了一種完全與工業(yè)上標(biāo)準(zhǔn)的CMOS工藝(例如半導(dǎo)體制造公司所提供的CMOS工藝)兼容的NVM。在一些情況下，所述NVM是在增加非常少的成本或者不增加額外成本的情況下提供的。與常規(guī)雙層多晶硅浮柵的嵌入式閃存存儲(chǔ)器相比，這在特征豐富的(feature-rich)半導(dǎo)體產(chǎn)品(例如片上系統(tǒng)(SoC)設(shè)計(jì))中提供了顯著的成本優(yōu)勢。此外，對于邏輯、I/O和模擬電路中的晶體管性能沒有影響。因此，可以使用標(biāo)準(zhǔn)的設(shè)計(jì)庫而無需任何修改。這大大地減少了技術(shù)開發(fā)周期和上市時(shí)間。根據(jù)本發(fā)明的一個(gè)方面，提供了一種單層多晶硅非易失性存儲(chǔ)器單元，所述非易失性存儲(chǔ)器單元包括具有編程端子的編程晶體管；具有感測端子的感測晶體管；以及具有擦除端子的擦除晶體管，其中，所述感測晶體管與所述編程晶體管和所述擦除晶體管共享浮柵。所述共享浮柵上的電勢從所述編程端子、所述擦除端子和所述感測端子容性耦合。根據(jù)本發(fā)明的一個(gè)實(shí)施方案，為了進(jìn)一步降低擦除電壓，所述擦除晶體管的柵極區(qū)分別比所述編程晶體管和所述感測晶體管的柵極區(qū)小得多。在本發(fā)明中，所述編程晶體管、所述感測晶體管和所述擦除晶體管可以是PMOSFET，并且所述編程晶體管、所述感測晶體管和所述擦除晶體管中的每一個(gè)駐留在單獨(dú)的NWELL中。此外，所述單層多晶硅非易失性存儲(chǔ)器單元的所述編程晶體管、所述感測晶體管和所述擦除晶體管具有在60-80A范圍的基本上相同的柵極氧化物厚度。根據(jù)本發(fā)明的所述非易失性存儲(chǔ)器單元可以是以單層多晶硅構(gòu)成的。根據(jù)本發(fā)明的另一個(gè)方面，提供了一種單層多晶硅非易失性儲(chǔ)存器件，所述單層多晶硅非易失性儲(chǔ)存器件包括多個(gè)單元，每個(gè)單元包括具有編程端子的編程晶體管；具有感測端子的感測晶體管；以及具有擦除端子的擦除晶體管，其中，所述感測晶體管與所述編程晶體管和所述擦除晶體管共享浮柵。所述共享浮柵上的電勢從所述編程端子、所述擦除端子和所述感測端子容性耦合。根據(jù)本發(fā)明的一個(gè)實(shí)施方案，為了進(jìn)一步降低擦除電壓，所述擦除晶體管的柵極區(qū)分別比所述編程晶體管和所述感測晶體管的柵極區(qū)小得多。在本發(fā)明中，所述編程晶體管、所述感測晶體管和所述擦除晶體管可以是PMOSFET，并且所述編程晶體管、所述感測晶體管和所述擦除晶體管中的每一個(gè)駐留在單獨(dú)的NWELL中。此外，所述單層多晶硅非易失性存儲(chǔ)器單元的所述編程晶體管、所述感測晶體管和所述擦除晶體管具有在60-80A范圍的基本上相同的柵極氧化物厚度。根據(jù)本發(fā)明的所述非易失性存儲(chǔ)器可以是以單層多晶硅構(gòu)成的。所述的單層多晶硅非易失性儲(chǔ)存器件還包括編程機(jī)制；擦除機(jī)制；以及讀取機(jī)制，其中所述編程機(jī)制通過向所述編程端子施加第一電壓來起作用，其中所述第一電壓不高于5V;所述擦除機(jī)制通過向所述擦除端子施加第二電壓來起作用，其中所述第二電壓不高于7V;并且其中所述讀取機(jī)制以無需任何外部高電壓供應(yīng)的方式起作用。在本發(fā)明的一個(gè)實(shí)施方案中，所述編程機(jī)制通過溝道熱電子(CHE)注入起作用，并且所述擦除機(jī)制通過福勒-諾德海姆(FN)隧穿起作用。為了理解獲得本發(fā)明的實(shí)施例的方式，將參照附圖來給出對上面簡述的本發(fā)明的各個(gè)實(shí)施例的更具體的描述。理解這些并非必須按比例繪制的附圖僅僅描繪本發(fā)明的典型實(shí)施例，并且因此不打算被視為限制本發(fā)明的范圍，通過使用附圖，將結(jié)合額外的詳情與細(xì)節(jié)來描述和解釋本發(fā)明，在附圖中圖1是示出根據(jù)本發(fā)明的NVM單元結(jié)構(gòu)的圖；圖2是示出根據(jù)本發(fā)明的NVM單元的主要電容部件的示意圖；圖3是根據(jù)本發(fā)明的NVM單元的簡化頂視布局圖(layout);圖4是根據(jù)本發(fā)明的NVM單元的橫截面視圖；圖5(a)是根據(jù)本發(fā)明的NVM單元的編程元件(element)的橫截面視圖，其示出柵極中的碰撞電離和電子注入；圖5(b)是表示由于碰撞電離而產(chǎn)生的高能電子的能帶圖，所述高能電子可以越過Si02勢壘并且被注入到柵極中；以及圖5(c)是編程操作中典型的電流對電壓坐標(biāo)圖。具體實(shí)施方式在已經(jīng)閱讀前面的說明書后，對于本領(lǐng)域普通技術(shù)人員來講，本發(fā)明的很多變化和修改無疑將變得明顯起來，由此，應(yīng)當(dāng)理解，通過圖示方法所顯示和描述的任何特定的實(shí)施方案決不應(yīng)被視為限制性的。因此，涉及到不同實(shí)施方案的細(xì)節(jié)，不應(yīng)被視為對權(quán)利要求書范圍的限制，所述權(quán)利要求書本身僅僅陳述那些作為本發(fā)明的特征。在以下描述和權(quán)利要求書中，可以使用術(shù)語"耦合"和"連接"及其派生詞。應(yīng)當(dāng)理解，這些術(shù)語不意味著彼此是同義詞。相反，在具體的實(shí)施方案中，"連接"可被用來指兩個(gè)或更多的元件彼此之間直接物理接觸或電接觸。"耦合"可以是指兩個(gè)或更多個(gè)元件直接物理接觸或電接觸，或者指兩個(gè)或更多個(gè)元件不直接相互接觸但仍彼此協(xié)同工作或交互。NVM單元的配置本發(fā)明提供一種能夠嵌入到單層多晶硅CMOSIC中的存儲(chǔ)器器件。在優(yōu)選實(shí)施方案中，PMOS工藝下的P溝道晶體管允許以相對低的電壓實(shí)現(xiàn)編程和擦除，同時(shí)可靠地保持所儲(chǔ)存的電荷。圖1是示出根據(jù)本發(fā)明的NVM單元結(jié)構(gòu)100的圖。該NVM單元包括三個(gè)晶體管，一個(gè)作為擦除元件110，一個(gè)作為感測元件(sensingelement)120，而另一個(gè)作為編程元件130。所有這些元件可以被實(shí)施為一般的MOSFET晶體管，使得該NVM單元完全與工業(yè)上標(biāo)準(zhǔn)的CMOS處理兼容，并且如上面注意到的那樣為了較低的應(yīng)用電壓而優(yōu)選被實(shí)施為PMOSFET晶體管。但是，本發(fā)明并不限于此，并且可以使用任何適當(dāng)?shù)脑?。下面的描述將在PMOSFET的情況下進(jìn)行。如所示出的，每個(gè)PMOSFET具有漏極(圖4中的414、424、434)、柵極(圖4中的411、421、431)和源極(圖4中的412、422、432)，并且它們的柵極多晶硅層被容性耦合以充當(dāng)用于電荷儲(chǔ)存的浮柵(FG)。此外，編程元件130的源極132充當(dāng)編程端子(表示為P端子)，感測元件123的源極122充當(dāng)感測端子(表示為S端子)，而感測元件110的源極和漏極連接在一起充當(dāng)擦除端子(表示為E端子)。本發(fā)明從這樣的配置獲得諸多益處。例如，通過包括單獨(dú)的編程元件、擦除元件和感測元件，可以在性能、功耗和可靠性方面優(yōu)化編程、擦除和讀取操作中的每一種，這將在下面更詳細(xì)地描述。此外，因?yàn)楦袦y晶體管僅與編程和擦除元件共享浮柵，所以可以簡單地使外部感測電路無需任何高電壓供應(yīng)，從而達(dá)到簡單的讀取機(jī)制(mechanism)。僅僅編程和擦除元件需要高電壓(例如，比電壓供應(yīng)Vcc高)。這將使低電壓讀取操作成為可能。圖2示出根據(jù)本發(fā)明的NVM單元的主要電容部件的示意圖。該NVM單元的主要電容組件包括Ce201、Cp202和Cs203，其中擦除電壓ve施加到Ce201，編程電壓Vp施加到CP202，而感測電壓Vs施加到Cs203。根據(jù)本發(fā)明的NVM單元的簡化頂視布局圖和橫截面視圖分別在圖3和圖4中示出?？梢詮乃龈綀D中看到，每個(gè)PMOSFET晶體管駐留在單獨(dú)的NWELL(圖3中的313、323和333;圖4中的413、423和433)中，以在編程、擦除和讀取操作中以逐NWELL為基礎(chǔ)進(jìn)行獨(dú)立的控制，由此改進(jìn)NVM單元的可靠性。擦除元件310、感測元件320和編程元件330使它們的浮柵(多晶硅層311、321和331)耦合。從而共享浮柵上的電勢從編程端子、擦除端子和感測端子容性耦合。這些柵極可以由任何適當(dāng)?shù)牟牧闲纬?，并且?yōu)選地，所有三個(gè)PMOSFET晶體管可以具有相同的柵極氧化物。為了完全與CMOS工藝兼容，柵極氧化物的厚度可以在60-80A的范圍內(nèi)，這是例如在0.13nmCMOS工藝中使用的相同I/0晶體管厚度。因此，在本發(fā)明的NVM的制造中未添加額外的掩模和工藝步驟。如本領(lǐng)域技術(shù)人員將意識(shí)到的，其他厚度也是可能的，取決于不同的工藝和應(yīng)用要求。在圖3中，僅以實(shí)施例的方式，擦除元件被示出為具有O.l(Him的長度和0.20nm的寬度，而編程和感測元件具有0.25pm的相同長度和0.4(Hnn的相同寬度。然而，每個(gè)晶體管的長度和寬度可以被選擇以具有最好的性能，并且還允許比常規(guī)快閃(Flash)技術(shù)更低的編程/擦除電壓。選擇晶體管長度和寬度的規(guī)則是本領(lǐng)域技術(shù)人員己知的，并且在本文中將不予描述。如附圖中所示，編程元件和感測元件可以以基本上對稱的方式設(shè)置。此外，在本發(fā)明的一個(gè)實(shí)施方案中，如圖3中可以看到的，擦除PMOS的柵極氧化區(qū)可以分別比編程PMOS和感測PMOS的柵極氧化區(qū)小得多。這樣做使得針對擦除操作施加的電壓可以被進(jìn)一步減小以適應(yīng)低電壓應(yīng)用，這將在下面描述。下面將參照圖5(a)到5(b)描述根據(jù)本發(fā)明的NVM單元的編程、讀取和擦除操作。在以下描述中，闡述了大量的細(xì)節(jié)。然而，本領(lǐng)域技術(shù)人員將清楚，可以無需這些具體細(xì)節(jié)來實(shí)現(xiàn)本發(fā)明。的確，得益于本公開的本領(lǐng)域技術(shù)人員將意識(shí)到，可以在本發(fā)明的范圍內(nèi)作出本描述和附圖的很多其他變體。編程操作僅作為實(shí)施例，溝道熱電子(CHE)注入機(jī)制是用于NVM單元編程的佳選。參照圖5(a),當(dāng)大的漏極偏置電壓被施加到編程PMOSFET時(shí)，在該溝道中流動(dòng)的少數(shù)載流子空穴在大的橫向場下被加熱到靠近漏極。這導(dǎo)致碰撞電離過程，并且產(chǎn)生電子和空穴對。這些生成的電子和空穴具有很高的能量。電子大多數(shù)聚集在NWELL501(襯底)處，而空穴聚集在漏極503處。當(dāng)氧化物電場利于(favor)電子注入時(shí)，一些具有足夠能量的電子將越過Si/Si02勢壘，并且成為柵電流。該現(xiàn)象在圖5(a)和圖5(b)中示出。典型的漏電流Id、柵電流Ig相對于柵電壓Vg的曲線在圖5(c)中示出。如從圖5(c沖可以看到的，當(dāng)IVgl從OV開始增加時(shí)，Ig和Id兩者均在亞導(dǎo)電閾下增加(如區(qū)段504所示)。當(dāng)IVgl略大于PMOSFET的VT時(shí)，Ig達(dá)到峰值。當(dāng)IVgl進(jìn)一步增加時(shí)，Id將不再顯著增加，因?yàn)榫幊叹w管正工作在飽和區(qū)中(如區(qū)段505所示)。夾斷區(qū)從漏極503移開，并且隨后橫向電場變小。因此，如區(qū)段506所示，Ig隨著IVgl的進(jìn)一步增加而減小。要編程N(yùn)VM單元，在編程PMOSFET的NWELL/源極(例如圖1中的編程端子132)施加在范圍3V-6V中(例如5V)的編程電壓，其中漏極接地。浮柵被容性耦合到一例如為4V的電壓(從而Vgb;1V)。本領(lǐng)域技術(shù)人員將理解，PMOSFET中的CHE編程可以進(jìn)行。編程效率、Ig與Ia的比也較高(>10力。該編程過程是自收斂的。隨著電子被注入浮柵，Vfg変低而Vgb變高。因此，Ig減小并實(shí)現(xiàn)單元編程。預(yù)期該實(shí)施方案中的典型編程時(shí)間為1-20微秒。盡管編程過程被描述為是通過溝道熱電子(CHE)注入機(jī)制來進(jìn)行的，但是本發(fā)明在此方面不受限制。還可以應(yīng)用其他適當(dāng)?shù)臋C(jī)制。例如，帶帶隧穿熱電子注入(Band-to-Band-tunnelinginducedHotElectroninjection,BBHE)、源極側(cè)注入(SourceSideInjection,SSI)和福勒-諾德海姆(Fowler-Nordheim)隧穿(FN)也可以被用于本發(fā)明的編程過程。擦除操作在本發(fā)明的一個(gè)實(shí)施方案中，擦出可以以通過擦除PMOSFET的Fowler-Nordheim(FN)隧穿來進(jìn)行。Fowler-Nordheim隧穿(又被稱為場致發(fā)射)是這樣的過程，在存在高電場的情況下，電子通過該過程隧穿通過勢壘。該量子力學(xué)隧穿過程是針對如高度摻雜半導(dǎo)體的金屬-半導(dǎo)體結(jié)中的那些薄勢壘的重要機(jī)制。要進(jìn)行擦除操作，向擦除PMOSFET的NWELL/擴(kuò)散區(qū)施加在范圍6V到9V(例如7V)的擦除電壓，同時(shí)該NVM單元的所有其他端子接地。如上面所注意到的，因?yàn)椴脸齈MOSFET的柵極氧化區(qū)比編程PMOSFET和感測PMOSFET的柵極氧化區(qū)小得多，所以浮柵電勢保持為接近0V。因此，在擦除PMOSFET中存在大的氧化物電場(~7V)，由此實(shí)現(xiàn)擦除操作。如上面提及的，盡管擦除過程被描述為是通過Fowler-Nordheim隧穿機(jī)制來進(jìn)行的，但是本發(fā)明在此方面不受限。還可以應(yīng)用其他適當(dāng)?shù)臋C(jī)制。例如，帶-帶隧穿熱空穴注入(BBHH)、溝道熱空穴(CHH)注入也可以被用于本發(fā)明的擦除操作。讀取操作感測操作是通過感測PMOSFET來完成的。因?yàn)镻MOSFET的柵極與浮柵連接，因此其柵極電勢由NVM單元的狀態(tài)確定。通過采用如參照圖l-4描述的本發(fā)明的結(jié)構(gòu)，感測機(jī)制可以被大大簡化，并且讀取時(shí)間被減少。當(dāng)NVM單元處于其自然態(tài)時(shí)QFG=0，VFG=Vcc/2。當(dāng)NVM單元被編程(QFG<0)時(shí)，Vro變高，隨后感測PMOSFET的傳導(dǎo)性減小。當(dāng)NVM單元被擦除(QFG>0)吋,Vfg變低，隨后PMOSFET的傳導(dǎo)性增大。由于該簡單的感測機(jī)制，預(yù)期有短的讀取時(shí)間(數(shù)納秒)。同樣，本發(fā)明不限于所描述的感測機(jī)制，其他技術(shù)(例如使用NMOSFET作為感測晶體管，或者使用耗盡型PMOSFET作為感測晶體管)也是可應(yīng)用的。下表(表l)示出工作電壓的實(shí)施例，以幫助理解上面描述的操作機(jī)制。表1<table>tableseeoriginaldocumentpage10</column></row><table>盡管上面是對本發(fā)明具體實(shí)施方案的完整描述，但是可以采取各種修改、變體和替換方案。例如，所引用的電壓電平可以變化以適應(yīng)不同的設(shè)計(jì)規(guī)則(電路尺寸)。這些等同方案和替換方案打算被包括在本發(fā)明的范圍內(nèi)。因此，本發(fā)明的范圍不應(yīng)該被限于所描述的實(shí)施方案，而是應(yīng)該由所附權(quán)利要求書限定。權(quán)利要求1.一種單層多晶硅非易失性存儲(chǔ)器單元，包括具有編程端子的編程晶體管；具有感測端子的感測晶體管；以及具有擦除端子的擦除晶體管，其中，所述感測晶體管與所述編程晶體管和所述擦除晶體管共享浮柵。2.如權(quán)利要求1所述的單層多晶硅非易失性存儲(chǔ)器單元，其中所述擦除晶體管的柵極區(qū)分別比所述編程晶體管和所述感測晶體管的柵極區(qū)小得多。3.如權(quán)利要求1所述的單層多晶硅非易失性存儲(chǔ)器單元，其中所述編程晶體管、所述感測晶體管和所述擦除晶體管是PMOSFET。4.如權(quán)利要求1所述的單層多晶硅非易失性存儲(chǔ)器單元，其中所述編程晶體管、所述感測晶體管和所述擦除晶體管中的每一個(gè)駐留在單獨(dú)的NWELL中。5.如權(quán)利要求1所述的單層多晶硅非易失性存儲(chǔ)器單元，其中所述編程晶體管、所述感測晶體管和所述擦除晶體管具有在60-80A范圍的基本上相同的柵極氧化物厚度。6.如權(quán)利要求1所述的單層多晶硅非易失性存儲(chǔ)器單元，其中所述共享浮柵上的電勢從所述編程端子、所述擦除端子和所述感測端子容性耦合。7.如權(quán)利要求1所述的單層多晶硅非易失性存儲(chǔ)器單元，其中所述單層多晶硅非易失性存儲(chǔ)器單元是以單層多晶硅構(gòu)成的。8.—種單層多晶硅非易失性儲(chǔ)存器件，包括多個(gè)單元，每個(gè)單元包括具有編程端子的編程晶體管；具有感測端子的感測晶體管；以及具有擦除端子的擦除晶體管，其中，所述感測晶體管與所述編程晶體管和所述擦除晶體管共享浮柵。9.如權(quán)利要求8所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述擦除晶體管的柵極區(qū)分別比所述編程晶體管和所述感測晶體管的柵極區(qū)小得多。10.如權(quán)利要求8所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述編程晶體管、所述感測晶體管和所述擦除晶體管是PMOSFET。11.如權(quán)利要求8所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述編程晶體管、所述感測晶體管和所述擦除晶體管中的每一個(gè)駐留在單獨(dú)的NWELL中。12.如權(quán)利要求8所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述編程晶體管、所述感測晶體管和所述擦除晶體管具有在60-80A范圍的基本上相同的柵極氧化物厚度。13.如權(quán)利要求8所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述共享浮柵上的電勢容性耦合到所述編程端子、所述擦除端子和所述感測端子容性耦合。14.如權(quán)利要求8所述的單層多晶硅非易失性儲(chǔ)存器件，其中每個(gè)所述單元是以單層多晶硅構(gòu)成的。15.如權(quán)利要求8所述的單層多晶硅非易失性儲(chǔ)存器件，還包括編程機(jī)制；擦除機(jī)制；以及讀取機(jī)制。16.如權(quán)利要求15所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述編程機(jī)制通過向所述編程端子施加第一電壓來起作用，其中所述第一電壓不高于5V。17.如權(quán)利要求15所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述擦除機(jī)制通過向所述擦除端子施加第二電壓來起作用，其中所述第二電壓不高于7V。18.如權(quán)利要求15所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述讀取機(jī)制以無需任何外部高電壓供應(yīng)的方式起作用。19.如權(quán)利要求15所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述編程機(jī)制通過溝道熱電子注入起作用。20.如權(quán)利要求15所述的單層多晶硅非易失性儲(chǔ)存器件，其中所述擦除機(jī)制通過福勒-諾德海姆隧穿起作用。全文摘要本發(fā)明涉及與CMOS兼容的單層多晶硅非易失性存儲(chǔ)器。具體地，本發(fā)明教導(dǎo)一種單層多晶硅非易失性存儲(chǔ)器單元，該單層多晶硅非易失性存儲(chǔ)器單元與CMOS工藝兼容，使用較低電壓進(jìn)行工作，并且在編程、讀取或擦除操作中更可靠。根據(jù)本發(fā)明的該單層多晶硅非易失性存儲(chǔ)器單元包括具有編程端子的編程晶體管；具有感測端子的感測晶體管；以及具有擦除端子的擦除晶體管，其中，所述感測晶體管與所述編程晶體管和所述擦除晶體管共享浮柵。通過采用本發(fā)明，與常規(guī)雙層多晶硅浮柵的嵌入式閃存存儲(chǔ)器相比，在特征豐富的半導(dǎo)體產(chǎn)品中提供了顯著的成本優(yōu)勢。文檔編號(hào)H01L27/115GK101329913SQ20081012701公開日2008年12月24日申請日期2008年6月18日優(yōu)先權(quán)日2007年6月18日發(fā)明者周顯峰,迪李申請人:隆智半導(dǎo)體公司