專利名稱：用于半導(dǎo)體載體的低歐姆襯底通孔互連的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及利用導(dǎo)電連接對半導(dǎo)體晶片結(jié)構(gòu)的前表面和相反的背表面進行 互連的領(lǐng)域。半導(dǎo)體技術(shù)的發(fā)展已經(jīng)實現(xiàn)了高部件集成密度，從而當(dāng)前能夠在一個 小的半導(dǎo)體芯片中形成多個電部件。集成部件的高密度常常對與至少一些集成部件進行外部接觸提出挑戰(zhàn)。因此開發(fā)了晶片通孔互連(TWI)，其中， 可以利用半導(dǎo)體電路載體正面和相反的背面之間延伸的連接部使高度集成 芯片的至少一些部件發(fā)生接觸。因此，為了接觸部件，不僅可以利用設(shè)置 于電路載體的前表面的二維平面之內(nèi)的導(dǎo)體路徑，而且可以利用穿過電路載體襯底延伸的連接部。這樣做有如下優(yōu)點為了從外部接觸部件，還可 以利用第三維，從而可以在小而緊湊的構(gòu)造中制造高度集成的芯片。US 6365513公開了一種在半導(dǎo)體襯底之內(nèi)形成通孔的方法。為此，在襯底中形成有底的過孔，然后至少在過孔的側(cè)壁上形成導(dǎo)體層。之后，通過去除與形成過孔的襯底的一部分相反的襯底的另一部分來減薄襯底，從 而暴露導(dǎo)體層。US 2005/0121768 Al公開了一種載體結(jié)構(gòu)和一種用于制造具有通孔的 載體結(jié)構(gòu)的方法。每個通孔都具有導(dǎo)電結(jié)構(gòu)，該導(dǎo)電結(jié)構(gòu)的有效熱膨脹系 數(shù)小于或緊密地匹配于襯底的熱膨脹系數(shù)。該導(dǎo)電結(jié)構(gòu)的有效彈性模量值 小于或緊密地匹配于襯底的有效彈性模量值。該導(dǎo)電結(jié)構(gòu)可以包括其中同 心地設(shè)置有不同材料的同心過孔填充區(qū)域、被導(dǎo)電材料環(huán)孔包圍的襯底材 料核心、被導(dǎo)電材料環(huán)孔包圍的熱膨脹系數(shù)(CTE)匹配的不導(dǎo)電材料核心、 具有低CTE的內(nèi)部空洞的導(dǎo)電過孔、或填滿的導(dǎo)電合成材料，例如已經(jīng)燒 結(jié)或熔融的金屬-陶瓷漿料?？赡苄枰獮榘雽?dǎo)體載體提供額外的襯底通孔互連，以在半導(dǎo)體襯底的 前表面和背表面之間提供低歐姆連接。這一需求可以通過如獨立權(quán)利要求所述的一種半導(dǎo)體載體結(jié)構(gòu)、 一種 檢測裝置和一種方法來滿足。根據(jù)本發(fā)明的第一方面，該半導(dǎo)體載體結(jié)構(gòu)包括具有前表面和相反 的背表面的半導(dǎo)體襯底；在所述前表面和所述背表面之間延伸的第一連接部，其中所述第一連接包括用電阻率低于多晶硅的低歐姆材料填充的通孔， 以及在所述前表面和所述背表面之間延伸的第二連接部。由此，所述第一 連接部和所述第二連接部由所述半導(dǎo)體襯底的至少一部分在空間上彼此隔 開，所述前表面設(shè)有集成電路布置，且所述第一連接電耦合到集成電路布 置的至少一個節(jié)點而不穿透所述集成電路布置。本發(fā)明的這一方面基于如下構(gòu)思延伸于半導(dǎo)體襯底兩個表面之間的 低歐姆第一連接部可以通過向通孔中填入低歐姆材料來實現(xiàn)。該低歐姆材 料可以是與半導(dǎo)體制造方法兼容的任何材料，例如金屬膠，且其電阻率低 于多晶硅的電阻率。典型地，多晶硅的電阻率值在0.6mQcm和1.5mQcm 之間。將第一連接部形成為靠著或鄰接分配給集成電路布置的半導(dǎo)體層。 例如，可以將前表面和背表面之間的低歐姆互連用于射頻(RF)和大功率應(yīng)用。在兩種應(yīng)用中都必須為大電流提供良好而可靠的接地和/或提供低電阻信號通道。必須強調(diào)的是，根據(jù)本發(fā)明的這個方面，利用低歐姆材料填充通孔的 流程是在半導(dǎo)體襯底的前側(cè)上制造集成電路，特別是CMOS電路之后執(zhí)行的。 這意味著，在利用所謂的前端工藝完成集成電路的形成之后，開始所謂的 后端工藝中的通孔填充流程。典型地，在完成集成電路的形成之后立即用 保護層保護集成電路。這具有可以使用任何低歐姆材料的優(yōu)點。具體而言, 該低歐姆材料也可以是通常不和集成電路制造工藝兼容的材料。 優(yōu)選地，該半導(dǎo)體襯底為半導(dǎo)體物理學(xué)中廣泛使用的硅襯底。 通孔可以是具有不同形狀和體積的任何種類的通道。 導(dǎo)電連接之內(nèi)的金屬材料可以與地相連或與任何其他參考或電源電壓 電平相連。因此，所述的晶片通孔互連(TWI)可以實現(xiàn)提供參考電壓的導(dǎo) 體路徑長度的減小。所述的半導(dǎo)體載體還具有如下優(yōu)點可以在非常早的工藝階段，當(dāng)尚未將相應(yīng)的晶片分為多個個體載體時形成互連。因此，可以在一個晶片制 造工藝之內(nèi)同時形成多個不同電路載體內(nèi)的所有或至少一些互連。這樣做 的優(yōu)點是可以顯著降低制造每個個體載體的成本。根據(jù)本發(fā)明的實施例，所述低歐姆材料為金屬材料。優(yōu)選地，可以采 用諸如銅、鴇、鋁等金屬。根據(jù)本發(fā)明的另一實施例，可以通過替代先前的非金屬填充材料獲得 填充于所述通孔中的所述低歐姆材料。因此，可以將導(dǎo)電或不導(dǎo)電材料用 作先前的非金屬填充材料。優(yōu)選地，先前的非金屬填充材料和襯底材料具有類似的熱膨脹系數(shù)。 典型地，該非金屬填充材料比低歐姆材料具有更高的電阻率。利用先前或中間非金屬填充材料，可以在尚未向襯底中插入低歐姆材料的工藝階段中在前表面上形成CMOS電路布置。這可以允許使用通常的 CMOS工藝而無需維持特殊的工藝參數(shù)，對于半導(dǎo)體襯底中結(jié)合有低歐姆材 料的結(jié)構(gòu)而言這些特殊的工藝參數(shù)將是必需的。由于低歐姆材料和硅襯底 的熱膨脹系數(shù)完全不同，這種特殊條件例如可能是必需的。根據(jù)本發(fā)明的另一實施例，先前的非金屬填充材料為多晶硅。多晶硅 與硅襯底相比，通常具有類似的熱性質(zhì)和機械性質(zhì)?？梢岳猛ǔ９?半導(dǎo)體制造工藝，無需考慮硅襯底中插入有多晶硅的襯底的特殊性質(zhì)，在 前表面上形成電子電路布置。必須指出，還可以不替換所有多晶硅互連，而是用低歐姆材料僅替換 一些多晶硅插入物。這可以獲得這樣的結(jié)構(gòu)，其具有至少一個填充有低歐 姆材料的導(dǎo)電連接部和至少一個填充有多晶硅的導(dǎo)電連接部。還必須指出，可以僅部分地替換一個間隙之內(nèi)的多晶硅材料。根據(jù)本發(fā)明的另一實施例，所述第一連接部呈現(xiàn)為第一間隙的形狀。 這樣做的優(yōu)點是，可以利用公知的使用適當(dāng)掩模部分去除襯底材料的技術(shù) 容易地形成通孔。在該語境中，術(shù)語"間隙"還包括兩個元件之間或單個材料之內(nèi)的空 間不是空的，而是填充了分別與兩個元件材料或單個材料不同的材料的結(jié) 構(gòu)。還要指出，可以將間隙形成不同形狀。在這點上，僅需要每個間隙在前表面和背表面之間提供連續(xù)的開口或通路。優(yōu)選地，第一間隙垂直于前 表面延伸。可以使用不同種類的燒蝕技術(shù)來產(chǎn)生基本垂直于前表面延伸的 間隙。在這方面必須指出，在半導(dǎo)體制造工藝中，可以利用各種技術(shù)形成間 隙。例如，從溝槽或盲孔開始，可以利用減薄流程形成間隙。由此，去除 半導(dǎo)體材料直到前表面和背表面之間的通路被打開為止。優(yōu)選地，間隙不呈現(xiàn)出傾斜或至少呈現(xiàn)出非常小的傾斜，其中間隙厚 度在接近背表面時僅變得稍微小些。這可以通過深度反應(yīng)離子蝕刻工藝，例如優(yōu)化的所謂玻什法(Bosch process)來實現(xiàn)。在玻什法中，反復(fù)執(zhí)行 包括第一蝕刻流程和第二鈍化流程的工藝序列。根據(jù)本發(fā)明的另 一 實施例，所述第 一 間隙為第 一 獨立 (self-contained)結(jié)構(gòu)。這樣做的優(yōu)點是第一連接部表現(xiàn)為機械方面非 常穩(wěn)定的結(jié)構(gòu)?？梢酝ㄟ^襯底材料和間隙中填充的低歐姆材料之間的緊密 且牢固的連接來補償熱膨脹的差異。根據(jù)本發(fā)明的另一實施例，所述第一獨立結(jié)構(gòu)呈現(xiàn)為具有預(yù)定壁厚的 第一圓筒環(huán)形狀。由此可以形成從機械角度來看非常耐久的高度對稱結(jié)構(gòu)。根據(jù)本發(fā)明的另一實施例，所述第二連接部呈現(xiàn)為具有第二間隙的形 狀的第二獨立結(jié)構(gòu)。而且，可以利用采用適當(dāng)掩模部分去除襯底材料的已 知技術(shù)來形成第二間隙。必須提出的是，也可以將第二連接部形成為各種不同形狀。在這點上 可以將不同形狀這一術(shù)語理解為在前表面和背表面之間端到端延伸的通孔 的所有可能設(shè)計。優(yōu)選地，第二間隙也從前表面垂直地延伸。根據(jù)本發(fā)明的另一實施例，所述第二獨立結(jié)構(gòu)呈現(xiàn)為具有預(yù)定壁厚的 第二圓筒環(huán)形狀。這意味著，該第二連接部也呈現(xiàn)為機械方面很耐久的高 度對稱結(jié)構(gòu)。根據(jù)本發(fā)明的另一實施例，第二間隙圍繞第一連接部。這樣做的優(yōu)點 在于，包括第一和第二連接部二者的該結(jié)構(gòu)可以是高度對稱的且機械方面 很穩(wěn)定的布置。必須指出，該半導(dǎo)體載體還包括第三連接，其中第三間隙圍繞第二間 隙。當(dāng)然，包括四個甚至更多連接的多個連接也是可能的，其中更高次的連接圍繞較低次的連接。
根據(jù)本發(fā)明的另一實施例，第二間隙填充有電絕緣材料。這樣做的優(yōu) 點在于，前表面和背表面之間的第二連接部提供了導(dǎo)電的第一連接部和圍 繞第二間隙的外部半導(dǎo)體襯底之間的有效而可靠的絕緣。
根據(jù)本發(fā)明的另一實施例，所述第一連接部的側(cè)壁和/或所述第二連接
部的側(cè)壁包括絕緣涂層。該絕緣涂層例如為Si02?？梢允褂糜糜谥圃爝@種
層的公知氧化技術(shù)和/或鈍化技術(shù)。
必須指出，具體而言，當(dāng)?shù)诙g隙圍繞第一連接部時，且當(dāng)?shù)诙g隙 填充有絕緣材料時，如果第二間隙的側(cè)壁擁有絕緣涂層，則可以顯著改善 第二間隙的絕緣性質(zhì)。這可以實現(xiàn)導(dǎo)電的第一連接部和圍繞第二間隙的襯 底之間更好的絕緣。
根據(jù)本發(fā)明的另一實施例，在所述前表面和所述集成電路布置之間形 成由所述導(dǎo)電連接部穿透的絕緣層。這樣做的優(yōu)點在于，可以在絕緣層上
提供任何種類的半導(dǎo)體電路布置。由此，TWI可以選擇性地向半導(dǎo)體載體結(jié) 構(gòu)上的預(yù)定位置提供低歐姆導(dǎo)電連接，其可由形成于半導(dǎo)體襯底前表面上 的半導(dǎo)體電路布置加以連接。
根據(jù)本發(fā)明的另一實施例，該半導(dǎo)體載體結(jié)構(gòu)還包括前表面和背表面 之間延伸的另一第一連接部以及所述前表面和背表面之間延伸的另一第二 連接部，其中該另一第一連接部包括另一通孔。由此，所述另一第一連接 部和所述另一第二連接部在空間上由所述半導(dǎo)體襯底的至少一部分彼此隔 開，且所述另一第一連接部電耦合到集成電路布置的至少一個節(jié)點而不穿 透所述集成電路布置。
而且可以用不同的方式形成另一第一和另一第二連接部。具體而言， 可以以分別與第一和第二連接部相同的方式形成這些連接部。因此，上述 涉及第一和第二連接部的實施例也涉及到另一連接部。
根據(jù)本發(fā)明的另一實施例，所述另一通孔填充有非金屬導(dǎo)電材料，具 體而言為導(dǎo)電多晶硅。這意味著，半導(dǎo)體載體結(jié)構(gòu)可以包括低歐姆材料互 連和多晶硅互連的組合。這樣做的優(yōu)點在于，所述半導(dǎo)體載體結(jié)構(gòu)可以用 于各種不同應(yīng)用，其中電子電路的一些接觸元件受益于多晶硅互連，其中， 電子電路的其他接觸元件受益于低歐姆互連?？梢岳美缗?、砷、鋁、磷等對多晶硅進行適當(dāng)摻雜來調(diào)節(jié)多晶硅 的導(dǎo)電性。
根據(jù)本發(fā)明的另一方面，提供了一種用于檢測電磁輻射，尤其用于檢
測x射線的檢測裝置。該檢測裝置包括根據(jù)上述任一實施例的至少一個半
導(dǎo)體載休結(jié)構(gòu)。優(yōu)選地，該檢測裝置為傳感器陣列，其中該集成電路布置 表示檢測器元件。
優(yōu)選地，該檢測裝置包括多個導(dǎo)電的第一連接部，每個都被對應(yīng)的 電絕緣第二連接部包圍；以及多個設(shè)置成二維陣列的光學(xué)元件，其中每個 光學(xué)元件與一個第一連接部耦合。這樣做的優(yōu)點在于，可以非常有效地制 造二維傳感器和二維顯示器，由此使每個光學(xué)元件都彼此電絕緣。
此外，可以相對于光學(xué)陣列減小光學(xué)非有效面積的比例，在光學(xué)陣列 中，利用設(shè)置在與光學(xué)元件相同的襯底一側(cè)的導(dǎo)體路徑連接光學(xué)元件。
必須指出，還可以形成多個導(dǎo)電連接部以接觸除光學(xué)元件之外的電元 件。前表面和背表面之間延伸的導(dǎo)電連接部表示設(shè)置在第三維中的電連接 部。因此，可以在半導(dǎo)體載體上較小的區(qū)域之內(nèi)設(shè)置電元件。對于所謂的 堆疊部件而言這可能尤其有利，在這種部件中，至少一個電部件被直接設(shè) 置到另一個電部件上。
優(yōu)選地，該光學(xué)元件為CMOS光學(xué)元件。
根據(jù)本發(fā)明的另一方面，提供了一種制造半導(dǎo)體載體結(jié)構(gòu)的方法，該 載體結(jié)構(gòu)包括在半導(dǎo)體襯底的前表面和背表面之間延伸的第一連接部和第 二連接部。該方法包括如下步驟(a)從所述前表面開始在所述半導(dǎo)體襯 底中形成第一溝槽和第二溝槽，其中每個溝槽都具有預(yù)定的最小深度，且 兩個溝槽都在空間上由半導(dǎo)體襯底的至少一部分彼此隔開，(b)利用非金 屬填充材料填充所述第一溝槽和所述第二溝槽，(c)在前表面上形成集成 電路布置，以及(d)從所述背表面開始減薄所述半導(dǎo)體襯底，使得已填充 溝槽的背面前端不被覆蓋，且第一溝槽代表第一連接部，第二溝槽代表第 二連接部。該方法還包括如下步驟(e)至少部分地從所述第一溝槽去除 所述非金屬填充材料，以及(f)利用電阻率低于多晶硅的低歐姆材料填充 第一溝槽，使得第一連接部電耦合到集成電路布置的至少一個節(jié)點而不穿 透所述集成電路布置。本發(fā)明的這一方面基于如下構(gòu)思可以使用電阻率低于多晶硅的低歐 姆材料來提供低歐姆互連。由于低歐姆材料和第二溝槽中填充的任何其他 材料彼此分開，兩種材料之間的不同熱膨脹性質(zhì)可能不會有害，因為兩種 材料都嵌入于代表或多或少的剛性結(jié)構(gòu)的半導(dǎo)體襯底中。因此，襯底應(yīng)該 能夠在熱特性方面補償這種差異。
在減薄已填充溝槽之后，可以將已填充溝槽更好地表示為間隙。間隙 在所述前表面和所述背表面之間延伸。從半導(dǎo)體襯底的背側(cè)開始執(zhí)行非金 屬填充材料的去除和第一溝槽的填充。因此，在被分配給所謂的后端處理 的工藝步驟中進行低歐姆材料對非金屬填充材料的替代。
該低歐姆材料可以是與半導(dǎo)體制造工藝兼容的任何材料，例如金屬膠。 然而，低歐姆材料不一定要與在前表面形成集成電路布置的工藝兼容。因
此，該集成電路布置可以包括CMOS部件，CMOS部件的形成通常對各種不同 低歐姆材料非常敏感。換言之，在對應(yīng)的CMOS工藝中，無需對低歐姆材料 進行特別留意，低歐姆材料是在形成CMOS電路之后填充到第一溝槽中的。 因此，可以使用CMOS工藝的最佳工藝參數(shù)，以在前表面上制造CMOS電路。
優(yōu)選地，CMOS電路布置的最低金屬層將接觸導(dǎo)電的第一連接部。
根據(jù)本發(fā)明的實施例，所述非金屬填充材料為導(dǎo)電多晶硅。如上文已 經(jīng)指出的，多晶硅通常與硅襯底具有類似的熱和機械性質(zhì)。因此，可以利 用普通且公知的半導(dǎo)體制造工藝，無需考慮硅襯底中插入有多晶硅的襯底 的特殊性質(zhì)，在前表面上形成電子電路布置。
根據(jù)本發(fā)明的另一實施例，所述低歐姆材料為金屬材料。優(yōu)選的金屬 例如為銅、鎢、鋁等。
根據(jù)本發(fā)明的另一實施例，在利用低歐姆材料填充第一溝槽之前，該 方法還包括為第一溝槽的至少一個內(nèi)壁提供絕緣涂層的步驟。優(yōu)選地，在 從第一溝槽去除非金屬填充材料的步驟之后執(zhí)行該步驟。該絕緣涂層例如 可以是例如Si02的氧化物層的鈍化層。
根據(jù)本發(fā)明的另一實施例，該方法還包括如下步驟從第二溝槽至少 部分地去除非金屬填充材料并利用填充材料填充第二溝槽。這些步驟也是 在形成集成電路布置之后執(zhí)行的，這樣填充材料可以是不和形成集成電路 布置(尤其是CM0S電路)工藝兼容的材料。通常通過采用特定掩模的蝕刻工藝來執(zhí)行去除非金屬填充材料的步驟。
根據(jù)本發(fā)明的另一實施例，所述填充材料為電絕緣材料。如果第二溝 槽圍繞第一溝槽，這樣尤其有利。這樣可以為設(shè)有第一和第二連接部的半 導(dǎo)體襯底帶來改善的機械穩(wěn)定性。此外，這樣可以為導(dǎo)電的第一連接部和 圍繞第二溝槽的半導(dǎo)體材料之間提供進一步改善的電絕緣。
根據(jù)本發(fā)明的另一實施例，在利用填充材料填充第二溝槽之前，該方 法還包括為第二溝槽的至少一個內(nèi)壁提供絕緣涂層的步驟。這樣做的優(yōu)點 在于可以以用容易而有效的方式形成第二連接部和半導(dǎo)體襯底之間的絕緣 部。該絕緣涂層例如可以是氧化物層的鈍化層。
根據(jù)本發(fā)明的另一實施例，在利用非金屬填充材料填充第一溝槽之前 且在從第一溝槽至少部分地去除非金屬填充材料之前，該方法還包括至少 拋光半導(dǎo)體襯底的前表面的步驟。
由此，修改后的半導(dǎo)體襯底的外部尺度可以精確對應(yīng)于起始半導(dǎo)體襯 底的外部尺度。
必須指出，可以對整個晶片執(zhí)行拋光步驟，這樣就可以同時使填充有 中間非金屬填充材料的多個連接部平坦化。這樣做的優(yōu)點是可以顯著降低 制造每個個體載體的成本，因為可以在后面的工藝階段將晶片分成多個半 導(dǎo)體電路載體。
該拋光流程可以確保在填充第一溝槽之后、清空第一溝槽之前，半導(dǎo) 體襯底與原始半導(dǎo)體襯底相比具有相同的形狀和相同的外部尺度。根據(jù)非 金屬填充材料的機械特性，可以與原始半導(dǎo)體襯底以同樣的方式來處理修 改的半導(dǎo)體襯底。因此，可以采用通常且公知的半導(dǎo)體技術(shù)來在前表面上 制造電子電路。
根據(jù)本發(fā)明的另一實施例，該方法還包括向半導(dǎo)體襯底背表面上的第 一連接部提供電接觸的步驟。優(yōu)選地，可以利用形成于半導(dǎo)體襯底的背表 面上的焊球來形成這種電接觸。形成焊球的流程被稱為凸點形成工藝。
根據(jù)本發(fā)明的另一實施例，該方法還包括形成均在半導(dǎo)體襯底的前表 面和背表面之間延伸的多個第一連接部和多個第二連接部的步驟。優(yōu)選地， 第一連接部是導(dǎo)電連接部，第二連接部是電絕緣連接部，并且每個第一連接部都被對應(yīng)的第二連接部包圍。這樣做的優(yōu)點在于，可以將所述方法應(yīng) 用于整個晶片，從而在單個晶片上生成多個彼此電絕緣的導(dǎo)電互連。在集 中形成所有互連之后，可以對晶片進行分割，以制造多個個體的半導(dǎo)體載 體結(jié)構(gòu)。由此提高了載體結(jié)構(gòu)制造工藝的效率，從而顯著降低了制造每個 半導(dǎo)體載體結(jié)構(gòu)的實際成本。
根據(jù)本發(fā)明的另一實施例，該方法還包括在前表面形成多個光學(xué)元件 的步驟，光學(xué)元件設(shè)置成二維陣列，其中每個光學(xué)元件與至少一個導(dǎo)電的 第一連接部電耦合。
這樣做的優(yōu)點在于，可以非常有效地制造二維傳感器和二維顯示器。 與公知的光學(xué)陣列(利用設(shè)置在與光學(xué)元件相同的襯底一側(cè)的導(dǎo)體路徑連 接光學(xué)元件)相比，可以顯著地減小光學(xué)非有效面積相對于可用前表面的 份額或部分。這樣可以制造非常高效的光學(xué)傳感器陣列和光學(xué)顯示器。
根據(jù)本發(fā)明的另一實施例，所述光學(xué)元件為光發(fā)射器元件或光檢測器
元件。具體而言，該光學(xué)元件為對電磁輻射敏感的CMOS檢測器元件。在這 方面，電磁輻射例如可以是X射線輻射、UV輻射、可見光或紅外福射。對 于X射線輻射的檢測而言，可以直接檢測X射線或利用閃爍介質(zhì)進行間接 轉(zhuǎn)換來檢測X射線。
必須指出，已經(jīng)參考不同的主題描述了本發(fā)明的實施例。具體而言， 參考設(shè)備型權(quán)利要求描述了一些實施例，而參考方法型權(quán)利要求描述了其 他實施例。然而，本領(lǐng)域的技術(shù)人員將會從上述和以下的說明中領(lǐng)會到， 除非另行說明，除了屬于同一主題的特征的任何組合之外，還認為該申請 中公開了涉及不同主題的特征之間的任何組合，尤其是設(shè)備型權(quán)利要求的 特征和方法型權(quán)利要求的特征之間的任何組合。
通過下文所述實施例范例將會明了本發(fā)明的上述方面和其他方面，并 將參考實施例的范例解釋上述方面和其他方面。在下文中將參考實施例的 范例來更詳細地描述本發(fā)明，但本發(fā)明并不限于此。


圖1示出了裸硅晶片襯底的三個不同視圖2示出了設(shè)有兩個圓形溝槽的半導(dǎo)體襯底的透視截面圖，兩個圓形 溝槽彼此同心地設(shè)置；圖3示出了設(shè)有三個以不同方式形成的溝槽對的半導(dǎo)體襯底的透視截 面圖4示出了圖3所示的半導(dǎo)體襯底，其中溝槽填充有多晶硅；
圖5示出了半導(dǎo)體襯底的底部和側(cè)表面的透視截面圖，該半導(dǎo)體襯底
設(shè)有兩個被填充的圓形間隙和包括完全形成的CMOS電路布置的CMOS層； 圖6示出了前表面設(shè)有CMOS層、背表面設(shè)有焊球的半導(dǎo)體襯底的透視
截面圖。
附圖中的例示為示意性的。要指出的是，在不同的附圖中，為類似或 相同的元件提供相同的附圖標(biāo)記或與對應(yīng)附圖標(biāo)記相比僅第一位不同的附 圖標(biāo)記。
圖1示出了由硅制造的原始CMOS晶片的三個不同的透視圖。晶片100 具有前表面101和背表面102。根據(jù)所述發(fā)明的實施例，晶片100是半導(dǎo)體 載體結(jié)構(gòu)的基本材料?？梢詫⒕?00作為整體來處理，從而可以在晶片 100的前表面101上同時形成多個電子電路布置。
通常，晶片100的厚度大約為600 u m到675 u m。這使得在多個處理步 驟期間能夠容易地操縱晶片100而沒有機械損傷的高風(fēng)險。晶片100通常 具有6'， (150腿)、8，， (200咖)或12'， (300mm)的直徑。
圖2示出了具有前表面201的半導(dǎo)體襯底200的透視截面圖。在前表 面201中提供第一溝槽210和第二溝槽215。兩個溝槽210和215具有環(huán)形 形狀。此外，兩個溝槽210和215彼此同心地設(shè)置。
兩個溝槽210和215深度大約為280 u m。優(yōu)選地，利用所謂的玻什法 來蝕刻溝槽210和215。在玻什法中，反復(fù)執(zhí)行包括第一蝕刻流程和第二鈍 化流程的工藝序列。
刻蝕過程可以是所謂的深度反應(yīng)離子蝕刻流程，其中使用反應(yīng)離子以 燒蝕硅。鈍化流程通常包括氧化流程。由于溝槽210和215對半導(dǎo)體襯底 200的機械穩(wěn)定性有很大影響，因此選擇該深度，從而滿足半導(dǎo)體襯底200 的所有工藝步驟的機械穩(wěn)定性要求。
必須要指出，利用上述玻什法，可以形成深寬比(aspect ratio)非 常高的溝槽。在該語境中，深寬比分別是溝槽210和215的深度與溝槽210和215的寬度之比。當(dāng)然，不同的深度值是可能的。
圖3示出了具有前表面301的半導(dǎo)體襯底300的透視截面圖。在前表 面301中提供第一溝槽310和第二溝槽315。兩個溝槽310和315具有環(huán)形 形狀。此外，兩個溝槽310和315彼此同心地設(shè)置。
在前表面301中還提供第一溝槽的第一變型310a和第二溝槽的第一變 型315a。溝槽310a和315a都具有矩形形狀。溝槽315a是獨立結(jié)構(gòu)，完全 包圍溝槽310a。
此外，在前表面301中還提供第一溝槽的第二變型310b和第二溝槽的 第二變型315b。溝槽310b和315b都具有橢圓形。第二溝槽315b是獨立結(jié) 構(gòu)，完全包圍第一溝槽310b。
在此要強調(diào)的是，也可以將溝槽形成為不同形狀。例如，被第二溝槽 包圍的第一溝槽可以不是獨立結(jié)構(gòu)。具體而言，可以將第一溝槽形成為單 個盲孔或包括圓形螺旋或傾斜螺旋結(jié)構(gòu)的溝槽。總之，第一溝槽不必一定 是獨立結(jié)構(gòu)。第一溝槽可以表示任意形狀的敞幵結(jié)構(gòu)。
圖4示出了圖3所示的半導(dǎo)體襯底300，現(xiàn)在用附圖標(biāo)記400表示該半 導(dǎo)體襯底。如從圖4可以看出，溝槽已經(jīng)被填滿。
第一溝槽410、 410a和410b (未示出)以及第二溝槽415、 415a和415b (未示出)都已填充了電氣特性和機械特性類似于襯底400所用的硅材料 的導(dǎo)電材料。優(yōu)選地，該導(dǎo)電材料為多晶硅，該多晶硅經(jīng)適當(dāng)摻雜以改善 導(dǎo)電性。
為了提高第一溝槽410、 410a和周圍半導(dǎo)體材料之間的絕緣性，可以 為第一溝槽410, 410a的橫向側(cè)壁提供絕緣涂層。對于第二溝槽415， 415a 的橫向側(cè)壁同樣如此。在兩種情況下，絕緣涂層可以是任何鈍化層或氧化 物層。
在填充流程之后，對半導(dǎo)體襯底400的前表面401進行拋光，使得前 表面401呈現(xiàn)為光滑且平坦的表面。因而，已填充溝槽的上側(cè)不再可見。
圖4所示的半導(dǎo)體襯底400代表其上可以利用公知CMOS工藝形成CMOS 電路布置的襯底。當(dāng)然，還可以在晶片襯底400的拋光前表面401上形成 其他類型的電路布置。
圖5示出了半導(dǎo)體襯底500的背表面502和側(cè)表面的透視截面圖。與圖4所示的半導(dǎo)體襯底400相比，執(zhí)行第一變型A和第二變型B。
變型A:前表面設(shè)有CMOS層520，該層僅被示意性地示出。該CM0S層 包括利用多個半導(dǎo)體部件(未示出)制造的完整的CMOS半導(dǎo)體部件520。
變型B:從背表面開始減薄半導(dǎo)體襯底500，使得己填充溝槽510和515 的背側(cè)前端無覆蓋或敞開。這意味著溝槽被分別轉(zhuǎn)變成間隙510和515。
例如，可以利用化學(xué)機械拋光或濕法化學(xué)蝕刻來執(zhí)行減薄流程。在減 薄工藝結(jié)束時，半導(dǎo)體襯底500的最后厚度例如為280 y m。
在完成半導(dǎo)體襯底500的減薄流程之后，額外執(zhí)行兩個工藝步驟，從 圖中不能明確看出這兩個步驟。在第一個工藝步驟中，利用蝕刻工藝除去 多晶硅。因此，可以使用適當(dāng)?shù)难谀Ｒ匀コ虚g隙中的多晶硅或僅去除 所有間隙中的選定的間隙中的多晶硅。
根據(jù)這里描述的實施例，以如下方式設(shè)計掩模，使得僅從溝槽510去 除多晶硅。
在去除多晶硅的步驟之后，利用低歐姆材料填充敞開的間隙510?？梢?利用導(dǎo)電膠或金屬材料填充敞開間隙510。作為金屬材料，可以使用銅、鎢、 金屬粉末，例如具有烘焙或燒結(jié)構(gòu)造的粉末。
優(yōu)選從半導(dǎo)體襯底500的背表面502開始執(zhí)行去除多晶硅的步驟和用 金屬材料填充敞開間隙的步驟。這樣做的優(yōu)點是可以容易地防止CM0S層520 與金屬材料接觸。
圖6示出了前表面設(shè)有CMOS層620、背表面有焊球645的半導(dǎo)體襯底 600的透視截面圖。圖示的組件表示包括多個焊球645的電子芯片的一部分。 這種芯片被稱為球柵陣列(BGA)。
在半導(dǎo)體襯底600之內(nèi)設(shè)有第一間隙610，其填充有低歐姆電阻率的金 屬材料。在半導(dǎo)體襯底600之內(nèi)，還提供第二間隙615，其填充有多晶硅。 兩個間隙610和615具有環(huán)形形式，且彼此同心地設(shè)置。
為了保護芯片，在半導(dǎo)體襯底600的背表面上提供鈍化層。
為了在焊球645和低歐姆互連610之間提供可靠的接觸，在低歐姆互 連610和焊球645之間提供第一接觸元件640和第二接觸元件642。第一接 觸元件640可以由AlSiTi制成。第二接觸元件642可以由NiAu制成。
根據(jù)晶片通孔互連(TWI)的設(shè)計，具體而言分別根據(jù)溝槽或間隙的設(shè)計，能夠針對TWI的電容、絕緣性和電阻的要求優(yōu)化電氣指標(biāo)。可以計算 并模擬性質(zhì)，以預(yù)測半導(dǎo)體載體結(jié)構(gòu)的最終特性。因此，可以實現(xiàn)對模擬 或數(shù)字信號的優(yōu)化。而且可以調(diào)諧絕緣性質(zhì)以避免泄漏電流。對于晶片的 額外的背表面處理(背側(cè)處理)而言，有一些其他的選擇來對信號重新路 由，以實現(xiàn)焊球的最佳布置，形成雙接觸以提高電流負載能力和/或選擇具 有冗余信號的設(shè)計。
作為整個TWI工藝，其包括蝕刻、填充、CM0S處理、減薄、利用另一 低歐姆填充材料替代填充材料以及凸點形成，可以利用完整的晶片來執(zhí)行 TWI工藝，與在單個芯片上提供互連相比，單個芯片的成本要低得多。所述 的工藝優(yōu)點在于整個工藝都與CMOS制造兼容且僅需要標(biāo)準(zhǔn)的設(shè)備。
芯片在襯底或其它材料上的設(shè)置類似于BGA安裝工藝。可以在TWI生 產(chǎn)工藝的末尾選擇芯片的最終厚度。這樣實現(xiàn)了機械性能方面相當(dāng)大的靈 活性，對于所述半導(dǎo)體襯底的一些應(yīng)用而言這也是有利的。
應(yīng)當(dāng)指出，"包括" 一詞并不排除其他元件或步驟，"一"或"一個" 并不排除多個。而且可以對結(jié)合不同實施例所描述的元件進行組合。還應(yīng) 當(dāng)指出，權(quán)利要求中的附圖標(biāo)記不應(yīng)被解釋為對權(quán)利要求的范圍待限制。
為了總結(jié)本發(fā)明的上述實施例，可以描述為
描述了一種用于半導(dǎo)體襯底600上形成的電子芯片的低歐姆晶片通孔 互連(TWI)。該TWI包括在襯底600的前表面和背表面之間延伸的第一連 接部610。第一連接部610包括填充有低歐姆材料的通孔，該材料的電阻率 低于多晶硅。該TWI還包括也在前表面和背表面之間延伸的第二連接部615。 第二連接部615與第一連接部610在空間上由半導(dǎo)體襯底600的至少一部 分隔開。前表面設(shè)有集成電路布置620，其中，第一連接部610電耦合到集 成電路布置620的至少一個節(jié)點而不穿透集成電路布置620。在處理TWI期 間，首先可以用非金屬材料，例如多晶硅來填充通孔。當(dāng)在前表面上形成 集成部件620之后，可以減薄襯底600，并且可以用低歐姆材料，尤其是金 屬材料來替代非金屬材料。
附圖標(biāo)記列表
100原始CMOS晶片(硅)101前表面 102背表面 200半導(dǎo)體襯底 201前表面 210第一溝槽 215第二溝槽 300半導(dǎo)體襯底 301前表面 310第一溝槽 315第二溝槽
310a第一溝槽(第一變型) 315a第二溝槽(第一變型) 310b第一溝槽(第二變型) 315b第二溝槽(第二變型) 400半導(dǎo)體襯底 401前表面(拋光后) 410第一溝槽(填有多晶硅) 415第二溝槽(填有多晶硅) 410a第一溝槽(填有多晶硅) 415a第二溝槽(填有多晶硅) 500半導(dǎo)體襯底 502背表面
510第一溝槽/間隙(填有金屬材料) 515第二溝槽/間隙(填有多晶硅) 520 CMOS層/CM0S半導(dǎo)體組件 600半導(dǎo)體襯底 610第一間隙(填有金屬材料) 615第二間隙(填有多晶硅) 620 CMOS層/CM0S半導(dǎo)體組件 630鈍化層640第一接觸元件/AlSiTi 642第二接觸元件/NiAu 645 焊球
權(quán)利要求
1、一種半導(dǎo)體載體結(jié)構(gòu)，包括具有前表面(101)和相反的背表面(102)的半導(dǎo)體襯底(100，600)，在所述前表面(101)和所述背表面(102)之間延伸的第一連接部(610)，其中所述第一連接部(610)包括用電阻率低于多晶硅的低歐姆材料填充的通孔，以及在所述前表面(101)和所述背表面(102)之間延伸的第二連接部(615)，其中-通過所述半導(dǎo)體襯底(600)的至少一部分使所述第一連接部(610)和所述第二連接部(615)在空間上彼此隔開，-所述前表面設(shè)有集成電路布置(620)，并且-所述第一連接部(610)電耦合到所述集成電路布置(620)的至少一個節(jié)點而不穿透所述集成電路布置(620)。
2、 根據(jù)權(quán)利要求l所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述低歐姆材料為金屬材料。
3、 根據(jù)權(quán)利要求l所述的半導(dǎo)體載體結(jié)構(gòu)，其中 可通過替代先前的非金屬填充材料獲得填充于所述通孔中的所述低歐姆材料。
4、 根據(jù)權(quán)利要求3所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述先前的非金屬填充材料為多晶硅。
5、 根據(jù)權(quán)利要求l所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述第一連接部(210)呈現(xiàn)為第一間隙的形狀。
6、 根據(jù)權(quán)利要求5所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述第一間隙為第一獨立結(jié)構(gòu)(310b)。
7、 根據(jù)權(quán)利要求6所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述第一獨立結(jié)構(gòu)(310b)呈現(xiàn)為具有預(yù)定壁厚的第一圓筒環(huán)形狀。
8、 根據(jù)權(quán)利要求l所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述第二連接部(315b)呈現(xiàn)為具有第二間隙的形狀的第二獨立結(jié)構(gòu)。
9、 根據(jù)權(quán)利要求8所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述第二獨立結(jié)構(gòu)(315b)呈現(xiàn)為具有預(yù)定壁厚的第二圓筒環(huán)形狀。
10、 根據(jù)權(quán)利要求8所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述第二間隙(315b)包圍所述第一連接部(310b)。
11、 根據(jù)權(quán)利要求10所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述第二間隙(415， 415a)填充有電絕緣材料。
12、 根據(jù)權(quán)利要求l所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述第一連接部(210)的側(cè)壁和/或所述第二連接部(215)的側(cè)壁包括絕緣涂層。
13、 根據(jù)權(quán)利要求l所述的半導(dǎo)體載體結(jié)構(gòu)，其中 在所述前表面(301)和所述集成電路布置(620)之間形成被導(dǎo)電連接部穿透的絕緣層。
14、 根據(jù)權(quán)利要求l所述的半導(dǎo)體載體結(jié)構(gòu)，還包括 在所述前表面(101)和所述背表面(102)之間延伸的另一第一連接部，其中所述另一第一連接部包括另一通孔，以及在所述前表面(101)和所述背表面(102)之間延伸的另一第二連接部，其中-通過所述半導(dǎo)體襯底(600)的至少一部分使所述另一第一連接部 (610)和所述另一第二連接部(615)在空間上彼此隔開，-所述另一第一連接部(610)電耦合到所述集成電路布置(620)的至 少一個節(jié)點而不穿透所述集成電路布置(620)。
15、 根據(jù)權(quán)利要求13所述的半導(dǎo)體載體結(jié)構(gòu)，其中 所述另一通孔填充有非金屬導(dǎo)電材料，具體而言填充有導(dǎo)電多晶硅。
16、 一種用于檢測電磁輻射，尤其是檢測X射線的檢測裝置，包括 至少一個根據(jù)權(quán)利要求1到15中的任一項所述的半導(dǎo)體載體結(jié)構(gòu)。
17、 一種用于制造半導(dǎo)體載體結(jié)構(gòu)(600)的方法，所述半導(dǎo)體載體結(jié) 構(gòu)(600)包括在半導(dǎo)體襯底(100， 600)的前表面(101)和背表面(102) 之間延伸的第一連接部(610)和第二連接部(615)，所述方法包括如下步 驟從所述前表面(101)開始在所述半導(dǎo)體襯底(200)中形成第一溝槽 (210)和第二溝槽(215)，其中-每個溝槽(210， 215)都具有預(yù)定的最小深度，并且 -通過所述半導(dǎo)體襯底(200)的至少一部分使兩個溝槽(210， 215)在空間上彼此隔開，利用非金屬填充材料填充所述第一溝槽(410)和所述第二溝槽(415)， 在所述前表面(401)形成集成電路布置(520， 620)， 從所述背表面(102， 502)開始減薄所述半導(dǎo)體襯底(400)，使得 -被填充的溝槽(510， 515)的背側(cè)前端未被覆蓋，并且 -所述第一溝槽表示所述第一連接部，且所述第二溝槽表示所述第二連接部，至少部分地去除所述第一溝槽(510)內(nèi)的所述非金屬填充材料，以及 利用電阻率低于多晶硅的低歐姆材料填充所述第一溝槽(310， 410)，使得-所述第一連接部(610)電耦合到所述集成電路布置(620)的至少一個節(jié)點而不穿透所述集成電路布置(620)。
18、 根據(jù)權(quán)利要求17所述的方法，其中 所述非金屬填充材料為導(dǎo)電多晶硅。
19、 根據(jù)權(quán)利要求17所述的方法，其中 所述低歐姆材料為金屬材料。
20、 根據(jù)權(quán)利要求17所述的方法，其中在利用所述低歐姆材料填充所述第一溝槽(410)之前，所述方法還包 括如下步驟為所述第一溝槽(410)的至少一個內(nèi)壁提供絕緣涂層。
21、 根據(jù)權(quán)利要求17所述的方法，還包括如下步驟 至少部分地從所述第二溝槽(515)去除所述非金屬填充材料，以及 利用填充材料填充所述第二溝槽(515)。
22、 根據(jù)權(quán)利要求21所述的方法，其中 所述填充材料為電絕緣材料。
23、 根據(jù)權(quán)利要求21所述的方法，其中在利用所述填充材料填充所述第二溝槽(415)之前，所述方法還包括 如下步驟為所述第二溝槽(415)的至少一個內(nèi)壁提供絕緣涂層。
24、 根據(jù)權(quán)利要求17所述的方法，其中在利用所述非金屬填充材料填充所述第一溝槽(410)之后且在至少部 分地從所述第一溝槽(410)去除所述非金屬填充材料之前，所述方法還包 括如下步驟至少對所述半導(dǎo)體襯底(100， 400)的所述前表面進行拋光。
25、 根據(jù)權(quán)利要求17所述的方法，還包括如下步驟 在所述半導(dǎo)體襯底(600)的所述背表面提供到所述第一連接部(610)的電接觸部(645)。
26、 根據(jù)權(quán)利要求17所述的方法，還包括如下步驟 形成各自在所述半導(dǎo)體襯底(100， 600)的所述前表面(101)和所述背表面(102)之間延伸的多個第一連接部和多個第二連接部。
27、 根據(jù)權(quán)利要求26所述的方法，還包括如下步驟 在所述前表面形成被設(shè)置成二維陣列的多個光學(xué)元件，其中每個光學(xué)元件與至少一個第一連接部電耦合。
28、 根據(jù)權(quán)利要求27所述的方法，其中 所述光學(xué)元件為光發(fā)射器元件或光檢測器元件。
全文摘要
本發(fā)明描述了一種用于半導(dǎo)體襯底(600)上形成的電子芯片的低歐姆晶片通孔互連(TWI)。該TWI包括在襯底(600)的前表面和背表面之間延伸的第一連接部(610)。第一連接部(610)包括填充有低歐姆材料的通孔，該材料的電阻率低于多晶硅。該TWI還包括也在前表面和背表面之間延伸的第二連接部(615)。第二連接部(615)與第一連接部(610)在空間上由半導(dǎo)體襯底(600)的至少一部分隔開。前表面設(shè)有集成電路布置(620)，其中，第一連接(610)電耦合到集成電路布置(620)的至少一個節(jié)點而不穿透集成電路布置(620)。在處理TWI期間，首先可以用非金屬材料，例如多晶硅來填充通孔。當(dāng)在前表面上形成集成部件(620)之后，可以減薄襯底(600)，并可以用低歐姆材料，尤其是金屬材料來替代非金屬材料。
文檔編號H01L23/48GK101410972SQ200780010965
公開日2009年4月15日 申請日期2007年3月16日 優(yōu)先權(quán)日2006年3月27日
發(fā)明者G·福格特米爾, J·約恩克斯, R·多沙伊德, R·斯特德曼 申請人:皇家飛利浦電子股份有限公司