專利名稱：包括半導(dǎo)體不兼容材料的集成電路的制造技術(shù)
方法
技術(shù)領(lǐng)域：
本發(fā)明涉及制造集成電路的領(lǐng)域。具體地，本發(fā)明涉及制造包括 由半導(dǎo)體不兼容材料形成的電子元件的集成電路領(lǐng)域。這種材料是對(duì)
于在集成電路上形成半導(dǎo)體元件的其他工藝步驟表現(xiàn)為潛在污染源的 材料。本發(fā)明進(jìn)一步涉及通過(guò)上述制造方法制造的電路元件和電路。
背景技術(shù)：
為了制造包括比如鐵電電容器之類的可靠的集成電子電路，眾所 周知要密封鐵電材料，以避免包括鐵電電容器的電子產(chǎn)品的壽命周期 中鐵電材料的劣化。
文獻(xiàn)US6， 344， 363 Bl公開了一種在底層襯底的主表面上形成鐵 電薄膜的方法。通過(guò)使用高密度等離子體氣相沉積，沉積絕緣保護(hù)薄 膜，以使其覆蓋鐵電薄膜。沉積的保護(hù)薄膜能防止鐵電薄膜劣化。
文獻(xiàn)US 2005/0205906 Al公開了在半導(dǎo)體器件中保護(hù)鐵電電容器
避免氫擴(kuò)散的方法。因此，在鐵電電容器上形成氮化的氧化鋁，并且 在氮化的氧化鋁上形成一個(gè)或多個(gè)的氮化硅層。在鐵電電容器上也配 置其中形成有氧化鋁的氫阻擋層，并且在氧化鋁上形成有兩個(gè)或多個(gè) 的氮化硅層，其中第二氮化硅層包括低硅氫(silicon~hydrogen) SiN 材料。
需要一種在集成電路上形成鐵電電容器的改進(jìn)的制造方法。

發(fā)明內(nèi)容
這個(gè)需要可以通過(guò)一種如權(quán)利要求l提出的制造集成電路元件的 方法而滿足。根據(jù)本發(fā)明的第一個(gè)方面，制造一種包括半導(dǎo)體電子元
件和非半導(dǎo)體電子元件的集成電路元件。所述制造方法包括以下步驟
(a)在襯底上形成半導(dǎo)體不兼容材料層，(b)使用密封材料密封半導(dǎo)
體不兼容材料，和(C)進(jìn)一步處理集成電路，其中形成接觸電極以接 觸包括半導(dǎo)體不兼容材料的元件。
在本文中，半導(dǎo)體不兼容材料是半導(dǎo)體形成工藝中表現(xiàn)為可能污 染源的材料，通過(guò)這些工藝，將比如二極管、晶體管之類的半導(dǎo)體元 件形成在襯底上。
半導(dǎo)體不兼容材料能直接或間接地形成在襯底上。在本文中，間 接形成意味著在襯底和半導(dǎo)體不兼容材料之間配置中間層。
密封能消除對(duì)集成電路其他部分的污染，所述污染來(lái)自半導(dǎo)體不 兼容材料。為了提供集成電路制造工藝中的最大可靠性，應(yīng)盡早執(zhí)行 密封以減少污染集成電路的其他部分或元件的風(fēng)險(xiǎn)。
半導(dǎo)體不兼容材料的封閉密封能夠提供將新型材料應(yīng)用于未來(lái)的 半導(dǎo)體制造工藝中的可能性。因此，將可能使用那些根據(jù)工藝現(xiàn)狀所 不允許使用的材料，因?yàn)檫@些材料對(duì)工藝環(huán)境的有害污染的可能性很 高。
半導(dǎo)體不兼容材料的早期密封具有這樣的益處，即與半導(dǎo)體不兼 容材料相接觸的工藝設(shè)備僅限于幾個(gè)裝置。因此，描述的方法兼容并
適用于制造雙極型晶體管、雙極型金屬氧化物半導(dǎo)體(BiMOS)和金 屬氧化物半導(dǎo)體(MOS)集成電路等眾所周知的工藝。這提供了這樣 的益處，即不需對(duì)已知的制造方法進(jìn)行大的改變即可使用描述的制造 方法。
描述的制造方法的另一益處是可能在不同地點(diǎn)，即不同半導(dǎo)體工 廠中執(zhí)行該方法。因此，可以通過(guò)在不同的工廠中可選地制造集成電 路元件的靈活的方式執(zhí)行集成電路的制造，以獲得高的工廠使用率， 以及由之而來(lái)的高制造效率。
根據(jù)權(quán)利要求2提出的本發(fā)明的實(shí)施例，襯底上的半導(dǎo)體不兼容材 料層的形成步驟包括以下步驟(bl)在襯底上形成第一金屬層；和(b2)
在所述第一金屬層上形成半導(dǎo)體不兼容材料。由于半導(dǎo)體不兼容材料 形成在所述第一金屬層上，密封同時(shí)封閉了半導(dǎo)體不兼容材料和第一 金屬層。這具有這樣的益處，即可配置用于半導(dǎo)體不兼容材料的下部 接觸或下部電極。優(yōu)選地，所述第一金屬層可由鉑或鋁形成。
根據(jù)權(quán)利要求3提出的本發(fā)明的另一實(shí)施例，在襯底上形成半導(dǎo)體
不兼容材料層的步驟進(jìn)一步包括步驟(b3)在半導(dǎo)體不兼容材料的頂 部形成第二金屬層。換言之，在完成密封半導(dǎo)體不兼容材料的步驟之 前，執(zhí)行半導(dǎo)體不兼容材料的頂部上的第二層的形成。這意味著，第 二金屬層也和第一金屬層及半導(dǎo)體不兼容材料一起被密封。
也將第二金屬層密封可提供這樣的益處，即可配置用于半導(dǎo)體不 兼容材料的上部接觸或上部電極。優(yōu)選地，第二金屬層也由鉑或鋁形 成。
根據(jù)權(quán)利要求4提出的本發(fā)明的又一實(shí)施例，所述方法包括另一步
驟，其中部分去除半導(dǎo)體不兼容材料使得至少一個(gè)隔離島狀物剩余在
襯底上。原則上，可以使用每個(gè)單獨(dú)的島狀物以構(gòu)建包括半導(dǎo)體不兼
容材料的元件。由于密封，由半導(dǎo)體材料形成其他元件的工藝不會(huì)受
到影響。如果密封表現(xiàn)為產(chǎn)生自半導(dǎo)體不兼容材料的顆粒的封閉阻擋
層，這尤其成立。
根據(jù)集成電路的類型，可以單獨(dú)執(zhí)行半導(dǎo)體不兼容材料的去除， 或?qū)雽?dǎo)體不兼容材料和第二金屬層一起去除，或?qū)雽?dǎo)體不兼容材
料和兩個(gè)金屬層一起去除。
在本文中，應(yīng)指出，部分去除不僅是使用單個(gè)步驟完成。去除也
可使用兩個(gè)或更多的單個(gè)步驟完成，從而比如可單獨(dú)地去除第二金屬
層、半導(dǎo)體不兼容材料和第一金屬層。
根據(jù)權(quán)利要求5提出的本發(fā)明的又一實(shí)施例，將半導(dǎo)體不兼容材料 的至少一個(gè)隔離島狀物設(shè)置在第一金屬層上，其中隔離島狀物覆蓋的
區(qū)域比第一金屬層下面的區(qū)域略小，其中隔離島狀物設(shè)置在第一金屬 層的側(cè)邊限定的二維區(qū)域中。換言之，半導(dǎo)體不兼容材料和第一金屬 層完全重疊。這提供了這樣的益處，即可避免由于金屬和半導(dǎo)體不兼 容材料的不同熱膨脹系數(shù)而發(fā)生的斷裂和裂紋。這是因?yàn)?，從集成?路的頂部觀察時(shí)，當(dāng)半導(dǎo)體不兼容材料的邊與金屬層的邊重合時(shí)，這 種斷裂和裂紋優(yōu)選地發(fā)生在金屬層的邊上。
根據(jù)權(quán)利要求6提出的本發(fā)明的又一實(shí)施例，密封材料為保護(hù)薄 膜，特別地，密封材料為氮化物薄膜。根據(jù)材料的類型，為了提供封
閉的密封，薄膜是足夠的。這可提供了這樣的益處，即可在緊湊型電 路設(shè)計(jì)中構(gòu)建該集成電路，使得關(guān)于現(xiàn)代電子產(chǎn)品的微型化的需求得 到實(shí)現(xiàn)。
根據(jù)本發(fā)明權(quán)利要求7提出的本發(fā)明的又一實(shí)施例，所述方法包括 另一步驟，其中部分地去除保護(hù)薄膜。這具有這樣的益處，即，可以 不覆蓋形成在比如金屬導(dǎo)體路徑上、亞錫焊盤上和/或p型或n型摻雜的 半導(dǎo)體層上的結(jié)區(qū)域，使得使用構(gòu)造半導(dǎo)體電路器件的已知技術(shù)可以 執(zhí)行集成電路的另外的工藝。為了提供電學(xué)接觸設(shè)置在半導(dǎo)體不兼容 材料上第二金屬層部分的可能，應(yīng)當(dāng)形成一個(gè)凹槽，所述凹槽提供僅 到第二金屬層，而不到半導(dǎo)體不兼容材料的側(cè)邊的開口。因此，可以 電學(xué)接觸包括半導(dǎo)體不兼容材料的元件。由于封閉的密封阻擋層，所 述元件可存在于包括半導(dǎo)體和/或由半導(dǎo)體不兼容材料組成的非半導(dǎo) 體元件的集成電路元件中。
在密封材料為氮化物薄膜的情況下，可以通過(guò)應(yīng)用等離子體刻蝕 步驟有效地完成去除。具體地，使用所謂的接觸開口 (Contact Opening)
掩模執(zhí)行等離子體刻蝕步驟。
根據(jù)權(quán)利要求8提出的本發(fā)明的又一實(shí)施例，集成電路包括電容 器，所述電容器構(gòu)建自設(shè)置在第一金屬層和第二金屬層之間的半導(dǎo)體 不兼容材料。這意味著電容器的配置表現(xiàn)了類似三明治的結(jié)構(gòu)。這允 許包括具有精確定義的電容值的電容器的集成電路的制造。因此，可 以有效的方式構(gòu)建包括至少一個(gè)類似三明治電容器的高精密集成電 路。
根據(jù)權(quán)利要求9中的又一實(shí)施例，電容器為鐵電電容器。鐵電電容 器為包括自發(fā)性極化的元件。在電場(chǎng)的影響下，極化方向會(huì)改變?？?與鐵電電容器一直提供新型微電子電路。作為非常受關(guān)注的新型微電 子電路的一個(gè)實(shí)例，不得不提及可作為非易失存儲(chǔ)器使用在計(jì)算機(jī)產(chǎn) 品中的鐵電隨機(jī)存取存儲(chǔ)器(FRAM)。
根據(jù)權(quán)利要求10提出的本發(fā)明的又一實(shí)施例，半導(dǎo)體不兼容材料 為含鉛陶瓷，特別是，半導(dǎo)體不兼容材料為鋯鈦酸鉛鑭陶瓷(PLZT)。 這些類型的材料表現(xiàn)出很強(qiáng)的自發(fā)極化。因此，這些材料是應(yīng)用在鐵
電元件中的優(yōu)選的電介質(zhì)材料。特別地，由于重金屬鉛原子表現(xiàn)為半 導(dǎo)體工藝中非常強(qiáng)的污染材料，上述方法提供了包括含鉛陶瓷和半導(dǎo) 體材料的集成電路的有效制造方法。因此，污染材料的封閉密封允許 具有高可靠性的集成電路制造工藝。
為了提供代表電容器的極板的穩(wěn)定的金屬層，所述金屬層優(yōu)選地 由鉑組成。然而，應(yīng)意識(shí)到，也可使用其他金屬以提供穩(wěn)定的電容器 極板。
優(yōu)選地，PLZT層未覆蓋整個(gè)襯底，使得襯底的邊未被半導(dǎo)體不兼 容材料覆蓋。這提供了這樣的益處，即減小了從襯底剝離半導(dǎo)體不兼 容材料的可能性。這是因?yàn)?，?dāng)襯底和半導(dǎo)體不兼容材料包括共同邊 時(shí)，剝離更容易發(fā)生。
根據(jù)權(quán)利要求ll提出的本發(fā)明的又一實(shí)施例，電容器表現(xiàn)為對(duì)稱 組件，其中將一種電介質(zhì)層插入第一金屬層和第二金屬層之間。按照 電介質(zhì)/鐵電層以對(duì)稱的方式形成電容器提供了這樣的益處，即電容器 的電容值不受施加電壓的符號(hào)影響。換言之，正電壓的電容值與等值 的負(fù)電壓的電容值相同。
此外，對(duì)稱形成的電容器的期望壽命周期比非對(duì)稱形成的電容器 的壽命周期長(zhǎng)，對(duì)于非對(duì)稱形成的電容器，在由不同材料組成的兩個(gè) 電極之間配置電介質(zhì)層。作為這種非對(duì)稱的電容器的實(shí)例，在此提到 一種鐵電電容器，其中PLZT層配置在由鉑形成的第一電極和由鈦鎢氮 化物(TiWN)形成的第二電極之間。如果將大于8V的負(fù)電壓應(yīng)用到 該電容器，預(yù)計(jì)壽命周期的延長(zhǎng)具有特別意義。
避免使用TiWN作為電容器的電極材料提供了進(jìn)一步的益處。由 于TiWN也作為形成電阻的材料使用，在TiWN薄膜的構(gòu)造過(guò)程中，可 能損害底涂層，所述底涂層形成在金屬層下，以為電容器提供可靠接 觸。連接電容器的金屬層通常由鉑形成。由于底涂層典型地也由鈦形 成，這種損害不容易發(fā)生。底涂層的損害導(dǎo)致底涂層和金屬層之間的 粘著降低，使得相應(yīng)的電容器可以剝離。
上述需要可進(jìn)一步通過(guò)權(quán)利要求12提出的集成電路元件滿足。根
據(jù)本發(fā)明的第二個(gè)方面，提供一種集成電路元件。具體地，所述集成
電路元件根據(jù)上述權(quán)利要求中任何一項(xiàng)所述的方法制造。集成電路元 件包括襯底，形成在襯底上的半導(dǎo)體不兼容材料和密封半導(dǎo)體不兼容 材料的密封材料。
密封材料確保在集成電路元件的制造工藝過(guò)程中避免集成電路元 件的半導(dǎo)體材料的污染。
根據(jù)本發(fā)明權(quán)利要求13提出的本發(fā)明的又一實(shí)施例，第一金屬層
直接形成在半導(dǎo)體不兼容材料的下表面上，第二金屬層直接形成在半 導(dǎo)體不兼容材料的上表面上。優(yōu)選地，金屬層可由鉑或鋁形成。兩個(gè) 金屬層和半導(dǎo)體不兼容材料一起表示成類似三明治結(jié)構(gòu)，它表現(xiàn)為電 容器。
根據(jù)權(quán)利要求14提出的本發(fā)明的又一實(shí)施例，半導(dǎo)體不兼容材料 為含鉛陶瓷；特別地，半導(dǎo)體不兼容材料為鋯鈦酸鉛鑭陶瓷(PLZT)。 使用這種表現(xiàn)出強(qiáng)自發(fā)性電極化的電介質(zhì)材料，構(gòu)建包括鐵電元件的 集成電路元件。
優(yōu)選地，鐵電電容器形成在集成電路元件中。半導(dǎo)體不兼容材料 的封閉密封防止制造工藝中的污染。特別地，當(dāng)重金屬鉛原子或重金 屬鉛簇穿透集成電路元件的半導(dǎo)體區(qū)域時(shí)，這種污染為破壞性的。
根據(jù)權(quán)利要求15提出的本發(fā)明的又一實(shí)施例，集成電路進(jìn)一步包 括第一半導(dǎo)體電元件和包括半導(dǎo)體不兼容材料的第一非半導(dǎo)體電元件。
應(yīng)指出，電路元件可包括有源電元件和/或無(wú)源電元件。根據(jù)電子 元件領(lǐng)域中有源和無(wú)源的眾所周知的定義，無(wú)源元件為，例如，電阻、 電容、線圈或二極管。有源電元件為，例如，晶體管。因此，可能在 集成電路元件中構(gòu)建各種類型的電路元件。例如，第一半導(dǎo)體電元件 可為二極管，第一非半導(dǎo)體電元件可為電介質(zhì)或鐵電電容器。
根據(jù)權(quán)利要求16提出的本發(fā)明的又一實(shí)施例，集成電路元件進(jìn)一 步包括第二半導(dǎo)體電元件和/或第二非半導(dǎo)體電元件。第二半導(dǎo)體電元 件可為硅電阻。第二非半導(dǎo)體電元件可為金屬電阻。因此，可構(gòu)建集 成電路元件，所述電路元件表現(xiàn)為比如低通濾波器、高通濾波器和/ 或包括在集成電路設(shè)計(jì)中形成的這些類型元件的任何其他的電路。
上述需要可通過(guò)權(quán)利要求17提出的用于制造集成電路元件的方法 進(jìn)一步滿足。根據(jù)本發(fā)明的第三個(gè)方面，所述集成電路包括多個(gè)根據(jù) 描述集成電路元件的上述權(quán)利要求中任一項(xiàng)所述的集成電路元件。該 集成電路可優(yōu)選地直接形成在晶片襯底上，可以是所謂的晶片級(jí)封裝 或芯片尺寸封裝。
因?yàn)榘雽?dǎo)體不兼容材料的密封確保在集成電路的制造工藝過(guò)程中 以及在其后過(guò)程中，沒(méi)有來(lái)自半導(dǎo)體不兼容材料的污染，可以保證包 括多個(gè)電路元件的高質(zhì)量的集成電路。
在這里，應(yīng)指出，本發(fā)明的某些實(shí)施例參考制造方法說(shuō)明，而本 發(fā)明的其他實(shí)施例參考集成電路元件說(shuō)明。然而，本領(lǐng)域的技術(shù)人員 將能從上述和下面的說(shuō)明推斷，除非另外指出，方法權(quán)利要求的特征 和描述電路元件的特征的任何組合都是可能的，應(yīng)認(rèn)為本申請(qǐng)已公開。
根據(jù)下面描述的實(shí)施例，本發(fā)明的上述和其他方面是明顯的，將 參考實(shí)施例解釋這些方面。下面參考實(shí)施例更詳細(xì)說(shuō)明本發(fā)明，但并 非限制本發(fā)明。


圖1至8示出了構(gòu)建包括無(wú)源電元件的集成電路元件的各種工藝步 驟的截面圖，其中一個(gè)無(wú)源元件由半導(dǎo)體不兼容材料形成。
圖中的說(shuō)明是示意性的。應(yīng)指出在不同的圖中，類似或相同的元 件用相同的參考符號(hào)表示。
具體實(shí)施例方式
構(gòu)建集成電路元件的工藝的說(shuō)明由圖l示意性地表示的結(jié)構(gòu)開始。 所述結(jié)構(gòu)設(shè)置在P+摻雜的硅襯底11上。襯底ll代表硅晶片盤的一部分。 在集成電路元件制作完成后，通過(guò)應(yīng)用適當(dāng)?shù)募夹g(shù)，例如晶片鋸切， 激光切割等等，可把晶片切割成單獨(dú)的電路元件。
在襯底11上形成兩個(gè)區(qū)域12，所述區(qū)域12為深摻雜p型區(qū)域。在所 述兩個(gè)區(qū)域12之間設(shè)置表示p型摻雜區(qū)域的區(qū)域13，所述區(qū)域13通過(guò)外
延生長(zhǎng)步驟生成。這樣的外延生長(zhǎng)步驟在本領(lǐng)域是眾所周知的。
在p型摻雜的區(qū)域13的頂部和所述兩個(gè)區(qū)域12之間形成n型摻雜的 區(qū)域14。位于所示結(jié)構(gòu)的左側(cè)的深p摻雜的區(qū)域12、以及n摻雜區(qū)域14 形成二極管15。所述二極管15將與后續(xù)工藝步驟接觸，下面參考圖2 至8在這個(gè)描述中說(shuō)明。
所述結(jié)構(gòu)進(jìn)一步包括中點(diǎn)鉗位(neutral point clamp)掩模(NPC 掩模)16，所述掩模形成為在兩個(gè)深p型摻雜區(qū)域12的頂部和n型摻雜 區(qū)域14的頂部的層。所述NPC掩模16包括凹槽16a。在NPC掩模16的頂 部進(jìn)一步配置鈦層17，所述鈦層17可通過(guò)濺射的方式形成。所述鈦層 具有大約20nm的厚度。
作為替代，層17可為氮化鈦/鈦層(TiN/Ti)，可以防止在后續(xù)工 藝步驟特別是退火步驟過(guò)程中發(fā)生的阻擋氧化(barrier oxidation)。
在鈦層17的頂部設(shè)置鉑層18，所述鉑層18優(yōu)選地也通過(guò)濺射的方 式形成。所述鉑層18具有大約140mn的厚度。
應(yīng)指出，當(dāng)然存在形成圖l中所示的結(jié)構(gòu)的各種適當(dāng)方式。顯然， 制造半導(dǎo)體元件和集成電路領(lǐng)域的技術(shù)人員能夠定義導(dǎo)致所述結(jié)構(gòu)的 適當(dāng)工藝。
如圖2所示，繼續(xù)制造工藝，形成鋯鈦酸鉛鑭陶瓷(PLZT)層21, 所述層21表示含鉛陶瓷并且顯示出強(qiáng)鐵電特性。因此，PLZT被認(rèn)為是
構(gòu)成鐵電電容器的最優(yōu)材料中的一種。
根據(jù)在此說(shuō)明的實(shí)施例，PLZT層21通過(guò)一系列的涂敷步驟和固化 步驟形成。在固化步驟中，將PLZT加熱到大約700攝氏度的溫度。執(zhí) 行此程序四至五次。在完成此程序后，進(jìn)行最終的退火工藝，其中將 所述結(jié)構(gòu)加熱到大約700攝氏度的溫度。從而，可以在鉑層18的頂部形 成具有大約350nm厚的穩(wěn)定的PLZT層21。
如圖2所示，繼續(xù)制造工藝，形成鉑層22，優(yōu)選地同樣通過(guò)濺射的 方式形成。鉑層22具有大約100nm的厚度。PLZT層21和上部鉑層22都 沿著在NPC掩模16中形成的凹槽16a。因此，所述兩個(gè)層21和22使凹槽 16a的寬度減小。
圖3示出了制造工藝的下一步驟。從而，部分地去除上部鉑層22， 使得鉑層22僅剩余相對(duì)小的區(qū)域。優(yōu)選地，通過(guò)采用PLZT掩模的等離
子體刻蝕工藝的方式執(zhí)行去除。選擇等離子體刻蝕工藝的參數(shù)使得當(dāng)
已經(jīng)完全去除相應(yīng)區(qū)域中的鉑22時(shí)，材料去除自動(dòng)停止。結(jié)果是，預(yù) 計(jì)以圖4至圖8中示出的另外工藝形成的鐵電電容器31，可以首次形成。 正如從圖3已經(jīng)可以認(rèn)識(shí)的那樣，電容器將產(chǎn)生在鉑層22的下面。
圖4示出了集成電路元件的制造工藝如何進(jìn)一步繼續(xù)。在相應(yīng)的另 外的工藝步驟中，部分去除PLZT層21，使得PLZT材料121僅剩余在剩 余的鉑層22下面的區(qū)域中。優(yōu)選地，通過(guò)濕法刻蝕工藝的方式完成 PLZT的去除，由此選擇工藝參數(shù)使得既沒(méi)有鉑材料從上部鉑層22去 除，也沒(méi)有鉑材料從下部鉑層18去除。
以圖5示出的步驟繼續(xù)集成電路元件的制造工藝。從而，優(yōu)選地， 通過(guò)單個(gè)去除步驟的方式去除鉑層18和鈦層17。所述層的去除通過(guò)等 離子體刻蝕工藝執(zhí)行，其中采用底部鉑掩模。選擇等離子體刻蝕工藝 的參數(shù)使得材料去除自動(dòng)停止在Si02處，它是形成NPC掩模16的材料。
圖6示出了集成電路元件制造工藝的下一步驟。在此步驟中，密封 層61形成在整個(gè)結(jié)構(gòu)的頂部上。優(yōu)選地，密封層61由氮化物形成。根 據(jù)這里描述的本發(fā)明的實(shí)施例，氮化物層61通過(guò)等離子體氮化物沉積 的方式形成，其中形成具有在100nm到500nm之間的厚度的層。
應(yīng)指出，為了提供簇甚至單個(gè)原子的封閉阻擋層，特別是可能污 染還未完成的結(jié)構(gòu)其他區(qū)域的鉛原子，應(yīng)盡早地形成密封層61。因此， 將來(lái)自PLZT材料121的顆粒造成的污染的風(fēng)險(xiǎn)減小至最小。
應(yīng)指出，本發(fā)明選擇形成鐵電元件的材料不限定為PLZT。根據(jù)本 發(fā)明的實(shí)施例，集成電路生成工藝中要早期密封的材料可能是任何有 害的和/或表現(xiàn)為使用在危險(xiǎn)材料的直接環(huán)境中的半導(dǎo)體材料的可能 污染源的任何材料。因此，要密封的材料可以是到目前為止未用于制 造集成電路的任何新材料，因?yàn)樵谌鄙倜芊獾那闆r下，它們對(duì)工藝環(huán) 境的有害污染的可能性太高。
圖7示出了集成電路制造工藝中的密封步驟的下一步驟。在此步驟 中，部分地去除密封層21。優(yōu)選地，去除通過(guò)等離子體刻蝕工藝方式 執(zhí)行。從而，可采用所謂的接觸開口掩模，這確保密封層21的去除僅 分別在剩余上部鉑層22上的區(qū)域、和深p型摻雜的區(qū)域12頂部上、n型
區(qū)域14的頂部上和鉑層18的頂部上的區(qū)域中執(zhí)行。
應(yīng)指出，密封層21的去除的區(qū)域至少分別比相應(yīng)的下面設(shè)置的區(qū) 域略小。這對(duì)于直接在PLZT材料21上執(zhí)行的密封層21的去除尤其重 要。根據(jù)在此描述的本發(fā)明的實(shí)施例，密封PLZT材料21使得絕對(duì)沒(méi)有 來(lái)自PLZT材料21的污染是非常重要的。
如圖8所示，在下一步驟中，形成接觸端子，以提供電接觸在集成 電路元件上形成的元件(即，二極管15和電容器31)的可能。在此步 驟中，產(chǎn)生用于二極管15的第一端子81a，用于二極管的第二端子81b， 用于電容器31的第一端子81c和用于電容器31的第二端子81d。優(yōu)選地， 這些端子81a， 81b， 81c和/或81d通過(guò)IN金屬化和后續(xù)的IN結(jié)構(gòu)化工藝 的方式由銦(IN)形成。IN結(jié)構(gòu)化工藝可通過(guò)使用適當(dāng)?shù)难谀５臐穹?刻蝕的方式執(zhí)行。
在形成圖8所示的集成電路的結(jié)構(gòu)后，執(zhí)行兩個(gè)額外的步驟A) 借助第一額外的步驟，將優(yōu)選地為TiWN的電阻層涂敷在圖8所示的結(jié) 構(gòu)的頂部(未示出)。依據(jù)集成電路元件的類型，使用適當(dāng)?shù)姆绞浇Y(jié)構(gòu) 化電阻層。結(jié)構(gòu)化可通過(guò)等離子體刻蝕工藝的方式完成。從而，形成 同樣表示集成電路元件的元件的電阻器。依據(jù)幾何結(jié)構(gòu)，即，電阻層 的厚度和面積，可調(diào)節(jié)歐姆電阻。
作為替代，也可將電阻層直接濺射到圖8所示的結(jié)構(gòu)的上表面上。 從而，可采用適當(dāng)?shù)难谀！Ｈ鐚＠暾?qǐng)WO2005/024914所述，通過(guò)引 用將其結(jié)合在本文中，提供的濺射技術(shù)具有這樣的益處，即可非常精 確地形成電阻元件，使得所述元件包括準(zhǔn)確定義的歐姆電阻。
B)借助第二額外的制造步驟，形成無(wú)源層(未示出)以保護(hù)制 造的集成結(jié)構(gòu)。無(wú)源層可作為針對(duì)機(jī)械和/或化學(xué)損害的集成電路元件 的保護(hù)遮蔽。
應(yīng)指出，詞"包括"不排除其他元件或步驟，并且"一個(gè)"不排 除多個(gè)。結(jié)合不同實(shí)施例描述的元件可以組合。應(yīng)指出，權(quán)利要求中 的參考標(biāo)記不應(yīng)解釋為限制權(quán)利要求的范圍。
為了概括本發(fā)明的上述實(shí)施例，可陳述如下
描述了將半導(dǎo)體不兼容材料集成在為了制造集成電路中形成的無(wú) 源電元件和有源電元件而提出的工序流程(process family)中的工藝。 所述工藝可應(yīng)用在已知的技術(shù)，例如用于半導(dǎo)體制造的雙極型晶體管, MOS或BIMOS工藝中。描述的工藝的模塊概念可結(jié)合二極管、電阻和 電容器，所述元件由不同材料形成。即使在對(duì)于來(lái)自半導(dǎo)體不兼容材 料的污染敏感的環(huán)境中，提供用于半導(dǎo)體不兼容材料的密封材料也能 夠?qū)崿F(xiàn)集成電路制造。在制造工藝中早期提供密封使得污染的風(fēng)險(xiǎn)可 降至最小。
進(jìn)一步，描述包括密封的半導(dǎo)體不兼容材料的集成電路元件和集 成電路。半導(dǎo)體不兼容材料可以是含鉛陶瓷，特別是鋯鈦酸鉛鑭 (PLZT)，所述陶瓷可用于鐵電電容器，并且其表現(xiàn)為特別是對(duì)于'重 金屬敏感'環(huán)境的高污染物質(zhì)。
權(quán)利要求
1.一種制造集成電路元件，特別是制造既包括半導(dǎo)體電元件(15)又包括非半導(dǎo)體電元件(31)的集成電路的方法，所述方法包括以下步驟在襯底(11)上形成半導(dǎo)體不兼容材料(21)層，使用密封材料(61)密封半導(dǎo)體不兼容材料(21)，和進(jìn)一步處理集成電路，其中形成接觸電極(81c，81d)以接觸包括半導(dǎo)體不兼容材料(21)的元件。
2、 根據(jù)權(quán)利要求1所述的方法，其中在襯底(11)上形成半導(dǎo)體 不兼容材料(21)層的步驟包括以下步驟在襯底(11)上形成第一金屬層(18)，和 在所述第一金屬層(18)上形成半導(dǎo)體不兼容材料(21)。
3、 根據(jù)權(quán)利要求2所述的方法，其中在襯底(11)上形成半導(dǎo)體 不兼容材料(21)層的步驟進(jìn)一步包括以下步驟在半導(dǎo)體不兼容材料(21)的頂部形成第二金屬層(22)。
4、 根據(jù)權(quán)利要求2所述的方法，進(jìn)一步包括以下步驟 部分去除半導(dǎo)體不兼容材料(21)使得至少一個(gè)隔離島狀物剩余在襯底(11)上。
5、 根據(jù)權(quán)利要求4所述的方法，其中所述至少一個(gè)半導(dǎo)體不兼容材料(21)的隔離島狀物位于第一金 屬層(18)上，其中隔離島狀物(21)覆蓋比所述第一金屬層(18)下面的區(qū)域至少 略小的區(qū)域，其中隔離島狀物(21)位于第一金屬層(18)的側(cè)邊定義的二維區(qū)域內(nèi)。
6、 根據(jù)權(quán)利要求3所述的方法，其中密封材料為保護(hù)薄膜(61)， 特別是氮化物薄膜(61)。
7、 根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括以下步驟 部分地去除保護(hù)薄膜(61)。
8、 根據(jù)權(quán)利要求3所述的方法，其中集成電路包括電容器(31)，由位于第一金屬層(18)和第二金屬 層(22)之間的半導(dǎo)體不兼容材料(21)構(gòu)建。
9、 根據(jù)權(quán)利要求8所述的方法，其中 電容器為鐵電電容器(31)。
10、 根據(jù)權(quán)利要求9所述的方法，其中半導(dǎo)體不兼容材料為含鉛陶瓷(21)，特別是，半導(dǎo)體不兼容材料 為鋯鈦酸鉛鑭(21)。
11、 根據(jù)權(quán)利要求IO所述的方法，其中電容器(31)表現(xiàn)為對(duì)稱組件，其中將一種類型的電介質(zhì)層(21) 插入第一金屬層(18)和第二金屬層(22)之間。
12、 一種集成電路元件，特別是應(yīng)用根據(jù)權(quán)利要求1至11中任一 項(xiàng)所述的方法制造的集成電路元件，所述集成電路元件包括-襯底(11)，形成在襯底(11)上的半導(dǎo)體不兼容材料(21)，和 密封半導(dǎo)體不兼容材料(21)的密封材料(61)。
13、 根據(jù)權(quán)利要求12所述的集成電路元件，進(jìn)一步包括 直接形成在半導(dǎo)體不兼容材料(21)的下表面上的第一金屬層(18)，和直接形成在半導(dǎo)體不兼容材料(21)的上表面上的第二金屬層 (22)。
14、 根據(jù)權(quán)利要求13所述的集成電路，其中 半導(dǎo)體不兼容材料為含鉛陶瓷(21 )，特別是半導(dǎo)體不兼容材料為鋯鈦酸鉛鑭(21)。
15、 根據(jù)權(quán)利要求12所述的集成電路元件，進(jìn)一步包括 第一半導(dǎo)體電元件(15)，和包括半導(dǎo)體不兼容材料(21)的第一非半導(dǎo)體電元件(31)。
16、 根據(jù)權(quán)利要求15所述的集成電路，進(jìn)一步包括第二半導(dǎo)體電元件，和/或 第二非半導(dǎo)體電元件。
17、 一種集成電路，包括多個(gè)根據(jù)權(quán)利要求12至16任一項(xiàng)所述的集成電路元件。
全文摘要
本申請(qǐng)描述了將半導(dǎo)體不兼容材料集成在為了制造集成電路中形成的無(wú)源電元件和有源電元件而提出的工序流程中的工藝。所述工藝可應(yīng)用在已知的技術(shù)，例如用于半導(dǎo)體制造的雙極型晶體管，MOS或BIMOS工藝中。描述的工藝的模塊概念可結(jié)合二極管、電阻和電容器，所述元件由不同材料形成。即使在對(duì)于來(lái)自半導(dǎo)體不兼容材料的污染敏感的環(huán)境中，提供用于半導(dǎo)體不兼容材料的密封材料也能夠?qū)崿F(xiàn)集成電路制造。在制造工藝中早期提供密封使得污染的風(fēng)險(xiǎn)可降至最小。進(jìn)一步，描述包括密封的半導(dǎo)體不兼容材料的集成電路元件和集成電路。半導(dǎo)體不兼容材料可以是含鉛陶瓷，特別是鋯鈦酸鉛鑭(PLZT)，所述陶瓷可用于鐵電電容器，并且其表現(xiàn)為特別是對(duì)于“重金屬敏感”環(huán)境的高污染物質(zhì)。
文檔編號(hào)H01L21/02GK101375371SQ200780003548
公開日2009年2月25日 申請(qǐng)日期2007年1月25日 優(yōu)先權(quán)日2006年1月26日
發(fā)明者沃爾夫?qū)な┠崽?申請(qǐng)人:Nxp股份有限公司